JPH01232739A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はトランジスタ間を分離したリウエル間を分離す
るために、基板に溝を掘った素子分離領域をもつ半導体
装置を製造する方法に関するものである。

（従来技術） 素子分離領域を形成する方法としては、選択酸化法によ
りフィールド酸化膜を形成する方法が一般に行なわれて
いる。

素子が微細化されるに伴なって素子分離領域を縮小する
ことが重要な課題となってきている。

そこで、素子分離領域を縮小するために、基板に幅の狭
い溝を掘って素子分離をする方法が報告されている（例
えば、ｒＩＥＤＭ　　８２Ｊ　６２〜６５ページ（１９
８２年）参照）。

溝構造の素子分離領域を形成するには、基板上にＳｉＯ
２［を形成し、更にその上に５ｉａＮ４膜を形成し、溝
を形成する領域のＳｉ３Ｎ４膜に開口を設ける。そのＳ
　ｉ　３　、Ｎ　４膜をマスクとして基板を異方性エツ
チングすることにより溝を形成す漬。次に、その溝の内
壁に酸化膜を形成し、更にその上にＳＩ３Ｎ４膜を形成
した後、溝を例えばポリシリコン層によって埋め、その
ポリシリコン層の表面を酸化する。

ＣＭＯＳ型半導体集積回路装置ではウェルとウェルの間
を分−する素子分離領域と、トランジス夕とトランジス
タの間を分離する素子分離領域の２種類が必要である。

トランジスタ間の素子分離領域はウェル内に形成し、ウ
ェルの深さよりも浅　゛く形成する必要があるのに対し
て、ウェル間の素子分離領域はウェルの深さよりも深く
形成する必要がある。

このような深さの異なる素子分離領域を従来の方法によ
っては同時に形成することはできない。

（目的） 本発明は深さの異なる溝構造の素子分離領域を同時に形
成する方法を提供するこを目的とするものである。

（構成） 本発明では、浅い素子分離領域を形成する部分の基板上
にエツチングに対して基板より耐性をもつ第１の層を形
成した後、浅い素子分離領域と深い素子分離領域に開口
をもつエツチングに対する耐性の高い第２の層を形成し
、この第２の層をマスクとして浅い素子分離領域と深い
素子分離領域を同時にエツチングして基板に深さの異な
る溝を形成する。

第２の層をマスクとしてエツチングを行なうと。

深い素子分離領域を形成する部分の基板のエツチングが
始まっても、浅い素子分離領域を形成する部分では第１
の層が形成されているので、基板のエツチングが始まる
のが遅くなる。その結果、１回のエツチング工程で深さ
の異なる溝を同時に形成することができる。

以下、実施例について具体的に説明する。

第１図（Ａ）から（Ｄ）は一実施例を表わす。

（Ａ）Ｐ型シリコン基板１にＮウェル２とＰウェル３を
形成する。

（Ｂ）ＣＶＤ法により、基板１上に酸化膜（Ｓｉ２０膜
）４を３０００人程度０厚さに堆積し、写真製版とエツ
チングによって、ウェル２，３間の分離を行なう領域（
ウェル２，３の重なり部分）に開口をもつように酸化膜
４にパターン化を施す。

酸化膜４のパターン化により露出した基板表面に、酸化
処理により薄く酸化膜５を形成し、その後、窒化膜（Ｓ
１３Ｎ４）６を堆積する。

（Ｃ）窒化膜６上にフォトレジスト７を形成し、素子分
離のための溝を掘る領域（ウェル２，３間の分離領域ａ
とトランジスタ間の分離領域ｂ）に写真製版によって開
口を設け、そのフォトレジストアをマスクとして窒化膜
６．酸化膜４，５をエツチングする。

このとき、初期の段階ではウェル分離領域ａでは基板１
がエツチングされるが、トランジスタ分離領域すでは酸
化膜４がエツチングされることに″なるａ　Ｓ　ｉとＳ
ｉｎ：のエツチング選択比を、例えばＳｉ：５ｉＯ−２
＝１０：１にすれば、ウェル分離領域ａの基板ｌが３０
０００人エツチングされる間にトランジスタ分離領域す
の酸化膜４が３０００人エツチングされることになる。

さらにエツチングを続けていくと、トランジスタ分離領
域すでもやがて基板ｌがエツチングされ始める。このよ
うにして、ウェル分離領域ａでは深い溝８が形成され、
酸化膜４が形成されたトランジスタ分離領域すでは浅い
溝９が形成される。

（Ｄ）ウェル分離領域の溝８の底部及びＰウェル３内の
トランジスタ分離領域の溝９の底部にボロン注入を行な
い、チャネルストップ層１０を形成する。

その後、表面の窒化膜６と酸化膜４，５を除去し、ウェ
ル２，３のドライブを行なった後、表面及び溝８．９の
内壁の酸化を行なって酸化膜１１を形成し、その上に窒
化膜１２を堆積する。

次に、ポリシリコン層を堆積させるが、このポリシリコ
ン層の表面が十分平坦になるまで堆積を続ける。その堆
積したポリシリコン層をエツチングし、溝８，９内にポ
リシリコン層１３を残して溝８，９を埋める。

その後、ポリシリコン層１３の表面を酸化して。

酸化膜１４を形成する。

その後は、通常の製造プロセスに従がって半導体集積回
路装置を形成する。

第２図は、このようにして素子分離され、半導体集積回
路装置が形成された状態を表わしたものである。

第２図で、Ｎウェル２側にはＰ＋拡散領域１５゜１６、
ゲート酸化膜１７、ポリシリコンゲート１８からなるＰ
ＭＯＳトランジスタが形成されており、Ｐウェル３側に
はＮ＋拡散領域１９，２０、ゲート酸化膜２１．ポリシ
リコンゲート２２からなるＮＭＯ８トランジスタが形成
されている。２３はＰＳＧ膜、２４はメタル配線である
。

実施例では溝８．９の深さを調整するために酸化膜４を
使用しているが、基板１よりもエツチングに対して耐性
のある材質であれば他のものであってもよい。

また、溝８，９を埋めるためにポリシリコン層１３を用
いているが、ポリシリコン層以外に例えばＣＶＤ酸化膜
やアモルファス・シリコン層などを用いることもできる
。

第３図は狭い素子分離領域と広い素子分離領域を備えた
半導体集積回路装置を示している。一般には幅が３．５
μｍ以下のものを狭い素子分離領域と称し、それよりも
幅の広いものを広い素子分離領域と称している。

３０はシリコン基板であり、狭い素子分離領域では溝が
掘られ、その内壁が酸化膜と窒化膜からなる絶縁膜３１
によって被われ、溝内がポリシリコン層３２によって埋
められている。溝の開口部のポリシリコン層３２は酸化
膜３３で被われている。３４はチャネルストップ用の不
純物導入領域である。

一方、広い素子分離領域には選択酸化法により形成され
たフィールド酸化膜３５が形成されている。

狭い素子分離領域で分離された領域には、拡散領域３６
．３７とゲート酸化膜３８及びポリシリコンゲート３９
からなるＮＭＯＳトランジスタが形成されている。４０
はＰＳＧ膜、４１はメタル配線である。

第４図（Ａ）から同図（Ｅ）により、第３図の素子分離
領域形成方法を示す。

（Ａ）シリコン基板３０の表面を酸化して約２５０人の
酸化膜５０を形成する。その上にフォトレジスト５１を
形成し、狭い素子分離を行なう領域に写真製版により開
口を設け、そのフォトレジストをマスクとして酸化膜５
０をドライエツチングによりパターン化する。

（Ｂ）フォトレジスト５１及び酸化膜５０をマスクとし
て基板３０をエツチングする。このとき、初めにＫＯＨ
などのアルカリ溶液系のエツチング液による等方性エツ
チングを行ない、その後ＲＩＥドライエツチングを行な
うことにより１図に示されるように溝のエツジが滑らか
になった形状の溝５２を形成することができる。

（Ｃ））Ｌ５２の底部に、チャネルストップ用にボロン
をＩ　Ｘｌ　０”　３／ｃｍ”程度打ち込んでおき、酸
化膜５０をエツチング除去した後、再度酸化を行なって
酸化膜５３を形成し、その上に窒化膜５４を堆積する。

（Ｄ）その後、ポリシリコン層を表面が平坦になるぐら
い（溝５２の深さの２倍程度）まで堆積し、エツチング
を行なってポリシリコン層３２により溝を埋める。

その後、フォトレジストを形成し、写真製版を行なって
広い素子分離領域となるべき部分の窒化膜５４を除去し
て開口５５を設け、その部分にチャネルストップ用のボ
ロンをＩ　Ｘ　１０”　”　７０ｍ”程度打ち込む。

（Ｅ）溝部のポリシリコン層３２の表面と広い素子分離
領域５５を酸化して約５００００程度の酸化膜３３．３
４を形成する。

その後は、通常のＭＯ８型半導体集積回路装置の製造プ
ロセスに従がって第３図に示される装置を形成する。

この場合も、溝を埋めるためにポリシリコン層３２に代
えてアモルファス・シリコン層やＣＶＤ酸化膜を用いる
ことができる。

第２図に示される深さの異なる溝の素子分離を形成する
方法としては、実施例にあげた方法の他に、例えば、ま
ずウェル間を分離するための深い溝を形成し、その後ウ
ェル２，３を形成し、その後にトランジスタ間分離用の
浅い溝を形成する。

また、ウェル２，３をまず形成した後、浅い溝と深い溝
用のエツチングを同時に開始し、途中でフォトレジスト
を形成して写真製版により浅い溝部を被い、深い溝部の
みを追加してエツチングするようにしてもよい。

（効果） 本発明では、浅い素子分離領域を形成する部分の基板上
にエツチングに対して基板より耐性をもつ第１の暦を形
成した後、浅い素子分離領域と深い素子分離領域に開口
をもつエツチングに対する耐性の高い第２の層を形成し
、この第２の層をマスクとして浅い素子分離領域と深い
素子分離領域を同時にエツチングして基板に深さの異な
る溝を形成するようにしたので、ウェル間の分離のよう
に例えば４μｍ以上というような深い溝を掘って分離す
る素子分離領域と、トランジスタ間の分離のように浅い
溝を掘って分離する素子分離領域とを同一のエツチング
プロセスで実現することができ、製造プロセスが簡単に
なる。

【図面の簡単な説明】

第１図（Ａ）から同図（Ｄ）は一実施例を示す断面図、
第２図は同実施例で形成される素子分離領域をもつ半導
体集積回路装置を示す断面図、第３図は幅の狭い素子分
離領域と幅の広い素子分離領域をもつ半導体集積回路装
置を示す断面図、第４図（Ａ）から同図（Ｅ）は第３図
の装置を製造する工程を示す断面図である。 １・・・・・・シリコン基板、２，３・・・・・・ウェ
ル、４・・・・・・酸化膜（第１の層）、６・・・・・
・窒化膜（第２の層）、８・・・・・・深い溝、９・・
・・・・浅い溝、１１．１４・・・・・・酸化膜、１２
・・・・・・窒化膜、１３・・・・・・ポリシリコン層
。

Claims (1)

【特許請求の範囲】
1. （１）浅い素子分離領域を形成する部分の半導体基板上
   にエッチングに対して半導体基板より耐性をもつ第１の
   層を形成した後、浅い素子分離領域と深い素子分離領域
   に開口をもつエッチングに対する耐性の高い第２の層を
   形成し、この第２の層をマスクとして浅い素子分離領域
   と深い素子分離領域を同時にエッチングして半導体基板
   に深さの異なる溝を形成し、これらの溝により素子分離
   を行なう半導体装置の製造方法。