JPH0786391A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0786391A JPH0786391A JP5186842A JP18684293A JPH0786391A JP H0786391 A JPH0786391 A JP H0786391A JP 5186842 A JP5186842 A JP 5186842A JP 18684293 A JP18684293 A JP 18684293A JP H0786391 A JPH0786391 A JP H0786391A
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Abstract
(57)【要約】
【目的】 浅い溝と深い溝とを有するものにおいて、浅
い溝の形成領域に深い溝が形成されるのを防止する。溝
の深さを精度よく加工できるようにする。 【構成】 ｐ型シリコン基板１上に、埋め込みコレクタ
層２、ｎ型エピタキシャル層３、シリコン酸化膜４、シ
リコン窒化膜５、多結晶シリコン膜６、シリコン酸化膜
７を形成する［（ａ）図］。コレクタ分離領域８ａ上の
膜７を除去し、続いて素子間分離領域９ａ上の膜４〜７
を除去する［（ｂ）図］。素子間分離領域９ａのシリコ
ン基板を所定の深さまで掘り下げる。このとき、コレク
タ分離領域８ａの多結晶シリコン膜６も同時に除去され
る［（ｃ）図］。その後コレクタ分離領域８ａ上の膜
４、５を除去し、シリコン基板を所定深さまで掘り下げ
る。
い溝の形成領域に深い溝が形成されるのを防止する。溝
の深さを精度よく加工できるようにする。 【構成】 ｐ型シリコン基板１上に、埋め込みコレクタ
層２、ｎ型エピタキシャル層３、シリコン酸化膜４、シ
リコン窒化膜５、多結晶シリコン膜６、シリコン酸化膜
７を形成する［（ａ）図］。コレクタ分離領域８ａ上の
膜７を除去し、続いて素子間分離領域９ａ上の膜４〜７
を除去する［（ｂ）図］。素子間分離領域９ａのシリコ
ン基板を所定の深さまで掘り下げる。このとき、コレク
タ分離領域８ａの多結晶シリコン膜６も同時に除去され
る［（ｃ）図］。その後コレクタ分離領域８ａ上の膜
４、５を除去し、シリコン基板を所定深さまで掘り下げ
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の製
造方法に関し、特に深い分離溝と浅い分離溝とを有する
半導体集積回路装置の製造方法に関する。
造方法に関し、特に深い分離溝と浅い分離溝とを有する
半導体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路装置の製造工程におい
て、素子間を分離する深い分離溝と、素子内の領域間を
分離する浅い分離溝とを形成する場合のように深さの異
なる溝を形成する必要が生じることがある。例えば、バ
イポーラ型半導体集積回路装置では、コレクタとベース
間を埋め込みコレクタ層の上部にて分離する浅い分離溝
と、埋め込みコレクタ層を貫通して素子間分離を行う深
い分離溝とを形成する必要がある。
て、素子間を分離する深い分離溝と、素子内の領域間を
分離する浅い分離溝とを形成する場合のように深さの異
なる溝を形成する必要が生じることがある。例えば、バ
イポーラ型半導体集積回路装置では、コレクタとベース
間を埋め込みコレクタ層の上部にて分離する浅い分離溝
と、埋め込みコレクタ層を貫通して素子間分離を行う深
い分離溝とを形成する必要がある。
【０００３】図５は、特開昭５７−２０４１４４号公報
にて示された、この種分離溝の形成方法を示す工程断面
図である。図５の（ａ）に示すように、まず、ｐ型シリ
コン基板１上に、埋め込みコレクタ層２を形成し、その
上にエピタキシャル成長法によりｎ型エピタキシャル層
３を形成した後、その表面を熱酸化してシリコン酸化膜
４を形成し、さらにＣＶＤ法によりシリコン窒化膜５を
形成する。
にて示された、この種分離溝の形成方法を示す工程断面
図である。図５の（ａ）に示すように、まず、ｐ型シリ
コン基板１上に、埋め込みコレクタ層２を形成し、その
上にエピタキシャル成長法によりｎ型エピタキシャル層
３を形成した後、その表面を熱酸化してシリコン酸化膜
４を形成し、さらにＣＶＤ法によりシリコン窒化膜５を
形成する。
【０００４】次に、図５の（ｂ）に示すように、写真蝕
刻法により、コレクタ分離領域８ａおよび素子間分離領
域９ａ上のシリコン窒化膜５を除去し、さらに素子間分
離領域９ａに露出したシリコン酸化膜４を写真蝕刻法に
より除去する。続いて、反応性スパッタエッチング法に
よりシリコンをエッチングし、素子間分離領域９ａに所
定の深さの溝を形成する。
刻法により、コレクタ分離領域８ａおよび素子間分離領
域９ａ上のシリコン窒化膜５を除去し、さらに素子間分
離領域９ａに露出したシリコン酸化膜４を写真蝕刻法に
より除去する。続いて、反応性スパッタエッチング法に
よりシリコンをエッチングし、素子間分離領域９ａに所
定の深さの溝を形成する。
【０００５】次いで、図５の（ｃ）に示すように、コレ
クタ分離領域８ａのシリコン酸化膜４をＨＦ溶液により
エッチング除去し、再び反応性スパッタエッチング法に
よりシリコンをエッチングすることによって、コレクタ
埋め込み層２に達する浅いコレクタ分離溝８と、埋め込
みコレクタ層２を貫通する深い素子間分離溝９を形成す
る。この方法の特徴は、始めに深い溝と浅い溝との差分
の深さだけ掘り、続いて、両方の溝を同時に掘り進む点
にあり、この方法により両方の深さの溝を正確な深さに
形成することができる。
クタ分離領域８ａのシリコン酸化膜４をＨＦ溶液により
エッチング除去し、再び反応性スパッタエッチング法に
よりシリコンをエッチングすることによって、コレクタ
埋め込み層２に達する浅いコレクタ分離溝８と、埋め込
みコレクタ層２を貫通する深い素子間分離溝９を形成す
る。この方法の特徴は、始めに深い溝と浅い溝との差分
の深さだけ掘り、続いて、両方の溝を同時に掘り進む点
にあり、この方法により両方の深さの溝を正確な深さに
形成することができる。
【０００６】図６は、特公平４−２０２６１号公報にて
提案された、この種溝の他の形成方法を示す工程断面図
である。図６の（ａ）に示すように、第１の従来例と同
様に、ｐ型シリコン基板１上に、埋め込みコレクタ層
２、その上にｎ型エピタキシャル層３を形成した後、そ
の表面を熱酸化してシリコン酸化膜４を形成し、その上
にシリコン窒化膜５を形成し、本従来例では、その上に
さらにＣＶＤ法によりＰＳＧ膜１２を形成する。
提案された、この種溝の他の形成方法を示す工程断面図
である。図６の（ａ）に示すように、第１の従来例と同
様に、ｐ型シリコン基板１上に、埋め込みコレクタ層
２、その上にｎ型エピタキシャル層３を形成した後、そ
の表面を熱酸化してシリコン酸化膜４を形成し、その上
にシリコン窒化膜５を形成し、本従来例では、その上に
さらにＣＶＤ法によりＰＳＧ膜１２を形成する。
【０００７】次いで、図６の（ｂ）に示すように、写真
蝕刻法により、素子間分離領域９ａ上のＰＳＧ膜１２、
シリコン窒化膜５およびシリコン酸化膜４をエッチング
除去してシリコン基板の表面を露出させ、次に、コレク
タ分離領域８ａ上のＰＳＧ膜１２をエッチング除去して
シリコン窒化膜５の表面を露出させる。
蝕刻法により、素子間分離領域９ａ上のＰＳＧ膜１２、
シリコン窒化膜５およびシリコン酸化膜４をエッチング
除去してシリコン基板の表面を露出させ、次に、コレク
タ分離領域８ａ上のＰＳＧ膜１２をエッチング除去して
シリコン窒化膜５の表面を露出させる。
【０００８】次いで、反応性イオンエッチング法により
全面を同時にエッチングを行うと、コレクタ分離領域８
ａでは、シリコン窒化膜５、シリコン酸化膜４がエッチ
ングされ、素子間分離領域９ａでは、シリコンがエッチ
ングされる。コレクタ分離領域８ａにおいてシリコン基
板の表面が露出された時には、素子間分離領域では、所
定の深さの溝が形成される。その状態からさらにシリコ
ン基板をエッチングしてコレクタ分離溝８と素子間分離
溝９を形成する［図６の（ｃ）］。
全面を同時にエッチングを行うと、コレクタ分離領域８
ａでは、シリコン窒化膜５、シリコン酸化膜４がエッチ
ングされ、素子間分離領域９ａでは、シリコンがエッチ
ングされる。コレクタ分離領域８ａにおいてシリコン基
板の表面が露出された時には、素子間分離領域では、所
定の深さの溝が形成される。その状態からさらにシリコ
ン基板をエッチングしてコレクタ分離溝８と素子間分離
溝９を形成する［図６の（ｃ）］。
【０００９】
【発明が解決しようとする課題】上述した第１の従来例
の製造方法では、コレクタ分離領域８ａおよび素子間分
離領域９ａのシリコン窒化膜を除去した後に、素子間分
離領域９ａの酸化膜を除去しているが、この場合、両パ
ターンの加工精度や目合わせずれを考慮して、図７に示
すように、実線で示すシリコン窒化膜エッチングパター
ン１３の幅より、深い溝を形成する第１回シリコン酸化
膜エッチングパターン１４（破線で示す）の幅の方が広
くなるようにパターニングされる。そのため、図７にお
いてＡで示す、コレクタ分離領域８ａと素子間分離領域
９ａとの接続部において、素子間分離領域９ａの酸化膜
除去工程においてコレクタ分離領域８ａのシリコン酸化
膜４が同時に除去されてしまう。その結果、コレクタ分
離領域内に深い溝が形成されることになり、コレクタ領
域が狭められ、コレクタ抵抗の増大、素子特性の劣化を
招く。この問題は、半導体集積回路が微細化されるほど
重大化する。また、この従来例では、シリコンのエッチ
ング時にシリコン窒化膜をエッチングマスクとして用い
ているが、シリコンとシリコン窒化膜とのエッチングレ
ートの差は大きくないため、シリコン窒化膜の膜厚を厚
くする必要があり、半導体基板内にストレスがもたらさ
れる。
の製造方法では、コレクタ分離領域８ａおよび素子間分
離領域９ａのシリコン窒化膜を除去した後に、素子間分
離領域９ａの酸化膜を除去しているが、この場合、両パ
ターンの加工精度や目合わせずれを考慮して、図７に示
すように、実線で示すシリコン窒化膜エッチングパター
ン１３の幅より、深い溝を形成する第１回シリコン酸化
膜エッチングパターン１４（破線で示す）の幅の方が広
くなるようにパターニングされる。そのため、図７にお
いてＡで示す、コレクタ分離領域８ａと素子間分離領域
９ａとの接続部において、素子間分離領域９ａの酸化膜
除去工程においてコレクタ分離領域８ａのシリコン酸化
膜４が同時に除去されてしまう。その結果、コレクタ分
離領域内に深い溝が形成されることになり、コレクタ領
域が狭められ、コレクタ抵抗の増大、素子特性の劣化を
招く。この問題は、半導体集積回路が微細化されるほど
重大化する。また、この従来例では、シリコンのエッチ
ング時にシリコン窒化膜をエッチングマスクとして用い
ているが、シリコンとシリコン窒化膜とのエッチングレ
ートの差は大きくないため、シリコン窒化膜の膜厚を厚
くする必要があり、半導体基板内にストレスがもたらさ
れる。
【００１０】また、上述した第２の従来例では、シリコ
ン窒化膜の膜厚によってコレクタ分離溝８と素子間分離
溝９との深さの差を生じさせるものであるため、正確な
深さの溝を形成することは困難である。シリコン窒化膜
の形成時における成膜厚の差やコレクタ分離領域８ａの
ＰＳＧ膜をエッチング除去する際のエッチング深さの差
等によりシリコン窒化膜の膜厚にはばらつきが生じやす
く、これによりコレクタ分離溝と素子間分離溝との深さ
の差は大きくばらつくからである。近年の半導体集積回
路装置の微細化にともなって、コレクタ埋め込み層およ
びｎ型エピタキシャル層の膜厚は徐々に薄くなされつつ
あるが、この傾向はＳＯＩ（Silicon on Insulator）型
集積回路において顕著である。これにともなって、分離
溝の深さを正確にコントロールすることが要求されるよ
うになってきているが、上記第２の従来例ではこの傾向
に対処することは困難である。
ン窒化膜の膜厚によってコレクタ分離溝８と素子間分離
溝９との深さの差を生じさせるものであるため、正確な
深さの溝を形成することは困難である。シリコン窒化膜
の形成時における成膜厚の差やコレクタ分離領域８ａの
ＰＳＧ膜をエッチング除去する際のエッチング深さの差
等によりシリコン窒化膜の膜厚にはばらつきが生じやす
く、これによりコレクタ分離溝と素子間分離溝との深さ
の差は大きくばらつくからである。近年の半導体集積回
路装置の微細化にともなって、コレクタ埋め込み層およ
びｎ型エピタキシャル層の膜厚は徐々に薄くなされつつ
あるが、この傾向はＳＯＩ（Silicon on Insulator）型
集積回路において顕著である。これにともなって、分離
溝の深さを正確にコントロールすることが要求されるよ
うになってきているが、上記第２の従来例ではこの傾向
に対処することは困難である。
【００１１】したがって、この発明の目的とするところ
は、第１に、コレクタ領域を狭くなることのないように
して特に微細化されたトランジスタにおいて特性低下を
招くことのないようにすることであり、第２に、半導体
基板内にストレスの導入されることのないようにして信
頼性の高い半導体集積回路装置を製造しうるようにする
ことであり、第３に、正確な深さの分離溝を形成しうる
ようにして歩留りの低下を防止することである。
は、第１に、コレクタ領域を狭くなることのないように
して特に微細化されたトランジスタにおいて特性低下を
招くことのないようにすることであり、第２に、半導体
基板内にストレスの導入されることのないようにして信
頼性の高い半導体集積回路装置を製造しうるようにする
ことであり、第３に、正確な深さの分離溝を形成しうる
ようにして歩留りの低下を防止することである。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、シリコン基板上に、シリコン酸化
膜、シリコン窒化膜、多結晶シリコン膜および保護膜を
順次形成する工程と、浅い溝を形成する領域上の保護膜
をエッチング除去して多結晶シリコン膜の表面を露出さ
せる工程と、深い溝を形成する領域上の保護膜、多結晶
シリコン膜、シリコン窒化膜およびシリコン酸化膜をエ
ッチング除去してシリコン基板の表面を露出させる工程
と、前記保護膜をマスクに露出したシリコン基板および
多結晶シリコン膜をエッチングして深い溝を形成する領
域に所定の深さの溝を形成する工程と、浅い溝を形成す
る領域上に残されたシリコン窒化膜、シリコン酸化膜を
エッチング除去してシリコン基板の表面を露出させる工
程と、前記保護膜をマスクに深い溝および浅い溝を形成
する領域のシリコン基板を同時にエッチングして深い溝
と浅い溝とを形成する工程と、を備える半導体集積回路
装置の製造方法が提供される。
め、本発明によれば、シリコン基板上に、シリコン酸化
膜、シリコン窒化膜、多結晶シリコン膜および保護膜を
順次形成する工程と、浅い溝を形成する領域上の保護膜
をエッチング除去して多結晶シリコン膜の表面を露出さ
せる工程と、深い溝を形成する領域上の保護膜、多結晶
シリコン膜、シリコン窒化膜およびシリコン酸化膜をエ
ッチング除去してシリコン基板の表面を露出させる工程
と、前記保護膜をマスクに露出したシリコン基板および
多結晶シリコン膜をエッチングして深い溝を形成する領
域に所定の深さの溝を形成する工程と、浅い溝を形成す
る領域上に残されたシリコン窒化膜、シリコン酸化膜を
エッチング除去してシリコン基板の表面を露出させる工
程と、前記保護膜をマスクに深い溝および浅い溝を形成
する領域のシリコン基板を同時にエッチングして深い溝
と浅い溝とを形成する工程と、を備える半導体集積回路
装置の製造方法が提供される。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）〜（ｃ）および図２の（ａ）、
（ｂ）は、本発明の第１の実施例を示す工程断面図であ
る。まず、ｐ型シリコン基板１の表面に、熱拡散法によ
りヒ素（Ａｓ）を導入して約２μｍ厚の埋め込みコレク
タ層２を形成し、その上にエピタキシャル成長法によ
り、約１μｍ厚のｎ型エピタキシャル層３を形成する。
熱酸化法によりエピタキシャル層３の表面に約０．０５
μｍ厚のシリコン酸化膜４を形成した後、その上にＣＶ
Ｄ法により、約０．１５μｍ厚のシリコン窒化膜５、約
０．２５μｍ厚の多結晶シリコン膜６を形成し、さらに
その上にシリコンエッチング時の保護膜となるシリコン
酸化膜７を約０．５μｍ厚に形成する［図１の
（ａ）］。
て説明する。図１（ａ）〜（ｃ）および図２の（ａ）、
（ｂ）は、本発明の第１の実施例を示す工程断面図であ
る。まず、ｐ型シリコン基板１の表面に、熱拡散法によ
りヒ素（Ａｓ）を導入して約２μｍ厚の埋め込みコレク
タ層２を形成し、その上にエピタキシャル成長法によ
り、約１μｍ厚のｎ型エピタキシャル層３を形成する。
熱酸化法によりエピタキシャル層３の表面に約０．０５
μｍ厚のシリコン酸化膜４を形成した後、その上にＣＶ
Ｄ法により、約０．１５μｍ厚のシリコン窒化膜５、約
０．２５μｍ厚の多結晶シリコン膜６を形成し、さらに
その上にシリコンエッチング時の保護膜となるシリコン
酸化膜７を約０．５μｍ厚に形成する［図１の
（ａ）］。
【００１４】次に、図１の（ｂ）に示すように、写真蝕
刻法によりコレクタ分離領域８ａ上のシリコン酸化膜７
を除去し、多結晶シリコン膜６を露出させる。続いて、
素子分領域９ａ上のシリコン酸化膜７、多結晶シリコン
膜６、シリコン窒化膜５およびシリコン酸化膜４を異方
性エッチングにより除去する。このときの平面形状を図
３に示す。図１乃至図２は、図３のＡ−Ａ′線での断面
図である。図３に示されるように、コレクタ分離溝を形
成するためのマスクパターンと素子間分離溝を形成する
ためのマスクパターンとの間には、両溝が不連続状態と
なるのを回避するために、マージンｍが設けられてい
る。
刻法によりコレクタ分離領域８ａ上のシリコン酸化膜７
を除去し、多結晶シリコン膜６を露出させる。続いて、
素子分領域９ａ上のシリコン酸化膜７、多結晶シリコン
膜６、シリコン窒化膜５およびシリコン酸化膜４を異方
性エッチングにより除去する。このときの平面形状を図
３に示す。図１乃至図２は、図３のＡ−Ａ′線での断面
図である。図３に示されるように、コレクタ分離溝を形
成するためのマスクパターンと素子間分離溝を形成する
ためのマスクパターンとの間には、両溝が不連続状態と
なるのを回避するために、マージンｍが設けられてい
る。
【００１５】次に、図１の（ｃ）に示すように、素子間
分離領域９ａのシリコン基板を異方性エッチングにより
除去し、ｎ型エピタキシャル層３を貫通して埋め込みコ
レクタ層２の内部に達する深さ２μｍの溝を形成する。
この工程において、コレクタ分離領域８ａ上の多結晶シ
リコン膜６は同時に除去され、さらに露出したシリコン
窒化膜５の全部または一部が除去される。
分離領域９ａのシリコン基板を異方性エッチングにより
除去し、ｎ型エピタキシャル層３を貫通して埋め込みコ
レクタ層２の内部に達する深さ２μｍの溝を形成する。
この工程において、コレクタ分離領域８ａ上の多結晶シ
リコン膜６は同時に除去され、さらに露出したシリコン
窒化膜５の全部または一部が除去される。
【００１６】次に、コレクタ分離領域８ａ上のシリコン
窒化膜５（エッチング残りがある場合）とシリコン酸化
膜４とをプラズマエッチングにより除去し、コレクタ分
離領域８ａ上のシリコンを露出させる。この工程におい
て、素子間分離領域９ａにおける溝も少し深くなる。次
に露出したシリコン基板を異方性エッチングにより掘り
下げ、約１μｍ深さのコレクタ分離溝８を形成する。こ
の工程において、素子間分離領域９ａのシリコンも同時
にエッチングされ、埋め込みコレクタ層２を突き抜けて
シリコン基板１内に到達する深さ３μｍ強の素子間分離
溝９が形成される［図２の（ａ）］。
窒化膜５（エッチング残りがある場合）とシリコン酸化
膜４とをプラズマエッチングにより除去し、コレクタ分
離領域８ａ上のシリコンを露出させる。この工程におい
て、素子間分離領域９ａにおける溝も少し深くなる。次
に露出したシリコン基板を異方性エッチングにより掘り
下げ、約１μｍ深さのコレクタ分離溝８を形成する。こ
の工程において、素子間分離領域９ａのシリコンも同時
にエッチングされ、埋め込みコレクタ層２を突き抜けて
シリコン基板１内に到達する深さ３μｍ強の素子間分離
溝９が形成される［図２の（ａ）］。
【００１７】次に、ＣＶＤ法により、シリコン酸化膜１
０を堆積し、エッチバックして基板上のシリコン酸化膜
を除去する。このエッチバック工程において、多結晶シ
リコン膜６エッチング保護膜の機能を果たす。続いて、
基板上の多結晶シリコン膜６およびシリコン窒化膜５を
エッチング除去すれば、図２の（ｂ）に示されるよう
に、シリコン酸化膜１０にて埋め込まれたコレクタ分離
溝８および素子間分離溝９が完成する。
０を堆積し、エッチバックして基板上のシリコン酸化膜
を除去する。このエッチバック工程において、多結晶シ
リコン膜６エッチング保護膜の機能を果たす。続いて、
基板上の多結晶シリコン膜６およびシリコン窒化膜５を
エッチング除去すれば、図２の（ｂ）に示されるよう
に、シリコン酸化膜１０にて埋め込まれたコレクタ分離
溝８および素子間分離溝９が完成する。
【００１８】以上のように、本発明では、コレクタ分離
領域８ａのパターニングと素子間分離領域９ａのパター
ニングとが独立して行われるので、両パターン間にマー
ジンｍが設けられていても（図３参照）、コレクタ分離
領域８ａ内に深い溝が形成されることはなくなり、トラ
ンジスタの特性劣化は防止される。また、シリコン窒化
膜上に多結晶シリコン膜を堆積したことにより、シリコ
ン窒化膜の膜厚を薄くすることができ、基板内にストレ
スが加わるのを回避することができる。なお、本実施例
において、図１の（ｂ）、図３に示す、コレクタ分離領
域８ａのシリコン酸化膜７を除去するパターニング工程
と、素子間分離領域９ａのシリコン酸化膜７、多結晶シ
リコン膜６、シリコン窒化膜５およびシリコン酸化膜４
を除去するパターニング工程の順序は、逆にすることが
できる。
領域８ａのパターニングと素子間分離領域９ａのパター
ニングとが独立して行われるので、両パターン間にマー
ジンｍが設けられていても（図３参照）、コレクタ分離
領域８ａ内に深い溝が形成されることはなくなり、トラ
ンジスタの特性劣化は防止される。また、シリコン窒化
膜上に多結晶シリコン膜を堆積したことにより、シリコ
ン窒化膜の膜厚を薄くすることができ、基板内にストレ
スが加わるのを回避することができる。なお、本実施例
において、図１の（ｂ）、図３に示す、コレクタ分離領
域８ａのシリコン酸化膜７を除去するパターニング工程
と、素子間分離領域９ａのシリコン酸化膜７、多結晶シ
リコン膜６、シリコン窒化膜５およびシリコン酸化膜４
を除去するパターニング工程の順序は、逆にすることが
できる。
【００１９】図４の（ａ）〜（ｃ）は、本発明の第２の
実施例について示した工程順断面図である。本実施例に
おいても、基板上にシリコン酸化膜７を堆積するまでの
工程は、図１の（ａ）に示す第１の実施例の場合と同様
である。その後、写真蝕刻法によりコレクタ分離領域８
ａ上のシリコン酸化膜７を除去して多結晶シリコン膜６
の表面を露出させ、続いてＣＶＤ法により１０００Å厚
のシリコン酸化膜１１を堆積する。次に、素子間分離領
域９ａ上のシリコン酸化膜１１、７、多結晶シリコン膜
６、シリコン窒化膜５およびシリコン酸化膜４を異方性
エッチングにより除去する［図４の（ａ）］。
実施例について示した工程順断面図である。本実施例に
おいても、基板上にシリコン酸化膜７を堆積するまでの
工程は、図１の（ａ）に示す第１の実施例の場合と同様
である。その後、写真蝕刻法によりコレクタ分離領域８
ａ上のシリコン酸化膜７を除去して多結晶シリコン膜６
の表面を露出させ、続いてＣＶＤ法により１０００Å厚
のシリコン酸化膜１１を堆積する。次に、素子間分離領
域９ａ上のシリコン酸化膜１１、７、多結晶シリコン膜
６、シリコン窒化膜５およびシリコン酸化膜４を異方性
エッチングにより除去する［図４の（ａ）］。
【００２０】次に、素子間分離領域９ａのシリコンを異
方性エッチングにより除去し、ｎ型エピタキシャル層３
および埋め込みコレクタ層２を貫通する深さ３μｍの溝
を形成する。このとき、同時にコレクタ分離領域８ａ上
のシリコン酸化膜１１は、シリコンの異方性エッチング
での選択比がシリコン：酸化膜＝１０：１であるのでエ
ッチングされ、さらに多結晶シリコン膜６もエッチング
される［図４の（ｂ）］。
方性エッチングにより除去し、ｎ型エピタキシャル層３
および埋め込みコレクタ層２を貫通する深さ３μｍの溝
を形成する。このとき、同時にコレクタ分離領域８ａ上
のシリコン酸化膜１１は、シリコンの異方性エッチング
での選択比がシリコン：酸化膜＝１０：１であるのでエ
ッチングされ、さらに多結晶シリコン膜６もエッチング
される［図４の（ｂ）］。
【００２１】続いて、コレクタ分離領域８ａのシリコン
窒化膜（エッチング残りのある場合）およびシリコン酸
化膜４をプラズマエッチングにより除去し、続いて、シ
リコンを異方性エッチングにより掘り下げて深さ１μｍ
のコレクタ分離溝８を形成する。このとき同時に素子間
分離領域のシリコンも除去され深さ４μｍ強の素子間分
離溝９が形成される［図４の（ｃ）］。以下、第１の実
施例と同様の工程を経て深さの異なる分離溝８、９を酸
化シリコンで埋め込む。
窒化膜（エッチング残りのある場合）およびシリコン酸
化膜４をプラズマエッチングにより除去し、続いて、シ
リコンを異方性エッチングにより掘り下げて深さ１μｍ
のコレクタ分離溝８を形成する。このとき同時に素子間
分離領域のシリコンも除去され深さ４μｍ強の素子間分
離溝９が形成される［図４の（ｃ）］。以下、第１の実
施例と同様の工程を経て深さの異なる分離溝８、９を酸
化シリコンで埋め込む。
【００２２】本実施例では、素子間分離領域９ａのパタ
ーニング前にコレクタ分離領域８ａ上の多結晶シリコン
膜６上にエッチング保護膜となるシリコン酸化膜１１を
堆積しているため、第１の実施例と同様の効果を有する
ほか、第１の実施例の場合よりも深い素子間分離溝を形
成することが可能となる。
ーニング前にコレクタ分離領域８ａ上の多結晶シリコン
膜６上にエッチング保護膜となるシリコン酸化膜１１を
堆積しているため、第１の実施例と同様の効果を有する
ほか、第１の実施例の場合よりも深い素子間分離溝を形
成することが可能となる。
【００２３】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された本願発明の要旨内において各種
の変更が可能である。例えば、分離溝８、９を埋め込む
シリコン酸化膜１０や多結晶シリコン膜上に形成される
シリコン酸化膜７をＰＳＧ膜等の他の絶縁膜によって替
えることができる。
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された本願発明の要旨内において各種
の変更が可能である。例えば、分離溝８、９を埋め込む
シリコン酸化膜１０や多結晶シリコン膜上に形成される
シリコン酸化膜７をＰＳＧ膜等の他の絶縁膜によって替
えることができる。
【００２４】
【発明の効果】以上説明したように、本発明による半導
体集積回路装置の製造方法は、シリコン窒化膜上に多結
晶シリコン膜と保護膜とを設け、浅い溝形成領域と深い
溝形成領域とをそれぞれ独立にパターニングした後、深
い溝を途中まで掘り下げ、次いで浅い溝を所要の深さに
掘るものであるので、以下の効果を享受することができ
る。 浅い溝形成領域内に深い溝が形成されることがなく
なるので、例えば浅い溝をトランジスタのコレクタ分離
用に用いたときには、コレクタ領域を狭めないようにす
ることができ、トランジスタの特性劣化を防止すること
ができる。 シリコン窒化膜を厚く堆積しないで済むので、半導
体基板内にストレスが加わらないようにすることができ
る。 浅い溝と深い溝とをそれぞれ精度の高い深さに形成
することができる。 多結晶シリコン膜の膜厚を厚くすることにより、あ
るいは第２の実施例のように浅い溝形成領域上のシリコ
ン酸化膜を除去した後に追加のシリコン酸化膜を形成す
ることにより、４μｍを越えるような深い溝も容易に形
成できるようになる。 多結晶シリコン膜が、分離溝の埋め込み絶縁膜のエ
ッチバック工程における保護膜として機能するので、厚
い埋め込み絶縁膜の除去作業が容易化される。
体集積回路装置の製造方法は、シリコン窒化膜上に多結
晶シリコン膜と保護膜とを設け、浅い溝形成領域と深い
溝形成領域とをそれぞれ独立にパターニングした後、深
い溝を途中まで掘り下げ、次いで浅い溝を所要の深さに
掘るものであるので、以下の効果を享受することができ
る。 浅い溝形成領域内に深い溝が形成されることがなく
なるので、例えば浅い溝をトランジスタのコレクタ分離
用に用いたときには、コレクタ領域を狭めないようにす
ることができ、トランジスタの特性劣化を防止すること
ができる。 シリコン窒化膜を厚く堆積しないで済むので、半導
体基板内にストレスが加わらないようにすることができ
る。 浅い溝と深い溝とをそれぞれ精度の高い深さに形成
することができる。 多結晶シリコン膜の膜厚を厚くすることにより、あ
るいは第２の実施例のように浅い溝形成領域上のシリコ
ン酸化膜を除去した後に追加のシリコン酸化膜を形成す
ることにより、４μｍを越えるような深い溝も容易に形
成できるようになる。 多結晶シリコン膜が、分離溝の埋め込み絶縁膜のエ
ッチバック工程における保護膜として機能するので、厚
い埋め込み絶縁膜の除去作業が容易化される。
【図１】本発明の第１の実施例を示す工程断面図の一
部。
部。
【図２】本発明の第１の実施例を示す工程断面図の一
部。
部。
【図３】本発明の第１の実施例を説明するための図１の
（ｂ）に対応する平面図。
（ｂ）に対応する平面図。
【図４】本発明の第２の実施例を示す工程断面図。
【図５】第１の従来例を示す工程断面図。
【図６】第２の従来例を示す工程断面図。
【図７】第１の従来例の問題点を説明するための平面
図。
図。
１ ｐ型シリコン基板 ２ 埋め込みコレクタ層 ３ ｎ型エピタキシャル層 ４、７、１０、１１ シリコン酸化膜 ５ シリコン窒化膜 ６ 多結晶シリコン膜 ８ コレクタ分離溝 ８ａ コレクタ分離領域 ９ 素子間分離溝 ９ａ 素子間分離領域 １２ ＰＳＧ膜 １３ シリコン窒化膜エッチングパターン １４ 第１回シリコン酸化膜エッチングパターン
Claims (4)
- 【請求項１】 シリコン基板上に、シリコン酸化膜、シ
リコン窒化膜、多結晶シリコン膜および保護膜を順次形
成する工程と、浅い溝を形成する領域上の保護膜をエッ
チング除去して多結晶シリコン膜の表面を露出させる工
程と、深い溝を形成する領域上の保護膜、多結晶シリコ
ン膜、シリコン窒化膜およびシリコン酸化膜をエッチン
グ除去してシリコン基板の表面を露出させる工程と、前
記保護膜をマスクに露出したシリコン基板および多結晶
シリコン膜をエッチングして深い溝を形成する領域に所
定の深さの溝を形成する工程と、浅い溝を形成する領域
上の少なくともシリコン酸化膜をエッチング除去してシ
リコン基板の表面を露出させる工程と、前記保護膜をマ
スクに深い溝および浅い溝を形成する領域のシリコン基
板を同時にエッチングして深い溝と浅い溝とを形成する
工程と、を備える半導体集積回路装置の製造方法。 - 【請求項２】 前記浅い溝と前記深い溝とを形成した後
に、該浅い溝と深い溝とを絶縁物で埋め込む工程が付加
されていることを特徴とする請求項１記載の半導体集積
回路装置の製造方法。 - 【請求項３】 前記浅い溝を形成する領域上の保護膜を
エッチング除去して多結晶シリコン膜の表面を露出させ
る工程の後の、前記深い溝を形成する領域上の保護膜、
多結晶シリコン膜、シリコン窒化膜およびシリコン酸化
膜をエッチング除去してシリコン基板の表面を露出させ
る工程の前に、薄いシリコン酸化膜を形成する工程が付
加されていることを特徴とする請求項１記載の半導体集
積回路装置の製造方法。 - 【請求項４】 前記浅い溝を形成する領域上の保護膜を
エッチング除去して多結晶シリコン膜の表面を露出させ
る工程に先立って、前記深い溝を形成する領域上の保護
膜、多結晶シリコン膜、シリコン窒化膜およびシリコン
酸化膜をエッチング除去してシリコン基板の表面を露出
させる工程が行われることを特徴とする請求項１記載の
半導体集積回路装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5186842A JP2655469B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体集積回路装置の製造方法 |
| US08/264,998 US5397731A (en) | 1993-06-30 | 1994-06-24 | Method of manufacturing semiconductor integrated circuit device |
| KR1019940015166A KR0140042B1 (ko) | 1993-06-30 | 1994-06-29 | 반도체 집적회로 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5186842A JP2655469B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786391A true JPH0786391A (ja) | 1995-03-31 |
| JP2655469B2 JP2655469B2 (ja) | 1997-09-17 |
Family
ID=16195592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5186842A Expired - Lifetime JP2655469B2 (ja) | 1993-06-30 | 1993-06-30 | 半導体集積回路装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5397731A (ja) |
| JP (1) | JP2655469B2 (ja) |
| KR (1) | KR0140042B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007196962A (ja) * | 2006-01-30 | 2007-08-09 | Sanyo Electric Co Ltd | タイヤ圧力検知システム及びタイヤ圧力検知装置 |
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| US5700727A (en) * | 1995-07-24 | 1997-12-23 | Micron Technology, Inc. | Method of forming a thin film transistor |
| US5716859A (en) * | 1995-12-22 | 1998-02-10 | The Whitaker Corporation | Method of fabricating a silicon BJT |
| KR100215847B1 (ko) | 1996-05-16 | 1999-08-16 | 구본준 | 반도체 장치의 금속 배선 및 그의 형성 방법 |
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| KR100382551B1 (ko) * | 2000-12-28 | 2003-05-09 | 주식회사 하이닉스반도체 | 반도체 소자의 이중 딥 트렌치 형성 방법 |
| KR20020056198A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 반도체 소자의 제조 방법 |
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| KR100876806B1 (ko) * | 2006-07-20 | 2009-01-07 | 주식회사 하이닉스반도체 | 이중 패터닝 기술을 이용한 반도체 소자의 트랜지스터 형성방법 |
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| DE102016105255B4 (de) * | 2016-03-21 | 2020-06-18 | X-Fab Semiconductor Foundries Ag | Verfahren zur Erzeugung von Isolationsgräben unterschiedlicher Tiefe in einem Halbleitersubstrat |
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-
1993
- 1993-06-30 JP JP5186842A patent/JP2655469B2/ja not_active Expired - Lifetime
-
1994
- 1994-06-24 US US08/264,998 patent/US5397731A/en not_active Expired - Fee Related
- 1994-06-29 KR KR1019940015166A patent/KR0140042B1/ko not_active IP Right Cessation
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| JP2007196962A (ja) * | 2006-01-30 | 2007-08-09 | Sanyo Electric Co Ltd | タイヤ圧力検知システム及びタイヤ圧力検知装置 |
Also Published As
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|---|---|
| KR0140042B1 (ko) | 1998-07-15 |
| JP2655469B2 (ja) | 1997-09-17 |
| US5397731A (en) | 1995-03-14 |
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