JPH01309373A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01309373A JPH01309373A JP63141198A JP14119888A JPH01309373A JP H01309373 A JPH01309373 A JP H01309373A JP 63141198 A JP63141198 A JP 63141198A JP 14119888 A JP14119888 A JP 14119888A JP H01309373 A JPH01309373 A JP H01309373A
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- oxide film
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Links
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- 238000004519 manufacturing process Methods 0.000 title description 6
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Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に半導体基板
上に深さの異なる溝を同時に形成する方法に関する。
上に深さの異なる溝を同時に形成する方法に関する。
従来、素子間の絶縁分離方法としては、選択酸化法によ
って形成された厚い酸化膜が用いられていた。しかし、
この方法では選択酸化の際に酸化膜の素子領域への喰い
込みが起こり、絶縁分離領域が広くなるため、半導体装
置の高集積化の妨げになっていた。そこで、シリコン基
板に溝を形成し、その溝内に絶縁体材料や多結晶シリコ
ンを埋設する方法が近年用いられるようになった。
って形成された厚い酸化膜が用いられていた。しかし、
この方法では選択酸化の際に酸化膜の素子領域への喰い
込みが起こり、絶縁分離領域が広くなるため、半導体装
置の高集積化の妨げになっていた。そこで、シリコン基
板に溝を形成し、その溝内に絶縁体材料や多結晶シリコ
ンを埋設する方法が近年用いられるようになった。
例えばバイポーラ型半導体装置では、高集積化が進むと
、トランジスタ間の素子分離を目的とする深い溝と、ベ
ース・コレクタ間の分離を行なう浅い溝とが必要になる
。以下第３図（ａ）〜（（）を用い従来のバイポーラ型
半導体装置の製造方法について説明する。
、トランジスタ間の素子分離を目的とする深い溝と、ベ
ース・コレクタ間の分離を行なう浅い溝とが必要になる
。以下第３図（ａ）〜（（）を用い従来のバイポーラ型
半導体装置の製造方法について説明する。
° まず第３図（ａ）に示すように、Ｐ型シリコン基板
１１上にＮ＋型埋込層１２を形成し、更にＮ−型エピタ
キシャル層１３を堆積させる。次にＲＩＥ方法を用い、
素子分離を目的とするＰ型シリコン基板１１に達する深
い＞Ｍを形成する。次に溝の表面に酸化膜１５を形成し
たのち、溝が完全に埋り、かつ、表面が十分平坦になる
まで多結晶シリコン１４を化学的気相成長（ＣＶＤ）法
で成長させる。次に多結晶シリコン１４の最上部がシリ
コン基板表面以下になるまでエッチバックする。再び多
結晶シリコン１４の他の素子との絶縁を図るため多結晶
シリコン１４の表面を酸化する。
１１上にＮ＋型埋込層１２を形成し、更にＮ−型エピタ
キシャル層１３を堆積させる。次にＲＩＥ方法を用い、
素子分離を目的とするＰ型シリコン基板１１に達する深
い＞Ｍを形成する。次に溝の表面に酸化膜１５を形成し
たのち、溝が完全に埋り、かつ、表面が十分平坦になる
まで多結晶シリコン１４を化学的気相成長（ＣＶＤ）法
で成長させる。次に多結晶シリコン１４の最上部がシリ
コン基板表面以下になるまでエッチバックする。再び多
結晶シリコン１４の他の素子との絶縁を図るため多結晶
シリコン１４の表面を酸化する。
次に第３図（ｂ）に示すように、同様な方法で将来ベー
スとコレクタとになる部分の分離を浅い溝を形成して行
なう。
スとコレクタとになる部分の分離を浅い溝を形成して行
なう。
次に第３図（ｃ）に示すように、従来と同様に処理して
Ｐ型拡散Ｍ１６、Ｎ型拡散層１７、酸化膜１５Ａ及びＡ
ｅ配線１８を形成してバイポーラ型半導体装置を完成さ
せる。
Ｐ型拡散Ｍ１６、Ｎ型拡散層１７、酸化膜１５Ａ及びＡ
ｅ配線１８を形成してバイポーラ型半導体装置を完成さ
せる。
しかしながら、上述した従来の半導体装置の製造方法で
は、半導体装置形成過程において、溝か形成される度に
、溝の側面酸化、多結晶シリコン成長、多結晶シリコン
のエッチバック、多結晶シリコン表面の酸化の各工程が
必要となる。例えば数種類の異なる深さの溝を形成する
場合、多くの工程を必要とすると共に処理能力及び歩留
りが低下し、コストが上るという欠点がある。
は、半導体装置形成過程において、溝か形成される度に
、溝の側面酸化、多結晶シリコン成長、多結晶シリコン
のエッチバック、多結晶シリコン表面の酸化の各工程が
必要となる。例えば数種類の異なる深さの溝を形成する
場合、多くの工程を必要とすると共に処理能力及び歩留
りが低下し、コストが上るという欠点がある。
本発明の半導体装置の製造方法は、半導体基板上に絶縁
膜を選択的に形成する工程と、前記絶縁膜を含む全面に
ホトレジスト膜を形成したのちパターニングし、前記絶
縁膜上及び前記半導体基板−Ｌのホトレジスト膜に開口
部を形成する工程と、開口部が形成された前記ホトジス
ト膜をマスクとして前記絶縁膜及び半導体基板をエツチ
ングし前記半導体基板に深さの異なる溝を形成する工程
とを含んで構成される。
膜を選択的に形成する工程と、前記絶縁膜を含む全面に
ホトレジスト膜を形成したのちパターニングし、前記絶
縁膜上及び前記半導体基板−Ｌのホトレジスト膜に開口
部を形成する工程と、開口部が形成された前記ホトジス
ト膜をマスクとして前記絶縁膜及び半導体基板をエツチ
ングし前記半導体基板に深さの異なる溝を形成する工程
とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（Ｃ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図であり、
本発明をバイポーラ型半導体装置に応用した場合を示し
ている。
るための工程順に示した半導体チップの断面図であり、
本発明をバイポーラ型半導体装置に応用した場合を示し
ている。
まず第１図（ａ＞に示すように、Ｐ型シリコン基板１１
上にＮ１型埋込１１２を形成したのちその上にＮ−型エ
ピタキシャル層１３を堆積させる。次にＮ−型エピタキ
シャル層１３の表面を熱酸化し、更にＣＶＤ法により酸
化膜１０を成長させる。次で、将来、ベース・コレクタ
間の分離を目的とする浅い溝を形成する領域とその周辺
領域に酸化膜１０を残し、他の酸化膜をすべてエツチン
グ除去する。
上にＮ１型埋込１１２を形成したのちその上にＮ−型エ
ピタキシャル層１３を堆積させる。次にＮ−型エピタキ
シャル層１３の表面を熱酸化し、更にＣＶＤ法により酸
化膜１０を成長させる。次で、将来、ベース・コレクタ
間の分離を目的とする浅い溝を形成する領域とその周辺
領域に酸化膜１０を残し、他の酸化膜をすべてエツチン
グ除去する。
次に第１図（ｂ）に示すように、従来と同様の方法でホ
トレジスト膜を全面に形成し、パターニングして残され
た酸化膜１０上、及びＮ−型エピタキシャル層上のホＩ
・レジスト膜に開口部を形成する。次で、この開口部が
形成されたホ１へレジスト膜をマスクとしてＲＩＥ法に
よりエツチングし、Ｐ型シリコン基板１１に達する深い
溝２ＯＡとＮ−型エビチキシャル屑１３内に浅い溝２０
Ｂとを形成する。
トレジスト膜を全面に形成し、パターニングして残され
た酸化膜１０上、及びＮ−型エピタキシャル層上のホＩ
・レジスト膜に開口部を形成する。次で、この開口部が
形成されたホ１へレジスト膜をマスクとしてＲＩＥ法に
よりエツチングし、Ｐ型シリコン基板１１に達する深い
溝２ＯＡとＮ−型エビチキシャル屑１３内に浅い溝２０
Ｂとを形成する。
このとき、深い溝２ＯＡの深さを１！１、浅い２Ｍ２０
Ｂの深さを１２ （くｅｌ）、酸化膜１０の厚さをｅｏ
ｘ、シリコン基板のエツチングレートと酸化膜１０のエ
ツチングレートの比をに：１とすると２１と２２には次
の関係が成立する。
Ｂの深さを１２ （くｅｌ）、酸化膜１０の厚さをｅｏ
ｘ、シリコン基板のエツチングレートと酸化膜１０のエ
ツチングレートの比をに：１とすると２１と２２には次
の関係が成立する。
ｅｔ ＆’２＝ｋｌｏｘ
つまり、酸化膜の厚さｌａｘを適当にとることでｅｔと
２２との差が決定され、エツチング時間を決めれば！１
と２２が決定される。以上のことを考慮に入れて異なる
深さの溝を同時に形成した後、基板表面−Ｅのホトレジ
スト膜及びすべての酸化膜をエツチングし除去する。
２２との差が決定され、エツチング時間を決めれば！１
と２２が決定される。以上のことを考慮に入れて異なる
深さの溝を同時に形成した後、基板表面−Ｅのホトレジ
スト膜及びすべての酸化膜をエツチングし除去する。
以下第１図（ｃ）に示ずように、従来と同様に処理し、
谷溝の表面に酸化膜を形成したのち溝内に多結晶シリコ
ン１４を埋設させ、多結晶シリコン１４の最上部がシリ
コン基板表面以下になるまでエッチバッチした後、その
表面に酸化膜を形成して他の素子との完全な絶縁を図り
、トランジスタ間の素子分離とトランジスタ内のベース
・コレクタ分離を同時に行なう。次でＰ型拡散層１６、
Ｎ型拡散層１７、酸化膜１５Ａ及びＡ！！配線１８を形
成してバイポーラ型半導体装置を完成させる。
谷溝の表面に酸化膜を形成したのち溝内に多結晶シリコ
ン１４を埋設させ、多結晶シリコン１４の最上部がシリ
コン基板表面以下になるまでエッチバッチした後、その
表面に酸化膜を形成して他の素子との完全な絶縁を図り
、トランジスタ間の素子分離とトランジスタ内のベース
・コレクタ分離を同時に行なう。次でＰ型拡散層１６、
Ｎ型拡散層１７、酸化膜１５Ａ及びＡ！！配線１８を形
成してバイポーラ型半導体装置を完成させる。
上記実施例はバイポーラ型半導体装置の場合について説
明したが、第２図に示すように、ＣＭＯＳトランジスタ
であってもよい。
明したが、第２図に示すように、ＣＭＯＳトランジスタ
であってもよい。
ＣＭＯＳトランジスタは一組の素子にＰ型ＭＯＳトラン
ジスタとＮ型ＭＯＳトランジスタとを共存するｆｌＩ造
を有しているが、Ｐ型ＭＯＳトランジスタとＮ型ＭＯ３
）−ランジスタとの分離には深い溝が必要である。また
ＣＭＯ３）ランジスタ間の素子分離に選択酸化法を用い
ると表面の平坦性を悪化させるという欠点をもつが、基
板表面に溝を形成することで素子分離を行なうと表面の
平坦性が非常によく特に多層配線構造にはよい影響を与
える。また、この場合の溝の深さは比較的浅くてもよい
。
ジスタとＮ型ＭＯＳトランジスタとを共存するｆｌＩ造
を有しているが、Ｐ型ＭＯＳトランジスタとＮ型ＭＯ３
）−ランジスタとの分離には深い溝が必要である。また
ＣＭＯ３）ランジスタ間の素子分離に選択酸化法を用い
ると表面の平坦性を悪化させるという欠点をもつが、基
板表面に溝を形成することで素子分離を行なうと表面の
平坦性が非常によく特に多層配線構造にはよい影響を与
える。また、この場合の溝の深さは比較的浅くてもよい
。
以上のことからＣＭＯＳトランジスタでは第２図のよう
に十分深い溝と比較的浅い溝とが基板表面上に必要にな
る。この２種類の溝を第１図に示した第１の実施例と同
様な方法で同時に２種類の溝を形成し、多結晶シリコン
１４で埋設する。以下既存の方法を用いてＮ型ウェル２
１、ゲート電極２２、Ｐ型拡散層２３、及びＮ型拡散層
２４を形成した後、絶縁膜２５、Ａｅ配線１８を形成し
ＣＭＯ３）−ランジスタを完成させる。
に十分深い溝と比較的浅い溝とが基板表面上に必要にな
る。この２種類の溝を第１図に示した第１の実施例と同
様な方法で同時に２種類の溝を形成し、多結晶シリコン
１４で埋設する。以下既存の方法を用いてＮ型ウェル２
１、ゲート電極２２、Ｐ型拡散層２３、及びＮ型拡散層
２４を形成した後、絶縁膜２５、Ａｅ配線１８を形成し
ＣＭＯ３）−ランジスタを完成させる。
以上説明したように本発明は、絶縁膜を利用して半導体
基板に異なる深さの溝を同時に形成することにより、−
回の一連の工程で素子分離領域を形成できるため、工程
数を大幅に減ずことかできる。従って処理能力及び歩留
が向−卜し、コストの低減された半導体装置が得られる
。
基板に異なる深さの溝を同時に形成することにより、−
回の一連の工程で素子分離領域を形成できるため、工程
数を大幅に減ずことかできる。従って処理能力及び歩留
が向−卜し、コストの低減された半導体装置が得られる
。
第１図及び第２図は本発明の第１及び第２の実施を説明
するための半導体チップの断面図、第３図は従来の半導
体装置の製造方法を説明するための半導体チップの断面
図である。 １０・・・酸化膜、１１・・・Ｐ型車結晶シリコン、１
２・・・Ｎ＋型埋込層、１３・・・Ｎ−型エピタキシャ
ル層、１４・・・多結晶シリコン、１５・・・酸化膜、
１６・・・Ｐ型拡散層、１７・・・Ｎ型拡散層、１８・
・・ＡＪ？配線、２ＯＡ・・・深い溝、２０Ｂ・・・浅
い溝、２１・・・Ｎウェル、２２・・・ゲート電極、２
３・・・Ｐ型拡散層、２４・・・Ｎ型拡散層、２５・・
・絶縁膜。 代理人 升埋士 四 涼 、■・ １０こ化頃 １５蔽化唄 １１ Ｐ’ａシソコン＆板 １６フＰ型÷広散層ｊ
２ ゾ１±！込！ １７Ｎ竪辿散層１ごＮ
−型エビタ〒シ↑Ｌ層 １Ｂ：Ａｌ１配た♀−１４タ
ク腿晶ソリコン ２ＯＡ’、”Ｑｔ１溝王 １ 日 寸 ： 第 ３ 図
するための半導体チップの断面図、第３図は従来の半導
体装置の製造方法を説明するための半導体チップの断面
図である。 １０・・・酸化膜、１１・・・Ｐ型車結晶シリコン、１
２・・・Ｎ＋型埋込層、１３・・・Ｎ−型エピタキシャ
ル層、１４・・・多結晶シリコン、１５・・・酸化膜、
１６・・・Ｐ型拡散層、１７・・・Ｎ型拡散層、１８・
・・ＡＪ？配線、２ＯＡ・・・深い溝、２０Ｂ・・・浅
い溝、２１・・・Ｎウェル、２２・・・ゲート電極、２
３・・・Ｐ型拡散層、２４・・・Ｎ型拡散層、２５・・
・絶縁膜。 代理人 升埋士 四 涼 、■・ １０こ化頃 １５蔽化唄 １１ Ｐ’ａシソコン＆板 １６フＰ型÷広散層ｊ
２ ゾ１±！込！ １７Ｎ竪辿散層１ごＮ
−型エビタ〒シ↑Ｌ層 １Ｂ：Ａｌ１配た♀−１４タ
ク腿晶ソリコン ２ＯＡ’、”Ｑｔ１溝王 １ 日 寸 ： 第 ３ 図
Claims (1)
- 半導体基板上に絶縁膜を選択的に形成する工程と、前
記絶縁膜を含む全面にホトレジスト膜を形成したのちパ
ターニングし、前記絶縁膜上及び前記半導体基板上のホ
トレジスト膜に開口部を形成する工程と、開口部が形成
された前記ホトジスト膜をマスクとして前記絶縁膜及び
半導体基板をエッチングし前記半導体基板に深さの異な
る溝を形成する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63141198A JPH01309373A (ja) | 1988-06-07 | 1988-06-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63141198A JPH01309373A (ja) | 1988-06-07 | 1988-06-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01309373A true JPH01309373A (ja) | 1989-12-13 |
Family
ID=15286432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63141198A Pending JPH01309373A (ja) | 1988-06-07 | 1988-06-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01309373A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397731A (en) * | 1993-06-30 | 1995-03-14 | Nec Corporation | Method of manufacturing semiconductor integrated circuit device |
| US5504033A (en) * | 1992-08-26 | 1996-04-02 | Harris Corporation | Method for forming recessed oxide isolation containing deep and shallow trenches |
| US6596608B2 (en) | 2001-06-22 | 2003-07-22 | Nec Electronics Corporation | Method of manufacturing non-volatile semiconductor memory device |
-
1988
- 1988-06-07 JP JP63141198A patent/JPH01309373A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504033A (en) * | 1992-08-26 | 1996-04-02 | Harris Corporation | Method for forming recessed oxide isolation containing deep and shallow trenches |
| US5397731A (en) * | 1993-06-30 | 1995-03-14 | Nec Corporation | Method of manufacturing semiconductor integrated circuit device |
| US6596608B2 (en) | 2001-06-22 | 2003-07-22 | Nec Electronics Corporation | Method of manufacturing non-volatile semiconductor memory device |
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