JPH0621213A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0621213A JPH0621213A JP17462392A JP17462392A JPH0621213A JP H0621213 A JPH0621213 A JP H0621213A JP 17462392 A JP17462392 A JP 17462392A JP 17462392 A JP17462392 A JP 17462392A JP H0621213 A JPH0621213 A JP H0621213A
- Authority
- JP
- Japan
- Prior art keywords
- mask
- film
- insulating film
- etched
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の製造方法に関し，半導体基体に
素子領域を区画する深いトレンチと素子領域内に分離帯
となる浅いトレンチを精度よく形成する方法を目的とす
る。 【構成】 第１のマスクを用いて半導体基体３をエッチ
ングして浅いトレンチ７を形成した後全面に絶縁膜８を
被着し, 深いトレンチ形成用の第２のマスク９を用いて
絶縁膜８をエッチングして開口8aを形成し, 第２のマス
ク９及び開口8aの形成された絶縁膜８をマスクにして半
導体基体1, 2, 3 をエッチングして深いトレンチ10を形
成するように構成する。また，第１のマスクを用いて半
導体基体３をエッチングして浅いトレンチを形成した後
全面に表面がなだらかな絶縁膜を形成し, 深いトレンチ
形成用の第２のマスクを用いて絶縁膜をエッチングして
開口を形成し, 開口の形成されたなだらかな絶縁膜をマ
スクにして半導体基体1, 2, 3 をエッチングして深いト
レンチ10を形成するように構成する。
素子領域を区画する深いトレンチと素子領域内に分離帯
となる浅いトレンチを精度よく形成する方法を目的とす
る。 【構成】 第１のマスクを用いて半導体基体３をエッチ
ングして浅いトレンチ７を形成した後全面に絶縁膜８を
被着し, 深いトレンチ形成用の第２のマスク９を用いて
絶縁膜８をエッチングして開口8aを形成し, 第２のマス
ク９及び開口8aの形成された絶縁膜８をマスクにして半
導体基体1, 2, 3 をエッチングして深いトレンチ10を形
成するように構成する。また，第１のマスクを用いて半
導体基体３をエッチングして浅いトレンチを形成した後
全面に表面がなだらかな絶縁膜を形成し, 深いトレンチ
形成用の第２のマスクを用いて絶縁膜をエッチングして
開口を形成し, 開口の形成されたなだらかな絶縁膜をマ
スクにして半導体基体1, 2, 3 をエッチングして深いト
レンチ10を形成するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特に，半導体基体に素子領域を区画する深いトレ
ンチと素子領域内に分離帯となる浅いトレンチを形成す
る方法に関する。
係り，特に，半導体基体に素子領域を区画する深いトレ
ンチと素子領域内に分離帯となる浅いトレンチを形成す
る方法に関する。
【０００２】近年のＬＳＩには高速化，高集積化が要求
される。高速化，高集積化のためには，寄生容量や寄生
抵抗の削減，デバイスの平坦化，素子の微細化が重要と
なってくる。
される。高速化，高集積化のためには，寄生容量や寄生
抵抗の削減，デバイスの平坦化，素子の微細化が重要と
なってくる。
【０００３】このため，素子領域内の分離帯の形成技術
として，従来のＬＯＣＯＳ技術に代わるシャロートレン
チ（浅いトレンチ）技術を用いることが必須とされる。
また，素子間分離として用いるディープトレンチ（深い
トレンチ）も共存することになり，素子の微細化により
横方向が縮小されるにしたがって，素子を精度よく形成
することが困難となり，浅いトレンチと深いトレンチを
如何に精度よく共存させるかが重要となる。
として，従来のＬＯＣＯＳ技術に代わるシャロートレン
チ（浅いトレンチ）技術を用いることが必須とされる。
また，素子間分離として用いるディープトレンチ（深い
トレンチ）も共存することになり，素子の微細化により
横方向が縮小されるにしたがって，素子を精度よく形成
することが困難となり，浅いトレンチと深いトレンチを
如何に精度よく共存させるかが重要となる。
【０００４】
【従来の技術】図７(a) 〜(d) 及び図８(e) 〜(h) は従
来例を示す工程順断面図（その１）及び（その２）であ
る。
来例を示す工程順断面図（その１）及び（その２）であ
る。
【０００５】以下，これらの図を参照しながら，従来例
の概略を説明する。 図７(a) 参照 例えばＰ型Ｓｉ基板１にＮ+ 型埋込み層２を形成し，そ
の上にＮ- 型エピタキシャル層３を成長する。表面に熱
酸化膜４を形成し，その上に窒化シリコン膜５を成長す
る。
の概略を説明する。 図７(a) 参照 例えばＰ型Ｓｉ基板１にＮ+ 型埋込み層２を形成し，そ
の上にＮ- 型エピタキシャル層３を成長する。表面に熱
酸化膜４を形成し，その上に窒化シリコン膜５を成長す
る。
【０００６】図７(b) 参照 窒化シリコン膜５の上にレジストマスク６を形成し，レ
ジストマスク６をマスクにして窒化シリコン膜５と熱酸
化膜４をエッチングして除去する。
ジストマスク６をマスクにして窒化シリコン膜５と熱酸
化膜４をエッチングして除去する。
【０００７】図７(c) 参照 レジストマスク６と窒化シリコン膜５と熱酸化膜４をマ
スクにしてＮ- 型エピタキシャル層３をエッチングし，
浅いトレンチ７を形成する。
スクにしてＮ- 型エピタキシャル層３をエッチングし，
浅いトレンチ７を形成する。
【０００８】図７(d) 参照 全面にＰＳＧ膜８を被着し，その上に深いトレンチ形成
用の開口9aを有するレジストマスク９を形成する。
用の開口9aを有するレジストマスク９を形成する。
【０００９】図８(e) 参照 開口9aからＰＳＧ膜８をエッチングして開口8aを形成し
た後, レジストマスク９を剥離する。
た後, レジストマスク９を剥離する。
【００１０】図８(f) 参照 ＰＳＧ膜８をマスクにして，開口8aからＮ- 型エピタキ
シャル層３，Ｎ+ 型埋込み層２，Ｐ型Ｓｉ基板１をエッ
チングし，深いトレンチ10を形成する。
シャル層３，Ｎ+ 型埋込み層２，Ｐ型Ｓｉ基板１をエッ
チングし，深いトレンチ10を形成する。
【００１１】図８(g) 参照 ＰＳＧ膜８を除去する。半導体基体に浅いトレンチ７と
深いトレンチ10が形成されている。
深いトレンチ10が形成されている。
【００１２】図８(h) 参照 全面に絶縁膜として例えばＳｉＯ2 を堆積して深いトレ
ンチ10及び浅いトレンチ７を埋め込んだ後，全面を平坦
にエッチバックする。かくして，深いトレンチ10を素子
分離帯及び浅いトレンチ７を電極分離帯とする半導体基
板が得られる。
ンチ10及び浅いトレンチ７を埋め込んだ後，全面を平坦
にエッチバックする。かくして，深いトレンチ10を素子
分離帯及び浅いトレンチ７を電極分離帯とする半導体基
板が得られる。
【００１３】ところが，素子の微細化に伴い，素子形成
領域内で隣り合う部分の間隔が狭い場所（浅いトレンチ
の幅の小さい部分）では，ＰＳＧ膜８の成長が十分でな
く，底からの膜厚が他の場所より薄くなっている。
領域内で隣り合う部分の間隔が狭い場所（浅いトレンチ
の幅の小さい部分）では，ＰＳＧ膜８の成長が十分でな
く，底からの膜厚が他の場所より薄くなっている。
【００１４】そのため，ＰＳＧ膜８をマスクにして深い
トレンチを形成する際，ＰＳＧ膜８もエッチングされ，
素子形成領域内の浅いトレンチ７内のＮ- 型エピタキシ
ャル層３が露出し，図８(f) に示すように半導体基体1,
2, 3 までがエッチングされてしまう（基体エッチング
部10a ) 。
トレンチを形成する際，ＰＳＧ膜８もエッチングされ，
素子形成領域内の浅いトレンチ７内のＮ- 型エピタキシ
ャル層３が露出し，図８(f) に示すように半導体基体1,
2, 3 までがエッチングされてしまう（基体エッチング
部10a ) 。
【００１５】その後，深いトレンチ10及び浅いトレンチ
７をＳｉＯ2 で埋め込んだ時，図８(h) に示すように素
子形成領域内の浅いトレンチ７下にＳｉＯ2 の突出し部
11aを生じ，トランジスタ特性における不良発生の原因
となる。
７をＳｉＯ2 で埋め込んだ時，図８(h) に示すように素
子形成領域内の浅いトレンチ７下にＳｉＯ2 の突出し部
11aを生じ，トランジスタ特性における不良発生の原因
となる。
【００１６】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，深いトレンチ10を形成する際，浅いトレンチ７内
のＮ- 型エピタキシャル層３が露出しないようにして,
浅いトレンチ７下の半導体基体がエッチングされないよ
うな方法を提供することを目的とする。
鑑み，深いトレンチ10を形成する際，浅いトレンチ７内
のＮ- 型エピタキシャル層３が露出しないようにして,
浅いトレンチ７下の半導体基体がエッチングされないよ
うな方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】上記課題は，半導体基体
1, 2, 3 に素子領域を区画する深いトレンチ及び該素子
領域内の分離帯となる浅いトレンチを形成するに際し，
第１のマスク６を用いて該半導体基体３をエッチングし
て浅いトレンチ７を形成した後全面に絶縁膜８を被着
し, 深いトレンチ形成用の第２のマスク９を用いて該絶
縁膜８をエッチングして開口8aを形成し, 該第２のマス
ク９及び該開口8aの形成された絶縁膜８をマスクにして
該半導体基体1, 2, 3 をエッチングして深いトレンチ10
を形成する半導体装置の製造方法によって解決される。
1, 2, 3 に素子領域を区画する深いトレンチ及び該素子
領域内の分離帯となる浅いトレンチを形成するに際し，
第１のマスク６を用いて該半導体基体３をエッチングし
て浅いトレンチ７を形成した後全面に絶縁膜８を被着
し, 深いトレンチ形成用の第２のマスク９を用いて該絶
縁膜８をエッチングして開口8aを形成し, 該第２のマス
ク９及び該開口8aの形成された絶縁膜８をマスクにして
該半導体基体1, 2, 3 をエッチングして深いトレンチ10
を形成する半導体装置の製造方法によって解決される。
【００１８】また，半導体基体1, 2, 3 に素子領域を区
画する深いトレンチ及び該素子領域内の分離帯となる浅
いトレンチを形成するに際し，第１のマスク６を用いて
該半導体基体３をエッチングして浅いトレンチ７を形成
した後全面に表面がなだらかな絶縁膜 8, 23を形成し,
深いトレンチ形成用の第２のマスク９を用いて該絶縁膜
8, 23をエッチングして開口8aを形成し, 該開口8aの形
成されたなだらかな絶縁膜8,23をマスクにして該半導体
基体1, 2, 3 をエッチングして深いトレンチ10を形成す
る半導体装置の製造方法によって解決される。
画する深いトレンチ及び該素子領域内の分離帯となる浅
いトレンチを形成するに際し，第１のマスク６を用いて
該半導体基体３をエッチングして浅いトレンチ７を形成
した後全面に表面がなだらかな絶縁膜 8, 23を形成し,
深いトレンチ形成用の第２のマスク９を用いて該絶縁膜
8, 23をエッチングして開口8aを形成し, 該開口8aの形
成されたなだらかな絶縁膜8,23をマスクにして該半導体
基体1, 2, 3 をエッチングして深いトレンチ10を形成す
る半導体装置の製造方法によって解決される。
【００１９】
【作用】本発明では，深いトレンチ10を形成する際，第
２のマスク９及び開口8aの形成された絶縁膜８をマスク
にして半導体基体1, 2, 3 のエッチングを行っている。
このようにすれば，絶縁膜８にカバレッジの悪い部分が
あっても開口8aの形成された絶縁膜８上の第２のマスク
９を十分厚く形成しておくことにより，深いトレンチ10
を形成する際浅いトレンチ７内に半導体基体３の露出す
ることを防ぐことができる。
２のマスク９及び開口8aの形成された絶縁膜８をマスク
にして半導体基体1, 2, 3 のエッチングを行っている。
このようにすれば，絶縁膜８にカバレッジの悪い部分が
あっても開口8aの形成された絶縁膜８上の第２のマスク
９を十分厚く形成しておくことにより，深いトレンチ10
を形成する際浅いトレンチ７内に半導体基体３の露出す
ることを防ぐことができる。
【００２０】また，絶縁膜8, 23 を形成する際，表面が
なだらかな形状となるように形成してカバレッジの悪い
部分を補ってやれば，浅いトレンチ７上の絶縁膜の厚さ
が薄くなることがないから，深いトレンチ10を形成する
際，浅いトレンチ７内に半導体基体３の露出することを
防ぐことができる。
なだらかな形状となるように形成してカバレッジの悪い
部分を補ってやれば，浅いトレンチ７上の絶縁膜の厚さ
が薄くなることがないから，深いトレンチ10を形成する
際，浅いトレンチ７内に半導体基体３の露出することを
防ぐことができる。
【００２１】
【実施例】図１(a) 〜(d), 図２(e) 〜(h), 図３(i)
〜(l), 図４(m), (n)は，それぞれ第１の実施例を示す
工程順断面図 (その１), (その２), (その３), (その
４）である。
〜(l), 図４(m), (n)は，それぞれ第１の実施例を示す
工程順断面図 (その１), (その２), (その３), (その
４）である。
【００２２】以下，これらの図を参照しながら第１の実
施例について説明する。 図１(a) 参照 例えばＰ型Ｓｉ基板１に厚さが１〜1.5 μｍのＮ+ 型埋
込み層２を形成し，その上に厚さが例えば 1.5μｍのＮ
- 型エピタキシャル層３を成長する。Ｎ- 型エピタキシ
ャル層３の表面に厚さが例えば 100Åの熱酸化膜４を形
成し，その上に厚さが1500〜2000ÅのＣＶＤ窒化シリコ
ン膜５を成長する。
施例について説明する。 図１(a) 参照 例えばＰ型Ｓｉ基板１に厚さが１〜1.5 μｍのＮ+ 型埋
込み層２を形成し，その上に厚さが例えば 1.5μｍのＮ
- 型エピタキシャル層３を成長する。Ｎ- 型エピタキシ
ャル層３の表面に厚さが例えば 100Åの熱酸化膜４を形
成し，その上に厚さが1500〜2000ÅのＣＶＤ窒化シリコ
ン膜５を成長する。
【００２３】図１(b) 参照 窒化シリコン膜５の上にレジストマスク６を形成し，レ
ジストマスク６をマスクにして窒化シリコン膜５と熱酸
化膜４をエッチングして除去する。エッチングされて残
ったパターンの間隔は例えば 1.5μｍである。
ジストマスク６をマスクにして窒化シリコン膜５と熱酸
化膜４をエッチングして除去する。エッチングされて残
ったパターンの間隔は例えば 1.5μｍである。
【００２４】図１(c) 参照 レジストマスク６と窒化シリコン膜５と熱酸化膜４をマ
スクにしてＮ- 型エピタキシャル層３をエッチングし，
深さが例えば5000Åの浅いトレンチ７を形成する。
スクにしてＮ- 型エピタキシャル層３をエッチングし，
深さが例えば5000Åの浅いトレンチ７を形成する。
【００２５】図１(d) 参照 レジストマスク６を剥離した後，全面に例えばＣＶＤ法
により，厚さが例えば１μｍのＰＳＧ膜８を被着する。
により，厚さが例えば１μｍのＰＳＧ膜８を被着する。
【００２６】図２(e) 参照 全面に厚さが１〜1.5 μｍのレジストを塗布し，深いト
レンチ形成用の開口9aを有するレジストマスク９を形成
する。
レンチ形成用の開口9aを有するレジストマスク９を形成
する。
【００２７】図２(f) 参照 レジストマスク９をマスクにして，開口9aからＰＳＧ膜
８をドライエッチングしてＰＳＧ膜８に開口8aを形成す
る。
８をドライエッチングしてＰＳＧ膜８に開口8aを形成す
る。
【００２８】図２(g) 参照 レジストマスク９は剥離せずにそのままにし，レジスト
マスク９と開口8aの形成されたＰＳＧ膜８をマスクにし
て，例えばＣｌ系ガスをエッチャントするドライエッチ
ングにより半導体基体1, 2, 3 をエッチングし, 深さが
例えば５μｍ，幅１〜1.5 μｍの深いトレンチ10を形成
する。
マスク９と開口8aの形成されたＰＳＧ膜８をマスクにし
て，例えばＣｌ系ガスをエッチャントするドライエッチ
ングにより半導体基体1, 2, 3 をエッチングし, 深さが
例えば５μｍ，幅１〜1.5 μｍの深いトレンチ10を形成
する。
【００２９】図２(h) 参照 レジストマスク９を剥離した後，ＰＳＧ膜８をＨＦ系の
ウエットエッチにより除去する。このようにして，浅い
トレンチ７及び深いトレンチ10の形成を完了する。
ウエットエッチにより除去する。このようにして，浅い
トレンチ７及び深いトレンチ10の形成を完了する。
【００３０】図３(i) 参照 全面に例えばＣＶＤ法により厚さ１〜1.5 μｍのＳｉＯ
2 膜11を形成した後，全面をエッチバック又は研摩して
深いトレンチ10と浅いトレンチ７にＳｉＯ2 膜11を残
す。以下，この基板の素子形成領域にバイポーラトラン
ジスタを形成する工程の概略を説明する。
2 膜11を形成した後，全面をエッチバック又は研摩して
深いトレンチ10と浅いトレンチ７にＳｉＯ2 膜11を残
す。以下，この基板の素子形成領域にバイポーラトラン
ジスタを形成する工程の概略を説明する。
【００３１】図３(j) 参照 Ｎ- 型エピタキシャル層３表面を熱酸化した後，レジス
トマスク12をマスクにして例えばＰ+ をＮ- 型エピタキ
シャル層３にイオン注入し，Ｎ+ 型コレクタコンタクト
13を形成する。
トマスク12をマスクにして例えばＰ+ をＮ- 型エピタキ
シャル層３にイオン注入し，Ｎ+ 型コレクタコンタクト
13を形成する。
【００３２】図３(k) 参照 ベース形成領域を含む領域にポリＳｉ膜14を堆積しパタ
ーニングした後，薄くＳｉＯ2 を堆積し，例えばボロン
（Ｂ）をイオン注入しその後全面にＳｉＯ2 膜15を堆積
し，ベース形成領域のＳｉＯ2 膜15及びポリＳｉ膜14を
エッチングして開口し，薄く酸化し，そこから例えばＢ
+ をイオン注入して内部ベース16を形成する。
ーニングした後，薄くＳｉＯ2 を堆積し，例えばボロン
（Ｂ）をイオン注入しその後全面にＳｉＯ2 膜15を堆積
し，ベース形成領域のＳｉＯ2 膜15及びポリＳｉ膜14を
エッチングして開口し，薄く酸化し，そこから例えばＢ
+ をイオン注入して内部ベース16を形成する。
【００３３】図３(l) 参照 ベース領域の開口にＳｉＯ2 側壁17を形成した後，コレ
クタコンタクト13上のＳｉＯ2 膜15に開口し，全面にポ
リＳｉ膜18を堆積する。ポリＳｉ膜18に例えばＡｓ+ を
イオン注入する。
クタコンタクト13上のＳｉＯ2 膜15に開口し，全面にポ
リＳｉ膜18を堆積する。ポリＳｉ膜18に例えばＡｓ+ を
イオン注入する。
【００３４】図４(m) 参照 マスクを用いてポリＳｉ膜18をエッチングし，コレクタ
コンタクト13上及びエミッタ19上に電極を形成する。さ
らに，ポリＳｉ膜14上のＳｉＯ2 膜15にベース電極形成
のための開口を形成する。
コンタクト13上及びエミッタ19上に電極を形成する。さ
らに，ポリＳｉ膜14上のＳｉＯ2 膜15にベース電極形成
のための開口を形成する。
【００３５】拡散処理によりポリＳｉ膜18からＡｓを内
部ベース16に拡散させ，エミッタ19を形成する。同時に
ポリＳｉ膜14からＢをエピタキシャル層３に拡散させて
内部ベース16に接続する外部ベース16a を形成する。
部ベース16に拡散させ，エミッタ19を形成する。同時に
ポリＳｉ膜14からＢをエピタキシャル層３に拡散させて
内部ベース16に接続する外部ベース16a を形成する。
【００３６】図４(n) 参照 全面にＡｌ膜を堆積した後，マスクを用いてそれをエッ
チングし，エミッタ電極20, コレクタ電極21, ベース電
極22を形成する。
チングし，エミッタ電極20, コレクタ電極21, ベース電
極22を形成する。
【００３７】図５(a) 〜(d) ，図６(e), (f)は第２の実
施例を示す工程順断面図（その１），（その２）であ
り，以下 これらの図を参照しながら第２の実施例につ
いて説明する。
施例を示す工程順断面図（その１），（その２）であ
り，以下 これらの図を参照しながら第２の実施例につ
いて説明する。
【００３８】図５(a) 参照 この図は図１(d) の再掲で，ここまでの工程は第１の実
施例と同じである。 図５(b) 参照 全面にＳＯＧを塗布し，表面がなだらかなＳＯＧ膜23を
形成した後，200 ℃〜300 ℃程度の低温でキュアする。
施例と同じである。 図５(b) 参照 全面にＳＯＧを塗布し，表面がなだらかなＳＯＧ膜23を
形成した後，200 ℃〜300 ℃程度の低温でキュアする。
【００３９】図５(c) 参照 全面に厚さが例えば１〜1.5 μｍのレジストを塗布し，
深いトレンチ形成用の開口 9aを有するレジストマスク
９を形成する。
深いトレンチ形成用の開口 9aを有するレジストマスク
９を形成する。
【００４０】図５(d) 参照 レジストマスク９をマスクにして開口9aからＳＯＧ膜23
及びＰＳＧ膜８をエッチングし，開口8aを形成した後，
レジストマスク９を剥離する。
及びＰＳＧ膜８をエッチングし，開口8aを形成した後，
レジストマスク９を剥離する。
【００４１】図６(e) 参照 開口8aの形成されたＳＯＧ膜23及びＰＳＧ膜８をマスク
にして，例えばＣｌ系ガスをエッチャントするドライエ
ッチングにより半導体基体1, 2, 3 をエッチングし, 深
さが例えば５μｍ，幅１〜1.5 μｍの深いトレンチ10を
形成する。
にして，例えばＣｌ系ガスをエッチャントするドライエ
ッチングにより半導体基体1, 2, 3 をエッチングし, 深
さが例えば５μｍ，幅１〜1.5 μｍの深いトレンチ10を
形成する。
【００４２】ＳＯＧ膜23やＰＳＧ膜８も若干エッチング
されるが，浅いトレンチに半導体基体が露出することは
ない。なお，このエッチングを行う際，ＳＯＧ膜23上の
レジストマスク９を剥離せずに残しておき，マスクの一
部として使用するようにしてもよい。
されるが，浅いトレンチに半導体基体が露出することは
ない。なお，このエッチングを行う際，ＳＯＧ膜23上の
レジストマスク９を剥離せずに残しておき，マスクの一
部として使用するようにしてもよい。
【００４３】図６(f) 参照 ＰＳＧ膜８及び残存するＳＯＧ膜23ををドライエッチン
グにより除去する。このようにして，浅いトレンチ７及
び深いトレンチ10が形成される。
グにより除去する。このようにして，浅いトレンチ７及
び深いトレンチ10が形成される。
【００４４】この図は図２(h) と同じであり, これ以
降，第１の実施例で説明したのと同様の工程を経て，こ
の基板にバイポーラトランジスタを形成することができ
る。
降，第１の実施例で説明したのと同様の工程を経て，こ
の基板にバイポーラトランジスタを形成することができ
る。
【００４５】
【発明の効果】以上説明したように，本発明によれば，
半導体基体に深いトレンチと浅いトレンチを精度よく形
成して共存するようにすることができる。本発明は半導
体装置の微細化，高集積化に寄与するものである。
半導体基体に深いトレンチと浅いトレンチを精度よく形
成して共存するようにすることができる。本発明は半導
体装置の微細化，高集積化に寄与するものである。
【図１】(a) 〜(d) は第１の実施例を示す工程順断面図
（その１）である。
（その１）である。
【図２】(e) 〜(h) は第１の実施例を示す工程順断面図
（その２）である。
（その２）である。
【図３】(i) 〜(l) は第１の実施例を示す工程順断面図
（その３）である。
（その３）である。
【図４】(m), (n)は第１の実施例を示す工程順断面図
（その４）である。
（その４）である。
【図５】(a) 〜(d) は第２の実施例を示す工程順断面図
（その１）である。
（その１）である。
【図６】(e) ，(f) は第２の実施例を示す工程順断面図
（その２）である。
（その２）である。
【図７】(a) 〜(d) は従来例を示す工程順断面図（その
１）である。
１）である。
【図８】(e) 〜(h) は従来例を示す工程順断面図（その
２）である。
２）である。
１は半導体基体でありＳｉ基板であってｐ型Ｓｉ基板 ２は半導体基体であり埋込み層であってＮ+ 型埋込み層 ３は半導体基体でありエピタキシャル層であってＮ- 型
エピタキシャル層 ４は熱酸化膜 ５は窒化シリコン膜 ６はレジストマスク ７は浅いトレンチ ８は絶縁膜であってＰＳＧ膜 ９はレジストマスク 8a, 9aは開口 10は深いトレンチ 10a は基体エッチング部 11は絶縁膜であってＳｉＯ2 膜 11a は突出し部 12はレジストマスク 13はコレクタコンタクト 14はポリＳｉ膜 15はＳｉＯ2 膜 16は内部ベース 16a は外部ベース 17は側壁であってＳｉＯ2 側壁 18はポリＳｉ膜 19はエミッタ 20はエミッタ電極 21はコレクタ電極 22はベース電極 23は絶縁膜であってＳＯＧ膜
エピタキシャル層 ４は熱酸化膜 ５は窒化シリコン膜 ６はレジストマスク ７は浅いトレンチ ８は絶縁膜であってＰＳＧ膜 ９はレジストマスク 8a, 9aは開口 10は深いトレンチ 10a は基体エッチング部 11は絶縁膜であってＳｉＯ2 膜 11a は突出し部 12はレジストマスク 13はコレクタコンタクト 14はポリＳｉ膜 15はＳｉＯ2 膜 16は内部ベース 16a は外部ベース 17は側壁であってＳｉＯ2 側壁 18はポリＳｉ膜 19はエミッタ 20はエミッタ電極 21はコレクタ電極 22はベース電極 23は絶縁膜であってＳＯＧ膜
Claims (2)
- 【請求項１】 半導体基体(1, 2, 3) に素子領域を区画
する深いトレンチ及び該素子領域内の分離帯となる浅い
トレンチを形成するに際し， 第１のマスク(6) を用いて該半導体基体(3) をエッチン
グして浅いトレンチ(7) を形成した後全面に絶縁膜(8)
を被着し, 深いトレンチ形成用の第２のマスク(9) を用いて該絶縁
膜(8) をエッチングして開口(8a)を形成し, 該第２のマスク(9) 及び該開口(8a)の形成された絶縁膜
(8) をマスクにして該半導体基体(1, 2, 3) をエッチン
グして深いトレンチ(10)を形成することを特徴とする半
導体装置の製造方法。 - 【請求項２】 半導体基体(1, 2, 3) に素子領域を区画
する深いトレンチ及び該素子領域内の分離帯となる浅い
トレンチを形成するに際し， 第１のマスク(6) を用いて該半導体基体(3) をエッチン
グして浅いトレンチ(7) を形成した後全面に表面がなだ
らかな絶縁膜(8, 23) を形成し, 深いトレンチ形成用の第２のマスク(9) を用いて該絶縁
膜(8, 23) をエッチングして開口(8a)を形成し, 該開口(8a)の形成されたなだらかな絶縁膜(8, 23) をマ
スクにして該半導体基体(1,2,3) をエッチングして深い
トレンチ(10)を形成することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17462392A JPH0621213A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17462392A JPH0621213A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621213A true JPH0621213A (ja) | 1994-01-28 |
Family
ID=15981834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17462392A Withdrawn JPH0621213A (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621213A (ja) |
-
1992
- 1992-07-02 JP JP17462392A patent/JPH0621213A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0036111B1 (en) | Method for making fine deep dielectric isolation | |
| US6228727B1 (en) | Method to form shallow trench isolations with rounded corners and reduced trench oxide recess | |
| US5814547A (en) | Forming different depth trenches simultaneously by microloading effect | |
| US6251734B1 (en) | Method for fabricating trench isolation and trench substrate contact | |
| GB2128400A (en) | Isolation and wiring of a semiconductor integrated circuit device and method of manufacturing the same | |
| US6143623A (en) | Method of forming a trench isolation for semiconductor device with lateral projections above substrate | |
| US4389294A (en) | Method for avoiding residue on a vertical walled mesa | |
| US4810668A (en) | Semiconductor device element-isolation by oxidation of polysilicon in trench | |
| JPH05849B2 (ja) | ||
| JP2812013B2 (ja) | 半導体装置の製造方法 | |
| KR100209714B1 (ko) | 반도체소자의 격리막 및 이의 형성방법 | |
| KR20010107707A (ko) | Ｓｔｉ 구조를 갖는 반도체 장치를 제조하기 위한 방법 | |
| JPS6359538B2 (ja) | ||
| JPH0621213A (ja) | 半導体装置の製造方法 | |
| EP0236811B1 (en) | Method of manufacturing semiconductor device | |
| JPH07183370A (ja) | 半導体装置の製造方法 | |
| JPH0729971A (ja) | 半導体装置の製造方法 | |
| JPH0521592A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP3190144B2 (ja) | 半導体集積回路の製造方法 | |
| KR950005273B1 (ko) | 반도체장치의 제조방법 | |
| JPH0420267B2 (ja) | ||
| KR20010001201A (ko) | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 | |
| JPH0834241B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH0344060A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0373139B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |