JPH0344060A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体集積回路装置の製造方法に係わり、特
に素子分離技術に関するものである。

（従来の技術） 半導体集積回路装置の素子分離は、古くはＰＮ接合分離
法によっていたが、素子が微細化され集積度が増大する
につれ、酸化膜分離法（いわゆるアイソプレーナ）に移
行していった。しかし、近年素子の微細化はさらに進み
、高集積化のためにはさらに分離領域の面積を縮小する
必要が生じている。また、高速化のためにも寄生容量の
削減が必要なことから、分離領域の面積を縮小すること
は不可欠とされるようになってきている。

最近になって、基板面に対して垂直に膜をエツチングす
る異方性エツチング技術である反応性イオンエツチング
（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ　；以下
Ｒ，１，Ｅ、と呼ぶ）が実用化され、酸化膜分離法に替
わる新たな素子分離法が開発されている。これまでに提
案された親分離技術のなかで特に注目を集め実用化が進
められている技術として、トレンチ分離法が挙げられる
。

以下、従来技術としてトレンチ分離法の基本工程を第３
図の工程断面図にしたがって説明する。

まず第３図（八）に示すように、シリコン基板２０１上
の任意の領域に公知の技術である選択酸化法（ＬＯＣＯ
３法）を用いてフィールドシリコン酸化膜２０２を形成
する。このあと、全面にＣＶＤ法によりマスクシリコン
酸化膜２０３を形成し、公知のフォトリソグラフィ技術
を用いてフォトレジスト２０４をマスクとして、素子分
離領域となるべき領域の酸化膜２０３，２０２に開口部
２０５を設ける。

次に第３図（Ｂ）　に示すように、フォトレジスト２０
４を取り除いた後、マスクシリコン酸化膜２０３をマス
クとして、Ｒ，１，Ｅ、によりシリコン基板２０１をほ
ぼ垂直にエツチングし、溝２０６を形成する。

続いて第３図（ｃ）に示すように、マスクシリコン酸化
膜２０３を除去した後、熱酸化法又はＣＶＤ法により全
表面に内壁シリコン酸化膜２０７を形成する。この時必
要があれば、内壁シリコン酸化膜２０７上にさらに耐酸
化性のシリコン窒化膜を重ねて形成してもよい。

この後第３図（Ｄ）に示すように、全表面に多結晶シリ
コン層２０８を厚く堆積し、溝２０６（フィールドシリ
コン酸化膜２０２に開けられた開口部２０５もこの溝２
０６の一部と考える）を完全に埋め戻す。

次に第３図（Ｅ）　に示すように、公知のエツチング技
術により多結晶シリコン層２０８をエッチバツクし、溝
２０６内にのみ多結晶シリコン層２０８を残した後、多
結晶シリコン層２０Ｂの表面をキャップシリコン酸化膜
２０９に変換し、素子形成領域２１０上の内壁シリコン
酸化膜２０７を除去して分離工程を終了する。

ここで、第５図（Ａ）　、　（Ｂ）に、酸化膜分離法と
トレンチ分離法の分離工程終了後の断面図を示す。

酸化膜分離法（第５図（Ａ））では、埋込拡散層として
のＮ゛拡散層３０２と、チャンネルストッパーとしての
Ｐ゛拡散層３０３とが直接、接する為、この間の接合容
量が大きなものとなるが、第５図（Ｂ）のトレンチ分離
法では、Ｒ，１，Ｅ、によりシリコン基板３０１に対し
、溝３０５をほぼ垂直にフィールド酸化膜３０４よりＮ
゛埋込拡散層を貫く深い領域まで形成し、Ｎ＋拡散層３
０２とＰ′拡散層３０３が直接、接することがないため
、接合容量は、埋込拡散層としてのＮ＋拡散層３０２と
基板３０１との間のみを考慮すればよいことになる。こ
のため、酸化膜分離法と比べると、容量は大幅に低減す
ることになる。これによって、高速性に対して飛躍的な
改善が得られることになる。

（発明が解決しようとする課題） しかしながら、第３図を参照して説明した従来のトレン
チ分離法では次のような問題点があった。

第３図の従来の方法では、第４図（Ａ）に示すように素
子形成領域２１０と溝２０６との間にフィールドシリコ
ン酸化膜２０２の一部を挟んだような構造となる。今後
、さらに高速化を図るためには、コレクタ・基板間容量
の低減がより重要なものとなり、素子形成領域２１０と
溝２０６が直接に接する第４図（Ｂ）に示すような構造
が理想と考えられる。

しかしながら、溝２０６の位置は、マスク合わせによっ
て決定されるため、合わせズレを考慮する必要があり、
第４図（Ａ）のような構造にせざるを得ない。即ち、合
わせ余裕を加えない場合、ズレが生じると、第４図（ｃ
）のように素子形成領域２１０以外にも基板シリコン面
が露出してしまい、配線金属層と基板間の短絡が発生す
るという問題点がある。そのため、第４図（八）に示す
ような構造とせざるを得ないが、これでは、コレクタ・
基板間容量の低減がいま一つ不充分であることは先に述
べた通りである。

また、現状でのフィールドシリコン酸化膜２０２と溝２
０６の形成順序を逆にすれば第４図（Ｂ）の構造は可能
となるが、その場合は、溝２０６の側壁に形成された内
壁シリコン酸化膜２０７に沿って縦方向への酸化が進行
し、体積増大に伴なう結晶欠陥の発生が問題となる。

この発明は上記の点に鑑みなされたもので、トレンチ分
離法において、素子形成領域が直接溝に接する構造を自
己整合的に形成可能となり、コレクタ・基板間容量を大
きく低減させ、素子の高速化に大きく寄与する優れた半
導体集積回路装置の製造方法を提供することを目的とす
る。

（課題を解決するための手段） この発明（第１のこの発明）では、次の通りの製造方法
とする。すなわち、半導体基体の素子形成領域表面に酸
化膜である第１の膜、多結晶半導体である第２の膜、窒
化膜である第３の膜からなる３層膜を形成する。その３
層膜を有しないフィールド領域の半導体基体露出表面部
をエツチングし、前記３層膜の端部下にアンダーカット
を有する凹部を形成すると同時に、３層膜中第２の膜の
端部を後退させる。その後、前記凹部のアンダーカット
部上にひさし状に位置する前記第１の膜の端部を除去し
て、アンダーカット部上には前記第３の膜の端部のみが
ひさし状に位置する状態にした上で、凹部の端部である
前記アンダーカット部の側壁部に窒化膜である第４の膜
を形成する。その後、凹部底面を熱酸化することにより
、凹部にフィールド酸化膜である第５の膜を形成する。

その第５の膜上に、前記第３の膜のひさし状端部が位置
する部分を除いて、多結晶半導体である第６の膜を形成
する。その後、前記第３の膜および前記第５の膜上にめ
くれ上がった第４の膜を除去する。この除去工程によっ
て露出した前記第５の膜の端部を前記第２．第６の膜を
マスクに除去し、開口部を形成する。その開口部によっ
て露出した半導体基体部分をエツチングし、半導体基体
に溝を形成する。その溝および前記開口部の内壁に絶縁
膜を形成し、その内側を多結晶半導体で埋め、さらにそ
の表面に絶縁膜を形成する。

また、第２のこの発明では、次の通りの製造方法とする
。すなわち、半導体基体の素子領域表面に酸化膜である
第１の膜、多結晶半導体である第２の膜、窒化膜である
第３の膜からなる３層膜を形成する。その３層膜の側壁
に窒化膜である第４の膜を形成する。これらの膜を有し
ないフィールド領域の半導体基体露出表面部をエツチン
グし、前記第４の膜下にアンダーカットを有する凹部を
形成する。その凹部の端部である、前記第４の膜下のア
ンダーカット部の側壁部に窒化膜である第５の膜を形成
する。その後、凹部底面を熱酸化することにより、凹部
にフィールド酸化膜である第６の膜を形成する。その第
６の膜上に、前記第４の膜が位置する部分を除いて、多
結晶半導体である第７の膜を形成する。その後、前記第
３．第４の膜ならびに前記第６の膜上にめくれ上がった
第５の膜を除去する。この除去工程によって露出した前
記第６の膜の端部を前記第２．第７の膜をマスクに除去
し、開口部を形成する。その開口部によって露出した半
導体基体部分をエツチングし、半導体基体に溝を形成す
る。その溝および前記開口部の内壁に絶縁膜を形成し、
その内側を多結晶半導体で埋め、さらにその表面に絶縁
膜を形成する。

（作　用） 上記この発明においては、後述実施例でよく理解できる
ように、半導体基体上に３層膜を形成した後、自己整合
で工程が進められ、自己整合で基体に素子分離用の溝が
形成されることになる。しかも、溝は、フィールド酸化
膜の端部に形成され、素子形成領域に接して形成される
ことになる。さらに、第２のこの発明では、溝幅は３層
膜の側壁に形成した第４の膜の幅に一致して一定となり
、基体に凹部を形成した際のアンダーカット部が前記第
４の膜の幅内にあれば、凹部形成の際のエツチング量に
よらず、素子形成領域幅は一定となる。

素子形成領域幅は、最初に半導体基体上に３層膜を形成
する時のパターニングによって決まり、定となる。

（実施例） 以下この発明の実施例を図面を参照して説明する。最初
に第１図（Ａ）〜（Ｋ）を参照してこの発明の第１の実
施例を説明する。

第１の実施例では、まず公知の改良型選択酸化法を応用
してフィールド領域を形成する。具体的に述べると、第
１図（Ａ）に示すように、まずシリコン基板１０１の全
面に熱酸化法あるいはＣＶＤ法によって０．２〜０．４
ｐ厚程度のシリコン酸化膜１０２を形成し、次にＣＶＤ
法によって０．１〜０．２ｐｍ厚程度の多結晶シリコン
層１０３を積層する。

さらにその上にＣＶＤ法によって０．４〜０．７−厚程
度のシリコン窒化膜１０４を形成する。その後、それら
の３層膜を第１図（Ｂ）　に示すように公知のフォトリ
ソグラフィ技術を用いてフォトレジスト１０５をマスク
としてエツチングし、素子形成領域にのみ残し、フィー
ルド領域となるべき領域からは除去する。この時、エツ
チング法として異方性エツチングを用いることにより、
残存３層膜の側壁はおおむね垂直となるようにする。

次に、前記３層膜の除去により露出したシリコン基＋Ｍ
　１０１の表面部分をフォトレジスト１０５をマスクと
して等方向に０．４〜０．５μｍ程度エツチングするこ
とにより、第１図（ｃ）　に示すように、前記３層膜の
端部下にアンダーカットを有する凹部１０６を基板１．
０１に形成する。この時、多結晶シリコン層１０３も一
部エッチングされ、この多結晶シリコン層１０３の端部
は水平方向に後退することになる。このあと、凹部１０
６のアンダーカット部上に突き出たシリコン酸化膜１０
２のひさし状端部を第１図（１１）　に示すように緩衝
弗化水素酸水溶液等で除去する。これにより、凹部１０
６のアンダーカット部上には、シリコン窒化膜１０４の
端部がひさし状に突出するだけとなる。

次に全表面に０．０５〜０．１四厚程度のシリコン窒化
膜１０７を形成する。このあと、公知の異方性エツチン
グ技術を用いてシリコン窒化膜１０７をエツチングする
ことにより、前記第１図（Ｄ）に示すごとくシリコン窒
化膜１０４のひさし下の領域、具体的には該ひさしの下
面と、凹部１０６の端部である、アンダーカット部の側
壁部にのみ前記シリコン窒化膜１０７を残し、他からは
すべてシリコン窒化膜１０７を除去する。

続いて、シリコン窒化膜１０４とシリコン窒化膜１０７
をマスクとして凹部１０６の底面（基板面）を熱酸化す
ることにより、第１図（Ｅ）に示すように凹部１０６に
約１．０四程度と厚いフィールドシリコン酸化膜１０８
を形成する。この時、フィールドシリコン酸化膜１０８
は、表面がシリコン酸化膜１０２の上面と一致するよう
にする。また、このフィールド酸化により、アンダー力
・ノド部側壁のシリコン窒化膜１０７は、フィールドシ
リコン酸化膜１０８上にめくれ上がるようになる。

以上が改良型選択酸化法を応用してのフィールド領域形
成工程である。

次に第１図（Ｆ）に示すように、全表面に、スパッタ法
によって、シリコン窒化膜１０４と１０７間の空間部へ
入り込まないようにして多結晶シリ５ コン層１０９を積層したあと、公知のフォトリソグラフ
ィ技術を用いて多結晶シリコン層１０９の段差の低い部
分に平坦化用のダ呉−パターンとしてフォトレジスト１
１０を形成する。ここでのマスク合わせは厳密な精度は
必要としない。次に、フォトレジス）１１１を全面に塗
布して表面の平坦化を図る。

このあと、フォトレジスト１１１及び１１０と多結晶シ
リコン層１０９とでエツチング速度が等しい公知の等速
エツチング技術で、これらフォトレジスト１１１．１１
０と多結晶シリコン層１０９のエッチバックを、シリコ
ン窒化膜１０４の表面が露出する時点まで行う。これに
より、第１図（Ｇ）に示すように多結晶シリコン層１０
９は、シリコン窒化膜１０４を表面に有しない部分のフ
ィールドシリコン酸化膜１０８表面上のみに残ることに
なる。このあと、フォトレジスト１１０，１１１の残渣
を完全に除去する。なお、前記エッチバック時のエツチ
ングは等方性によるものでもかまわない。

６ 続いて第１図（１１）に示すように、公知の等方性エツ
チング技術により、シリコン窒化膜１０４及び１０７を
全て除去する。このあと、このシリコン窒化膜の除去に
より露出したフィールドシリコン酸化膜１０８の端部を
、同第１図（Ｈ）に示すように多結晶シリコン層１０３
及び１０９をマスクとして、異方性エツチングにより側
壁がおおむね垂直となるように除去し、開口部１１２を
形成する。

次に、その開口部１１２の露出したシリコン基板１０１
に対して異方性エツチングを行ない、第１図（１）に示
すように、深さ２〜４−程度で側壁がおおむね垂直な溝
１１３を形成する。このとき、多結晶シリコン層１０３
及び１０９は共に除去され、シリコン酸化膜１０２及び
フィールドシリコン酸化膜１０８が露出する。シリコン
酸化膜１０２とフィールドシリコン酸化膜１０８が露出
した後は、これがマスクとなって溝１１３の形成が進む
ことになる。

その後、シリコン酸化膜１０２を異方性エツチングによ
って除去したあと、ＣＶＤ法によって、第１図（Ｊ）に
示すごとく、溝１１３（開口部１１２も溝１１３の一部
と考える）の内壁を含む全面にシリコン酸化膜１１４を
形成し、さらにＣＶＤ法よって多結晶シリコン層１１５
を全表面に厚く堆積し、溝１１３を完全に埋め戻す。

最後に第１図（Ｋ）に示すように、公知のエツチング技
術により多結晶シリコン層１１５をエッチバックして、
この多結晶シリコン層］１５を溝１１３内にのみ残し、
その表面をシリコン酸化膜１１６に変換する。

以上で素子形成領域１１７が溝１１３と接する、表面が
平坦なトレンチ分離構造が自己整合で実現できる。

第２図はこの発明の第２の実施例を示す。この第２の実
施例は、素子形成領域と溝が接する構造を自己整合で実
現することに加えて、溝幅を一定とし、基板に凹部を形
成する際のエツチング量によらず、素子形１ｆｊ、　ｅ
Ｍ域幅を一定とし得るようにしたものである。以下詳述
する。

第２の実施例では、まず第１の実施例と全く同様にして
、第２図（Ａ）に示すように、シリコン基板１０１の素
子形成領域上に、シリコン酸化膜１０２、多結晶シリコ
ン層１０３．シリコン窒化膜１０４の３層膜のパターン
を形成し、フィールド領域となる部分からは前記３層膜
を除去する。

次に、前記３層膜のパターンを形成する際に用いたフォ
トレジスト１０５を除去した後、全面にシリコン窒化膜
１２１を形成し、このシリコン窒化膜１２１を異方性エ
ツチングでエツチングすることにより、このシリコン窒
化膜１２１を第２図（Ｂ）に示すように前記３層膜の側
壁のみに残存させる。この残存したシリコン窒化膜１２
１の幅が後の工程で形成する溝の幅に等しく、一定とな
る。

次に、このシリコン窒化膜１２１と前記３層膜を表面上
に有しない、シリコン基板１０１の露出表面部を等方向
に０．４〜０．５μｍ程度エツチングすることにより、
前記シリコン窒化膜１２１下にアンダーカットを有する
凹部１０６を第２図（ｃ）に示すように基板１０１に形
成する。この時、凹部１０６のアンダーカット部がシリ
コン窒化膜１２１の幅内にあるように制御するが、この
ように制御することにより、前述した溝幅がシリコン窒
化膜１２１の幅に等しく一定になることと相俟って素子
形成領域幅は、凹部１０６形成の際のエツチング量によ
らず一定となる。すなわち、素子形成領域幅は、第２図
（Ａ）のフォトレジスト１０５のパターン幅で一定に決
定されるようになり、３層膜が残存した部分は正確に素
子形成領域となる。

次に、必要があれば露出している基板面に対し熱酸化を
行い、０．０５〜０．１５ＪＩＴｎの酸化膜（図示せず
）を形成した後、前記第２図（ｃ）に示すように、第１
の実施例と全く同様にして、シリコン窒化膜１２１下の
アンダーカット部の側壁にシリコン窒化膜１０７を形成
する。

その後は、凹部１０６に対するフィールドシリコン酸化
膜１０日の形成（第２図（Ｄ））、多結晶シリコン層１
０３の形成ならびにフォトレジスト１１０．１１．１の
形成（第２図（Ｅ））、エッヂハック（第２図（Ｆ））
を第１の実施例と全く同様に行い、１　　ソ 多結晶シリコン層１０９は、シリコン窒化膜１２１を上
部に有しない部分のフィールドシリコン酸化膜１０８の
表面上に残す。

次に、シリコン窒化膜１０４，１２１，１０７を公知の
等方性エツチング技術により第２図（Ｇ）に示すように
除去した後、第１の実施例と同様に、前記シリコン窒化
膜の除去工程で露出したフィールドシリコン酸化膜１０
８の端部を、同第２図（Ｇ）に示すように異方性エツチ
ングで除去し、開口部１１２を形成し、さらにこの開口
部１１２の露出したシリコン基板１０１に対して第１の
実施例と同様に異方性エツチングを行い、第２図（ＩＩ
）に示すように溝１１３を形成する。さらに、シリコン
酸化膜］、　０２を異方性エツチングで除去した後、第
１の実施例と同様に、溝１１３の内壁を含む全面に第２
図（１）に示すようにシリコン酸化膜１１４をＣＶＤ法
で形成し、さらにこの場合は続いてＣＶＤ法によってシ
リコン窒化膜１２２を全面に形成した後、第１の実施例
と同様に溝１１３内に多結晶シリコン層１１５を埋め込
み、その表面を２　υ シリコン酸化膜１１６に変換する。

（発明の効果） 以上詳細に説明したように、この発明の製造方法によれ
ば、半導体基体の素子形成領域部上に酸化膜、多結晶半
導体、窒化膜から成る３層膜を形成し、この３層膜の端
部下、あるいはこの３層膜の側壁に形成した窒化膜下に
アンダーカットを有する凹部を前記半導体基体のフィー
ルド領域部に形成し、その凹部端部であるアンダーカッ
ト部側壁を窒化膜で覆った上で、凹部にフィールド酸化
膜を生威し、そのフィールド酸化膜の端部で、窒化膜の
残存する領域を溝の形成領域として、残存する窒化膜を
除去し、さらに多結晶半導体層をマスクとして用いてフ
ィールド酸化膜の端部をエツチング除去し、溝の開口部
とし、その開口部から基体をエツチングし溝を形成する
ようにしたので、自己整合によってトレンチ溝をフィー
ルド酸化膜の端部に形成でき、溝が素子形成領域と接す
る構造とすることができる。

また、特に３層膜の側壁に窒化膜を形成する方法によれ
ば、溝幅も３層膜側壁の窒化膜の幅に一致して一定とな
り、基体に凹部を形成した際のアンダーカット部が前記
窒化膜の幅内にあれば、凹部形成の際のエツチング量に
よらず、素子形成領域幅を一定とすることができる。

従って、この発明の製造方法を採ることにより、コレク
タ・基板間の寄生容量について最小の値を得ることがで
き、素子の高速性を著しく改善することができるととも
に、集積度向上にも寄与する一定の素子形成領域幅、一
定の溝幅をもつトレンチ分離構造を再現性よく得ること
ができる。

さらにこの発明によれば、フィールド酸化膜形成後、溝
を形成しているので、逆にした場合のように溝の縦方向
に酸化が進んで、体積増大に伴なう結晶欠陥が発生する
ということもないという利点がある。

【図面の簡単な説明】

第１図はこの発明の半導体集積回路装置の製造方法の第
１の実施例を示す工程断面図、第２図はこの発明の第２
の実施例を示す工程断面図、第３３ 図は従来のトレンチ分離法を示す工程断面図、第４図は
従来のトレンチ分離法の問題点を示す断面図、第５図は
酸化膜分離法と１−レンチ分離法の分離工程終了後の素
子断面図である。 １０１・・・シリコン基板、１０２・・・シリコン酸化
膜、１０３・・・多結晶シリコン層、１０４・・・シリ
コン窒化膜、１０５・・・フォトレジスト、１０６・・
・凹部、１０７・・・シリコン窒化膜、１０８・・・フ
ィールドシリコン酸化膜、（０９・・・多結晶シリコン
層、１１０．１１１・・・フォトレジスト、１１２・・
・開口部、１１３・・・溝、１１４・・・シリコン酸化
膜、１１５・・・多結晶シリコン層、１１６・・・シリ
コン酸化膜、１１７・・・素子形成領域、１２１．１２
２・・・シリコン窒化膜。

Claims (2)

【特許請求の範囲】
1. （１）（ａ）半導体基体の素子形成領域表面に酸化膜で
   ある第１の膜、多結晶半導体である第２の膜、窒化膜で
   ある第３の膜からなる３層膜を形成する工程と、 （ｂ）その３層膜を有しないフィールド領域の半導体基
   体露出表面部をエッチングし、前記３層膜の端部下にア
   ンダーカットを有する凹部を形成すると同時に、３層膜
   中第２の膜の端部を後退させる工程と、 （ｃ）その後、前記凹部のアンダーカット部上にひさし
   状に位置する前記第１の膜の端部を除去して、アンダー
   カット部上には前記第３の膜の端部のみがひさし状に位
   置する状態にした上で、凹部の端部である前記アンダー
   カット部の側壁部に窒化膜である第４の膜を形成する工
   程と、 （ｄ）その後、凹部底面を熱酸化することにより、凹部
   にフィールド酸化膜である第５の膜を形成する工程と、 （ｅ）その第５の膜上に、前記第３の膜のひさし状端部
   が位置する部分を除いて、多結晶半導体である第６の膜
   を形成する工程と、 （ｆ）その後、前記第３の膜および前記第５の膜上にめ
   くれ上がった第４の膜を除去する工程と、（ｇ）この除
   去工程によって露出した前記第５の膜の端部を前記第２
   、第６の膜をマスクに除去し、開口部を形成する工程と
   、 （ｈ）その開口部によって露出した半導体基体部分をエ
   ッチングし、半導体基体に溝を形成する工程と、 （ｉ）その溝および前記開口部の内壁に絶縁膜を形成し
   、その内側を多結晶半導体で埋め、さらにその表面に絶
   縁膜を形成する工程とを具備してなる半導体集積回路装
   置の製造方法。
2. （２）（ａ）半導体基体の素子形成領域表面に酸化膜で
   ある第１の膜、多結晶半導体である第２の膜、窒化膜で
   ある第３の膜からなる３層膜を形成する工程と、 （ｂ）その３層膜の側壁に窒化膜である第４の膜を形成
   する工程と、 （ｃ）これらの膜を有しないフィールド領域の半導体基
   体露出表面部をエッチングし、前記第４の膜下にアンダ
   ーカットを有する凹部を形成する工程と、 （ｄ）その凹部の端部である、前記第４の膜下のアンダ
   ーカット部の側壁部に窒化膜である第５の膜を形成する
   工程と、 （ｅ）その後、凹部底面を熱酸化することにより、凹部
   にフィールド酸化膜である第６の膜を形成する工程と、 （ｆ）その第６の膜上に、前記第４の膜が位置する部分
   を除いて、多結晶半導体である第７の膜を形成する工程
   と、 （ｇ）その後、前記第３、第４の膜ならびに前記第６の
   膜上にめくれ上がった第５の膜を除去する工程と、 （ｈ）この除去工程によって露出した前記第６の膜の端
   部を前記第２、第７の膜をマスクに除去し、開口部を形
   成する工程と、 （ｉ）その開口部によって露出した半導体基体部分をエ
   ッチングし、半導体基体に溝を形成する工程と、 （ｊ）その溝および前記開口部の内壁に絶縁膜を形成し
   、その内側を多結晶半導体で埋め、さらにその表面に絶
   縁膜を形成する工程とを具備してなる半導体集積回路装
   置の製造方法。