JPH0420267B2 - - Google Patents

Description

【発明の詳細な説明】 （技術分野） この発明は半導体集積回路装置の製造方法に関
し、特にバイポーラ型半導体集積回路装置に好適
な素子分離領域の形成方法に関するものである。

（従来技術） バイポーラ型半導体集積回路装置の素子分離
は、古くはPN接合分離法によつていたが、素子
が微細化され集積度が増大するにつれ、分離領域
の面積を削減する必要が生じ、シリコン基板の選
択酸化による厚いシリコン酸化膜を利用した酸化
膜分離法（いわゆるアイソプレーナ）に移行して
きた。

酸化膜分離法は、PN分離法に比べて著しく分
離領域を減少させるのみならず、素子領域以外の
すべての領域（以下フイールド領域と呼ぶ）を厚
い酸化膜に変換するため、配線−基板間の浮遊容
量が減少し、高速化にも寄与する効果的な方法で
ある。

酸化膜分離法は、素子形成領域を、薄いシリコ
ン酸化膜上にシリコン窒化膜を積層した２層膜よ
りなる耐酸化性マスクで覆い、しかも厚い酸化膜
を形成する領域に酸化による体積の増大を防ぐた
めにエツチングにより溝を形成したのち熱酸化
し、素子領域と分離領域をほぼ平坦面とする方法
である。

したがつて、溝の側面方向にも酸化が進み、分
離領域の幅は写真食刻によつて規定される幅より
も必ず太くなり、埋込拡散層とのマスク合わせ余
裕なども考慮すると、約10μm程度が限界となる。
さらに、素子領域のシリコン基板と耐酸化性マス
ク層との間には、分離領域からくさび状に張り出
した酸化膜、即ちバース・ピークが形成されるこ
と、および素子領域の周囲での酸化膜の盛り上り
即ちバーズ・ヘツドが形成されることにより、完
全には平坦な表面が得られないという欠点があつ
た。

一方、素子の微細化は更に進み、高集積化のた
めには更に分離領域の面積を縮小する必要が生じ
た。

最近になつて、基板面に対して垂直に膜をエツ
チングする異方性エツチング技術である反応性イ
オンエツチ（以下RIEと呼ぶ）が実用化され、酸
化膜分離法に代わる新たな素子分離法が開発され
つつある。

これまでに提案された種々の新分離技術を大別
すると以下の２つに分類される。

一つは、RIEによつて深い溝を掘り、二酸化シ
リコンや多結晶シリコンなどによつて埋め戻して
平坦化する方法（以下、溝掘り法と呼ぶ）であ
り、他の一つは、素子領域の表面のみならず、溝
の側壁も耐酸化性マスク層で被覆して、横方向酸
化による分離領域幅の増大とバーク・ビーク、バ
ーズ・ヘツドの形成を防止する方法（以下、改良
型選択酸化法と呼ぶ）である。

溝掘り法は、溝を形成した後、二酸化シリコン
などの絶縁物あるいは、溝内壁に絶縁膜を形成し
たのち多結晶シリコンなどを厚く堆積させ、エツ
チパツクして平坦化するものであり、バイポーラ
型半導体集積回路装置に適用する場合には、基板
全面に形成した埋込拡散層を貫く深い溝を形成し
て埋込拡散用のマスクを省略できる利点がある
が、素子分離用の幅の狭い溝部と、幅の広いフイ
ールド領域の溝部とを同時に平坦化することが固
難であり、そのため、平坦化用のマスクが必要と
なり、厳しい合わせ精度が要求され、さらに工程
も複雑化するという欠点がある。

一方、改良型選択酸化法は分離幅によらず平坦
化が可能であり、工程も比較的簡単であるが、埋
込拡散層を貫く分離は実用的には不可能であるた
め埋込拡散用マスクを必要とし、分離領域が狭く
なるほど埋込拡散と分離のマスク合わせ精度が厳
しくなるので、溝掘り法ほど分離領域幅を狭めら
れない。また、選択酸化膜直下に設けるチヤンネ
ルストツプ用のP⁺層がN⁺埋込層と接触するた
め、寄生容量が溝掘り法に比べて大きいという欠
点がある。さらに、横方向酸化が小ないため、チ
ヤンネルストツプ用P⁺層が拡散により分離酸化
膜の外側に広がり、リークや耐圧低下の原因とな
る恐れがある。

（発明の目的） この発明はこれらの欠点に鑑みなされたもの
で、ただ一度の写真蝕刻法のみによつて分離領域
幅によらず平坦化された表面を形成することがで
きるとともに、素子間分離領域幅を狭くでき、さ
らには寄生容量を低減できることともに、バイポ
ーラ型に適用した場合は埋込拡散用マスクを省略
できる半導体集積回路装置の製造方法を提供する
ことを目的的とする。

（発明の構成） この発明の半導体集積回路装置の製造方法は、
半導体基体主表面に耐酸化性の第１の膜を選択的
に形成すると共に前記第１の膜の周辺一定幅の領
域上を除く該第１の膜上に、該第１の膜のエツチ
ングマスクとなる第２の膜を形成する工程、該半
導体基体を熱処理することにより前記第１の膜で
被覆されない露出した前記主表面を酸化膜に変換
する工程、前記第２の膜で被覆されない露出した
前記第１の膜を除去して前記基体主表面を露出す
る工程、前記第２の膜及び前記酸化膜をマスクと
して前記半導体基体を異方的にエツチング除去す
ることによりこの露出した前記半導体基体にこの
基体主表面とほぼ垂直な側壁を持つ溝を形成する
工程とを有することを特徴とする。

（実施例） 以下この発明の実施例を図面を参照して説明す
る。実施例は、この発明をバイポーラ型半導体集
積回路装置に適用したものであるが、この発明の
適用範囲はこれに限るものではなく、MOS型そ
の他の半導体集積回路装置に適用することも可能
である。

第１図ＡないしＩはこの発明の第１の実施例を
示す工程断面図である。

第１図Ａにおいて、１はP^-型シリコン基板、
２はその基板１に形成されたN⁺型埋込拡散層、
３はその拡散層２上に形成されたN^-型エピタキ
シヤル層である。以下、これら基板１および層
２，３を総称してシリコン基体（半導体基体）と
記す。

このシリコン基体の主表面に、同第１図Ａに示
すように第１の耐酸化性膜（第１の膜）４と
CVD酸化膜（第２の膜）５を順次堆積させる。
ここで、第１の耐酸化性膜４は、たとえば300〜
1000Åの薄い熱酸化膜に1000〜3000Å厚のシリコ
ン窒化膜を積層した２層膜とすることが望まし
い。

次に、第１図Ｂのように、通常の写真蝕刻法に
よりレジスト層６をマスクとしてCVD酸化膜５
を蝕刻する。この時、たとえば0.5〜2μm程度の
サイドエツチを行う。このサイドエツチは、たと
えば弗化水素酸−弗化アンモニウム系水溶液など
によつて精度よく行うことができる。

続いて、第１図Ｃに示すように、レジスト層６
をマスクとしてRIEによつて第１の耐酸化性膜４
を垂直にエツチングする。これにより、第１の耐
酸化性膜４はシリコン基体の選択された主表面に
形成されるようになり、さらにCVD酸化膜５は、
その第１の耐酸化性膜４の周辺の一定幅の領域上
を除く該第１の耐酸化性膜４上に形成される。

なお、第１図Ｃの形状を得るには、レジスト層
６と同寸法にCVD酸化膜５と第１の耐酸化性膜
４を連続的に形成した後、CVD酸化膜５のサイ
ドエツジを行うようにしてもよい。

次に、レジスト層６を除去した後、シリコン基
体の露出面（第１の耐酸化性膜４で被覆されてな
い部分）を熱酸化することにより、この部分に第
１図Ｄに示すように1000〜5000Å程度の厚さの熱
酸化膜７を形成する。

その後、熱酸化膜７とCVD酸化膜５をマスク
として、CVD酸化膜５で被覆されていない部分
の第１の耐酸化性膜４を除去し、その部分のシリ
コン基体を露出させる。

しかる後、露出部のシリコン基体に第１図Ｅに
示すように溝８を形成する。ここで、溝８は、エ
ピタキシヤル層３および埋込拡散層２を貫いてシ
リコン基板１に達するように、しかもシリコン基
体主表面とほぼ垂直な側壁を持つようにRIEによ
つて形成される。なお、この溝８を形成した状態
を示す前記第１図Ｅにおいて、CVD酸化膜５と
第１の耐酸化性膜４で被覆されたシリコン基体の
部分を素子形成領域９₁，９₂とする。また、この
素子形成領域９₁と９₂の間を素子間分離領域１０
とする。また、周辺の部分を、幅の広いフイール
ド領域１１とする。

続いて、熱酸化により、溝８の内壁に200〜
1000Å程度の薄い酸化膜を形成する。次に、P^-
型シリコン基板１の不純物濃度により必要に応じ
て溝８の底部にＰ型不純物をイオン注入すること
により、第１図Ｆに示すようにチヤンネルストツ
プ用（Ｎ型反転層の発生防止用）のP⁺型層１２
を形成する。その後、前記薄い酸化膜で覆われた
溝８の内壁を含む全表面に、第３の膜として500
〜2000Å厚程度のシリコン窒化膜（以下、第２の
耐酸化性膜という）１３を同第１図Ｆに示すよう
に形成する。なお、第１図Ｆにおいて、溝８の内
面においては、前記薄い酸化膜を含めて第２の耐
酸化性膜１３として示す。しかる後、第２の耐酸
化性膜１３上の全面にCVD酸化膜（第４の膜）
１４を厚く堆積して、前記第１図Ｆに示すように
溝８をCVD酸化膜１４で埋める。

続いて、熱酸化膜７およびCVD酸化膜５上の
第２の耐酸化性膜１３が露出するまでCVD酸化
膜１４をエツチバツクして、第１図Ｇに示すよう
にCVD酸化膜１４を溝８内にのみ残す。

その後、平坦面上に露出した第２の耐酸化性膜
１３およびその下のCVD酸化膜５なびに熱酸化
膜７を自己整合的に除去する。そして、第１図Ｈ
に示すように、熱酸化膜７の除去によつて露出し
たシリコン基体を素子領域９₁のシリコン基体表
面より0.5〜2μm程度低い面までエツチングする。

続いて熱酸化を行う。この熱酸化により、第１
図Ｉに示すように、素子間分離領域１０およびフ
イールド領域１１のシリコン基体露出部に１〜
4μm程度の厚い熱酸化膜１５が形成されその際の
体積の増大により、くぼんだ表面が第１の耐酸化
性膜４直下の基体主表面と平坦になる。この時の
熱処理により、溝８内に埋設されたCVD酸化膜
１４は緻密化し、熱酸化膜とほぼ同質の膜にな
る。

その後、素子領域９₁，９₂の第１の耐酸化性膜
４を除去して、素子領域９₁，９₂のエピタキシヤ
ル層３に素子を形成し、半導体集積回路装置とす
る。

なお、第１図Ｆにおいて膜１４を多結晶シリコ
ンとし、第１図Ｈにおいてシリコン基体のエツチ
ングと同時に溝８内の多結晶シリコンをエツチン
グし、第１図Ｉにおいてシリコン基体の酸化と同
時に多結晶シリコンの表面を酸化する方法を採つ
てもよい。この場合には、シリコン基体上の厚い
熱酸化膜１５と同時に同質の厚い酸化膜が溝８内
の多結晶シリコン上に形成される。

以上説明したように、この発明の第１の実施例
によれば、１回の写真蝕刻法のみにより、分離領
域幅依存性がなく表面が平坦化された素子分離が
可能となり、平坦化用のマスクが不要なので、マ
スク合わせ精度の問題は解消される。また、素子
形成領域９₁，９₂の周囲に極めて幅が狭くかつ深
い分離用の溝８を形成することが可能であるか
ら、埋込拡散用のマスクも省略できる。

さらに、素子間分離領域１０の幅は、紫外光に
よる通常の写真蝕刻技術によつても３〜5μm程度
とすることが可能であり、従来のアイソプレーナ
法に比較して1/2〜1/3に縮小することができ、無
論バーズビーク・バーズヘツドの発生はない。

また、素子形成領域９₁，９₂に対して埋込拡散
層２の横方向拡がりがなく、さらに、チヤンネル
ストツプ用P⁺型層１２と、埋込拡散層２は完全
に離間しているので、素子領域−基板間の寄生容
量は極めて小さく、また、フイールド領域１１は
極めて厚い熱酸化膜１５に覆われているので、こ
の上に形成される配線−基板間容量も小さく、低
消費電力化・高速化に適した構造となる。

さらに、溝８内に埋設されたCVD酸化膜１４
は、フイールド領域１１に厚い熱酸化膜１５を形
成する際の熱処理によつて緻密化し、熱酸化膜と
ほぼ同等の膜質となり、あるいは膜１４を多結晶
シリコンとした場合には、多結晶シリコン上にフ
イールド領域のシリコン基体上と全く同質の厚い
熱酸化膜が形成されるので、後の素子形成工程に
おいて自己整合技術を積極的に使用することがで
きる。

第２図はこの発明の第２の実施例を示す工程断
面図である。この第２の実施例では、第１図Ｅの
工程までは第１の実施例と同一工程である。

第２の実施例では、第１図Ｅの工程に引続き
CVD酸化膜５と熱酸化膜７を除去し（残存させ
てもよい）、溝８の内壁を含むシリコン基体露出
面に薄い熱酸化膜を形成し、次いで溝８の内壁を
含む全面にシリコン窒化膜を被着する。この熱酸
化膜と窒化膜を合わせて第２の耐酸化性膜１３と
する。

その後、RIEを用いたエツチングを行う。する
と、第２図Ａのように、素子形成領域上の第１の
耐酸化性膜４と、溝８の内壁の第２の耐酸化性膜
１３が残存し、その他の酸化膜および窒化膜は除
去されシリコン基体が露出する。次いで、その露
出した基体を含む表面全面に同第２図Ａに示すよ
うに多結晶シリコン（第４の膜）１６を堆積さ
せ、溝８を多結晶シリコン１６で埋める。

次に、多結晶シリコン１６をエツチパツクし、
第２図Ｂのように多結晶シリコン１６表面が溝８
の深さの1/2を越えない適当な深さとなるように
する。この時、素子形成領域９₁，９₂では、第１
の耐酸化性膜４が露出したところでエツチングが
停止するが、素子間分離領域１０およびフイール
ド領域１１の溝部を除く領域では、多結晶シリコ
ン１６に引続きシリコン基体がエツチングされ、
表面が、溝８内の多結晶シリコン１６表面とほぼ
同一深さとなる。

続いて、第２図Ｃのようにシリコン基体と多結
晶シリコン１６を熱酸化し、表面に厚い熱酸化膜
１５を形成して、くぼんだ表面が第１の耐酸化性
膜４直下の基体表面と平坦化されるようにする。

以上の第２の実施例においても第１の実施例と
全く同様の効果が得られ、さらに、この例では溝
底部と基体とがSi−Siとなるため、Ｎ型に反転が
起らないから、チヤンネルストツプ用のP⁺層が
不要となり、また多結晶シリコン１６のエツチバ
ツクと、シリコン基体のエツチングを連続的に行
うことが可能となるので、第１の実施例に比べて
工程が短縮できる利点がある。

（発明の効果） 以上の実施例から明らかなように、この発明の
半導体集積回路装置の製造方法によれば、素子形
成領域の周囲に極めて幅が狭くかつ深い分離用の
溝を形成することが可能であるから、この幅が狭
くかつ深い分離用の溝を利用することにより、平
坦な表面を有し分離領域幅依存性のない素子分離
が１回の写真蝕刻法によつて可能となるととも
に、分離領域面積を著しく縮小することができ、
さらに寄生容量が小さい上に、バイポーラ型に適
用した場合は埋込拡散用マスクを省略できる。こ
の発明の方法は、バイポーラ型を始めとする各種
の高集積・高性能の半導体集積回路装置の製造方
法に広く供することができる。

【図面の簡単な説明】

第１図はこの発明の半導体集積回路装置の製造
方法の第１の実施例を説明するための工程断面
図、第２図はこの発明の第２の実施例を説明する
ための工程断面図である。 １…P^-型シリコン基板、２…N⁺型埋込拡散
層、３…N^-型エピタキシヤル層、４…第１の耐
酸化性膜、５…CVD酸化膜、６…レジスト層、
７…熱酸化膜、８…溝、１３…第２の耐酸化性
膜、１４…CVD酸化膜、１５…熱酸化膜、１６
…多結晶シリコン。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基体主表面に耐酸化性の第１の膜を選
   択的に形成すると共に前記第１の膜の周辺一定幅
   の領域上を除く該第１の膜上に、該第１の膜のエ
   ツチングマスクとなる第２の膜を形成する工程、 半導体基体を熱処理することにより前記第１の
   膜で被覆されない露出した前記主表面を酸化膜に
   変換する工程と、 前記第２の膜で被覆されない露出した前記第１
   の膜を除去して前記基体主表面を露出する工程、 前記第２の膜及び前記酸化膜をマスクとして前
   記半導体基体を異方的にエツチング除去すること
   によりこの露出した前記半導体基体にこの基体主
   表面とほぼ垂直な側壁を持つ溝を形成する工程、 とを有することを特徴とする半導体集積回路装置
   の製造方法。