JPS6117143B2 - - Google Patents
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- JPS6117143B2 JPS6117143B2 JP55035773A JP3577380A JPS6117143B2 JP S6117143 B2 JPS6117143 B2 JP S6117143B2 JP 55035773 A JP55035773 A JP 55035773A JP 3577380 A JP3577380 A JP 3577380A JP S6117143 B2 JPS6117143 B2 JP S6117143B2
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- 239000004065 semiconductor Substances 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims 3
- 238000002955 isolation Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 10
- 239000010410 layer Substances 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 229910021426 porous silicon Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000002048 anodisation reaction Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
Description
【発明の詳細な説明】
本発明は半導体装置の素子分離技術に関するも
のである。近年の半導体装置は高密度高集積化へ
の道を辿つている。これを可能にしているのは素
子寸法縮少技術の発達に他ならない。例えばゲー
ト長縮少に伴つて拡散不純物を拡散係数の大きい
リンから拡散係数の小さい砒素へ転換し、しかも
その導入方法を拡散法からイオン注入法に切り換
えている。また一方、素子分離技術は選択酸化法
が主流を占め今日、窒化膜と酸化膜の膜厚比、酸
化条件等の改良が加えられている。
のである。近年の半導体装置は高密度高集積化へ
の道を辿つている。これを可能にしているのは素
子寸法縮少技術の発達に他ならない。例えばゲー
ト長縮少に伴つて拡散不純物を拡散係数の大きい
リンから拡散係数の小さい砒素へ転換し、しかも
その導入方法を拡散法からイオン注入法に切り換
えている。また一方、素子分離技術は選択酸化法
が主流を占め今日、窒化膜と酸化膜の膜厚比、酸
化条件等の改良が加えられている。
まずはじめに従来技術について第１図ａ〜ｄを
参照しながら説明する。まずａ図に示す如く半導
体基板１上に熱酸化膜２を成長させその上に耐酸
化性マスクとしてSi3N4膜３を形成する。各々の
膜厚を約1000Å、約3000Åとする。前記Si3N4膜
に写真蝕刻技術（以下PEPと呼称する）を用いて
パターン形成を行ないフイールド領域に相当する
Si3N4膜をエツチング除去する。更にフイールド
反転防止用のイオン注入を行ない、反転防止層４
を形成する。
参照しながら説明する。まずａ図に示す如く半導
体基板１上に熱酸化膜２を成長させその上に耐酸
化性マスクとしてSi3N4膜３を形成する。各々の
膜厚を約1000Å、約3000Åとする。前記Si3N4膜
に写真蝕刻技術（以下PEPと呼称する）を用いて
パターン形成を行ないフイールド領域に相当する
Si3N4膜をエツチング除去する。更にフイールド
反転防止用のイオン注入を行ない、反転防止層４
を形成する。
更にｂに示す如く、熱酸化を行ないフイールド
酸化膜５を形成する。この時前記フイールド酸化
膜５はSi3N4膜３の下側に喰い込んでいるのが特
徴である。次にｃに示す如くSi3N4膜３及び酸化
膜２を除去し、フイールド領域６及びアクテイブ
領域７が形成される。この時形成されるフイール
ド領域６の寸法はSi3N4膜３で形成された時に寸
法に比べて通常１〜２μｍ広がつている。これは
先に述べた通りフイールド酸化膜５を形成する時
にフイールド酸化膜５がSi3N4膜３の下部に喰い
込むためである。この喰い込み量は酸化膜２が薄
くSi3N4膜３が厚い方ほど少ない傾向にあるが、
いずれにせよこの喰い込みは本質的なもので素子
分離領域の寸法を縮める上で最大の障害となつて
いる。以後、良く知られた半導体素子製造技術を
用いてｄに示すような半導体素子を形成する。図
においてゲート酸化膜８、多結晶シリコン９、ソ
ース１１、ドレイン領域１１、層間絶縁膜１２、
Al配線１３、保護膜１４である。この時ソース
ドレイン領域１０，１１はフイールド酸化膜の下
部にも広がつていく。また同時にフイールド反転
防止のためにイオン注入で形成した層４からも不
純物がソース、ドレイン領域１０，１１に広がつ
ていく。集積度を向上させるため、この素子の寸
法を縮少していくと、次の様な問題点が現われて
くる。第１にフイールド領域６の寸法はパターン
変換差が１〜２μｍあるためそれ以下の寸法にで
きない。
酸化膜５を形成する。この時前記フイールド酸化
膜５はSi3N4膜３の下側に喰い込んでいるのが特
徴である。次にｃに示す如くSi3N4膜３及び酸化
膜２を除去し、フイールド領域６及びアクテイブ
領域７が形成される。この時形成されるフイール
ド領域６の寸法はSi3N4膜３で形成された時に寸
法に比べて通常１〜２μｍ広がつている。これは
先に述べた通りフイールド酸化膜５を形成する時
にフイールド酸化膜５がSi3N4膜３の下部に喰い
込むためである。この喰い込み量は酸化膜２が薄
くSi3N4膜３が厚い方ほど少ない傾向にあるが、
いずれにせよこの喰い込みは本質的なもので素子
分離領域の寸法を縮める上で最大の障害となつて
いる。以後、良く知られた半導体素子製造技術を
用いてｄに示すような半導体素子を形成する。図
においてゲート酸化膜８、多結晶シリコン９、ソ
ース１１、ドレイン領域１１、層間絶縁膜１２、
Al配線１３、保護膜１４である。この時ソース
ドレイン領域１０，１１はフイールド酸化膜の下
部にも広がつていく。また同時にフイールド反転
防止のためにイオン注入で形成した層４からも不
純物がソース、ドレイン領域１０，１１に広がつ
ていく。集積度を向上させるため、この素子の寸
法を縮少していくと、次の様な問題点が現われて
くる。第１にフイールド領域６の寸法はパターン
変換差が１〜２μｍあるためそれ以下の寸法にで
きない。
第２にフイールド領域６の寸法が小さくなると
分離されていたソース・ドレイン領域がフイール
ド酸化膜５の下で短絡してしまう。それを防ぐた
めにソース・ドレインの形成方法が大幅な制限を
受けてしまう。
分離されていたソース・ドレイン領域がフイール
ド酸化膜５の下で短絡してしまう。それを防ぐた
めにソース・ドレインの形成方法が大幅な制限を
受けてしまう。
第３にソース・ドレイン領域が狭くなると今ま
で問題にならなかつた周辺効果すなわちフイール
ド反転防止層からの不純物の影響が無視出来なく
なるなどの問題がある。等である。
で問題にならなかつた周辺効果すなわちフイール
ド反転防止層からの不純物の影響が無視出来なく
なるなどの問題がある。等である。
すなわち本発明は上記事情に鑑みてなされたも
ので半導体装置に段差を設けその段差部側面から
側面内方に素子分離領域を設ける事によつて以上
の問題点を除去した半導体装置を提供するもので
ある。
ので半導体装置に段差を設けその段差部側面から
側面内方に素子分離領域を設ける事によつて以上
の問題点を除去した半導体装置を提供するもので
ある。
以下、本発明をMOS型半導体装置に応用した
一実施例をもつて説明する。
一実施例をもつて説明する。
Ｐ型の半導体基板１４上に酸化膜１５を形成す
る。酸化膜厚は例えば約１μｍとする。次に有機
感光剤（以下レジストと称する。）を塗布しａ図
に示す如くPEPによりレジストのパターン１６を
形成する。これにプラズマ弗酸ガスエツチング技
術を応用しレジスト１６直下の酸化膜を垂直にエ
ツチング除去する。
る。酸化膜厚は例えば約１μｍとする。次に有機
感光剤（以下レジストと称する。）を塗布しａ図
に示す如くPEPによりレジストのパターン１６を
形成する。これにプラズマ弗酸ガスエツチング技
術を応用しレジスト１６直下の酸化膜を垂直にエ
ツチング除去する。
次にｂに示す如くレジスト１６を除去し酸化膜
１５をマスクにRIE（リアクテイブイオンエツチ
ング）によつてシリコン基板１４を同様に垂直に
エツチングする。この時側面の形状の鋭い酸化膜
１５をマスクにしているのでシリコン基板中に形
成されたパターン１７も垂直に形状の鋭いパター
ンが得られる。深さは１μｍである。
１５をマスクにRIE（リアクテイブイオンエツチ
ング）によつてシリコン基板１４を同様に垂直に
エツチングする。この時側面の形状の鋭い酸化膜
１５をマスクにしているのでシリコン基板中に形
成されたパターン１７も垂直に形状の鋭いパター
ンが得られる。深さは１μｍである。
酸化膜除去後ｃに示す如くプロトン１８をイオ
ン注入しドナー層１９を形性する。この時、パタ
ーン１７の壁面２０にはドナーは形成されないの
がポイントである。
ン注入しドナー層１９を形性する。この時、パタ
ーン１７の壁面２０にはドナーは形成されないの
がポイントである。
次にｄに示す如く、例えば陽極化成を行ない多
孔質シリコン２１を壁面２０に形成する。
孔質シリコン２１を壁面２０に形成する。
次にウエツト酸化を行ない多孔質シリコンを酸
化し酸化膜とする。この時、ドナー領域１９は同
時にドナーキラー効果を受けてＰ型基板にもどり
かつ表面が酸化される。しかしながら多孔質シリ
コン２１に比べて酸化速度が小さく酸化膜の膜厚
は薄い。
化し酸化膜とする。この時、ドナー領域１９は同
時にドナーキラー効果を受けてＰ型基板にもどり
かつ表面が酸化される。しかしながら多孔質シリ
コン２１に比べて酸化速度が小さく酸化膜の膜厚
は薄い。
フイールド領域２１、活性領域２２ａ，２２
ｂ，２２ｃが形成されている。この時活性領域２
２ａ，２２ｂ，２２ｃはフイールド酸化膜２１に
よつて分離されしかも各活性領域間の寸法は平面
的即ち、素子上方から見た場合には“０”であ
る。すなわち素子間分離領域の寸法“０”をデパ
イスの機能を維持しながら実現している。
ｂ，２２ｃが形成されている。この時活性領域２
２ａ，２２ｂ，２２ｃはフイールド酸化膜２１に
よつて分離されしかも各活性領域間の寸法は平面
的即ち、素子上方から見た場合には“０”であ
る。すなわち素子間分離領域の寸法“０”をデパ
イスの機能を維持しながら実現している。
以下、良く知られた半導体製造技術を用いて半
導体装置を製造する。すなわちｆに示す如くゲー
ト酸化膜２３、多結晶シリコン電極２４を形成
し、PEPによりパターニングする。
導体装置を製造する。すなわちｆに示す如くゲー
ト酸化膜２３、多結晶シリコン電極２４を形成
し、PEPによりパターニングする。
更にｇに示す如くソース・ドレイン２５，２６
を形成し、ｈに示す如く層間絶縁膜２７、Al配
線２８を設ける。更に保護膜２９を形成する。
を形成し、ｈに示す如く層間絶縁膜２７、Al配
線２８を設ける。更に保護膜２９を形成する。
以上の様に半導体装置に段差を設け、その段差
部に素子分離領域を設ける事によつて素子分離領
域の寸法を“０”にする事ができ集積度を向上さ
せる事ができた。
部に素子分離領域を設ける事によつて素子分離領
域の寸法を“０”にする事ができ集積度を向上さ
せる事ができた。
一例では基板シリコンに段差を設けるマスクと
して酸化膜を用いているが酸化膜以外の例えばレ
ジスト、Si3N4などでも良く、またその二種以上
の多層でも良い。段差の大きさは後続の工程が許
す範囲で選ぶ事ができる。またドナー形成イオン
注入も同様である。
して酸化膜を用いているが酸化膜以外の例えばレ
ジスト、Si3N4などでも良く、またその二種以上
の多層でも良い。段差の大きさは後続の工程が許
す範囲で選ぶ事ができる。またドナー形成イオン
注入も同様である。
陽極化成によつて形成する多孔質シリコン層の
大きさはデバイスの要求する仕様を満たす範囲で
アクテイブ領域に独立して決める事ができる。ま
た多孔質シリコンを酸化する時全て酸化膜にしな
いで必要な領域のみ酸化しても良い。
大きさはデバイスの要求する仕様を満たす範囲で
アクテイブ領域に独立して決める事ができる。ま
た多孔質シリコンを酸化する時全て酸化膜にしな
いで必要な領域のみ酸化しても良い。
上記１例は１層ポリシリコンMOSデバイスを
例に説明したが酸化膜を素子分離に用いる全ての
デバイス例えば、バイポーラ素子等にも応用する
事が可能である。
例に説明したが酸化膜を素子分離に用いる全ての
デバイス例えば、バイポーラ素子等にも応用する
事が可能である。
第１図ａ〜ｄは従来の素子間分離法を説明する
ための工程断面図、第２図ａ〜ｉは本発明を
MOSデバイスに適用した一実施例を説明するた
めの工程断面図である。 図において、１……半導体基板、２……酸化
膜、３……耐酸化性マスク、４……フイールド反
転防止層、５……フイールド酸化膜、６……フイ
ールド領域、７……アクテイブ領域、８……ゲー
ト酸化膜、９……ゲート電極、１０，１１……ソ
ース・ドレイン領域、１２……層間絶縁膜、１３
……Al配線、１４……保護膜、１４……基板シ
リコン、１５……酸化膜、１６……レドスト、１
７……半導体基板エツチングパターン、１８……
プロトン注入、１９……ドナー領域、２０……段
差部、２１……多孔質シリコン、２２ａ，２２
ｂ，２２ｃ……活性領域、２３……ゲート酸化
膜、２４……ゲート電極、２５，２６……ソー
ス・ドレイン領域、２７……層間絶縁膜、２８…
…Al配線、２９……保護膜。
ための工程断面図、第２図ａ〜ｉは本発明を
MOSデバイスに適用した一実施例を説明するた
めの工程断面図である。 図において、１……半導体基板、２……酸化
膜、３……耐酸化性マスク、４……フイールド反
転防止層、５……フイールド酸化膜、６……フイ
ールド領域、７……アクテイブ領域、８……ゲー
ト酸化膜、９……ゲート電極、１０，１１……ソ
ース・ドレイン領域、１２……層間絶縁膜、１３
……Al配線、１４……保護膜、１４……基板シ
リコン、１５……酸化膜、１６……レドスト、１
７……半導体基板エツチングパターン、１８……
プロトン注入、１９……ドナー領域、２０……段
差部、２１……多孔質シリコン、２２ａ，２２
ｂ，２２ｃ……活性領域、２３……ゲート酸化
膜、２４……ゲート電極、２５，２６……ソー
ス・ドレイン領域、２７……層間絶縁膜、２８…
…Al配線、２９……保護膜。
Claims (1)
- 【特許請求の範囲】 １ 段差を有する半導体基板の上段及び下段に半
導体素子が形成されてなる半導体装置において、
段差部側面から側面内方に向つて絶縁分離層が形
成されてなることを特徴とする半導体装置。 ２ 前記絶縁分離層が、酸化膜及び多結晶シリコ
ン層の少なくとも１つであることを特徴とする前
記特許請求の範囲第１項記載の半導体装置。 ３ 前記段差部側面の上端から離隔して前記絶縁
分離層が設けられてなることを特徴とする前記特
許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3577380A JPS56133844A (en) | 1980-03-22 | 1980-03-22 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3577380A JPS56133844A (en) | 1980-03-22 | 1980-03-22 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56133844A JPS56133844A (en) | 1981-10-20 |
| JPS6117143B2 true JPS6117143B2 (ja) | 1986-05-06 |
Family
ID=12451194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3577380A Granted JPS56133844A (en) | 1980-03-22 | 1980-03-22 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56133844A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386467A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | 半導体装置 |
| JPH01235269A (ja) * | 1988-03-15 | 1989-09-20 | Fujitsu Ltd | 半導体装置 |
| JP2007294857A (ja) * | 2006-03-28 | 2007-11-08 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
1980
- 1980-03-22 JP JP3577380A patent/JPS56133844A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56133844A (en) | 1981-10-20 |
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