JPS60245250A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60245250A JPS60245250A JP10218784A JP10218784A JPS60245250A JP S60245250 A JPS60245250 A JP S60245250A JP 10218784 A JP10218784 A JP 10218784A JP 10218784 A JP10218784 A JP 10218784A JP S60245250 A JPS60245250 A JP S60245250A
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- Japan
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- region
- ion implantation
- implantation mask
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関し、特にＩＣ，Ｌ
ＳＩなどの素子間分離技術を改良した製造方法に係る。
ＳＩなどの素子間分離技術を改良した製造方法に係る。
従来例の構成とその問題点
従来、半導体装置、特にＭＯ８ＬＳＩの製造工程での素
子間分離方法としては選択酸化法が一般的に用いられて
いる。この方法をｎ−チャンネルＭＯ５ＬＳＩを例にし
て以下に説明する。
子間分離方法としては選択酸化法が一般的に用いられて
いる。この方法をｎ−チャンネルＭＯ５ＬＳＩを例にし
て以下に説明する。
まず、第１図（ａ）に示すように、（１００）結晶面を
もつｐ２！ｉ！！Ｓｉ基板１上に５ｉ０２膜２を熱酸化
により成長させ、更にこの５ｉ０２膜２上にＳｉ３Ｎ４
膜３を堆積する。つづいて写真蝕刻法により活性領域形
成部にレジスト膜４を形成し−これをマスクとして活性
領域形成部のＳｉ３Ｎ４膜３をエツチング除去してパタ
ーン３′を形成する。その後、例えばポロンのイオン注
入を行なってフィールド部にチヤネルストソバ−領域と
してのｐ 領域６を形成する（同図Φ））。レジスト膜
４を除去後、５１３Ｎ４膜パターン３′ヲマスクとして
周知の選択酸化法にしたがってウェット酸化を施し選択
的に厚いフィールド酸化膜６を成長させる（同図（Ｃ）
）。ひきつづきＳｉ３Ｎ４膜パターン３′および５ｉ０
２膜２をエツチング除去してフィールド酸化膜６で分離
された活性領域７を形成する（同図（ｄ））。次いで第
１図（θ）に示すように、活性領域７にゲート酸化膜８
を介して多結晶シリコンからなるゲート電極９を形成し
た後、セルファライン法によって例えば砒素を拡散して
ソース、ドレインとしてのｎ 領域” ＋”’に形成す
る。最後に層間絶縁膜としての５ｉ０２膜１２をたとえ
ばｃｖｎにより堆積し。
もつｐ２！ｉ！！Ｓｉ基板１上に５ｉ０２膜２を熱酸化
により成長させ、更にこの５ｉ０２膜２上にＳｉ３Ｎ４
膜３を堆積する。つづいて写真蝕刻法により活性領域形
成部にレジスト膜４を形成し−これをマスクとして活性
領域形成部のＳｉ３Ｎ４膜３をエツチング除去してパタ
ーン３′を形成する。その後、例えばポロンのイオン注
入を行なってフィールド部にチヤネルストソバ−領域と
してのｐ 領域６を形成する（同図Φ））。レジスト膜
４を除去後、５１３Ｎ４膜パターン３′ヲマスクとして
周知の選択酸化法にしたがってウェット酸化を施し選択
的に厚いフィールド酸化膜６を成長させる（同図（Ｃ）
）。ひきつづきＳｉ３Ｎ４膜パターン３′および５ｉ０
２膜２をエツチング除去してフィールド酸化膜６で分離
された活性領域７を形成する（同図（ｄ））。次いで第
１図（θ）に示すように、活性領域７にゲート酸化膜８
を介して多結晶シリコンからなるゲート電極９を形成し
た後、セルファライン法によって例えば砒素を拡散して
ソース、ドレインとしてのｎ 領域” ＋”’に形成す
る。最後に層間絶縁膜としての５ｉ０２膜１２をたとえ
ばｃｖｎにより堆積し。
ｎ 領域ＩＱ、１１およびゲート電極９に対応するＳ
ｉ Ｏ２膜１２部分にコンタクトホール１３′ｆ、開孔
した後、′ムｌ配線１４を形成してｎチャネルＭＯ５素
子を製造する（同図（ｆ））。
ｉ Ｏ２膜１２部分にコンタクトホール１３′ｆ、開孔
した後、′ムｌ配線１４を形成してｎチャネルＭＯ５素
子を製造する（同図（ｆ））。
しかしながら上述の従来方法では２次に示すような問題
点があった。第２図（２）） 、 （ｂ）は、フィール
ド酸化膜６を形成後、ゲート酸化膜８およびゲート電極
９′ｆ：形成した時の平面図とそのａ −ａ’断面構造
を描いたものである。チャネルストッパー用にイオン注
入したボロンは、フィールド酸化中や。
点があった。第２図（２）） 、 （ｂ）は、フィール
ド酸化膜６を形成後、ゲート酸化膜８およびゲート電極
９′ｆ：形成した時の平面図とそのａ −ａ’断面構造
を描いたものである。チャネルストッパー用にイオン注
入したボロンは、フィールド酸化中や。
その後の熱拡散工程により横方向にも拡散する。
その横方向の拡散距離は、縦方向と同程度入り込む。こ
のため、フィールド酸化膜６のバーズビークＢが酸化膜
エッチ工程により後退した場合、チャネルストッパー領
域６の一部が素子領域Ｗに。
のため、フィールド酸化膜６のバーズビークＢが酸化膜
エッチ工程により後退した場合、チャネルストッパー領
域６の一部が素子領域Ｗに。
ΔＷだけ、はみ出した状態となる。このため実効的な素
子領域がＷ幅からＷ′幅まで狭くなってしまう。この結
果トランジスタの電流が減少したシ、しきい値電圧が上
がってしまうなどのいわゆるナロウチャネル効果が生じ
、この効果は、素子領域Ｗ寸法の微細化と共に顕著とな
る。また第３図は、素子領域７に形成されたｎ拡散領域
１１とチャネルストッパー領域５との重なりを示す。こ
こでチャネルストッパー領域５が横方向に広かるとｎ拡
散領域１１とチャネルストッパー領域６の重なり部分Ｃ
が大きくなりｎ＋拡散領域１１と基板１間の浮遊キャパ
シタが大きくなる。この浮遊キャパシタは、素子のパタ
ーン寸法が小さくなるに従い無視できなくなる。
子領域がＷ幅からＷ′幅まで狭くなってしまう。この結
果トランジスタの電流が減少したシ、しきい値電圧が上
がってしまうなどのいわゆるナロウチャネル効果が生じ
、この効果は、素子領域Ｗ寸法の微細化と共に顕著とな
る。また第３図は、素子領域７に形成されたｎ拡散領域
１１とチャネルストッパー領域５との重なりを示す。こ
こでチャネルストッパー領域５が横方向に広かるとｎ拡
散領域１１とチャネルストッパー領域６の重なり部分Ｃ
が大きくなりｎ＋拡散領域１１と基板１間の浮遊キャパ
シタが大きくなる。この浮遊キャパシタは、素子のパタ
ーン寸法が小さくなるに従い無視できなくなる。
発明の目的
本発明は、上述の従来例にみられた問題点を解消するも
のであシ、チャネルストッパー領域の素子領域へのしみ
出しを抑制できる半導体装置の製造方法を提供するもの
である。
のであシ、チャネルストッパー領域の素子領域へのしみ
出しを抑制できる半導体装置の製造方法を提供するもの
である。
発明の構成
本発明は、要約すると、素子領域上に形成された第１の
イオン注入マスク用パターンの側壁に第２のイオン注入
マスク用材料を形成することにより、チャネルストッパ
ーの注入範囲を素子領域に対し−オフセソト状態に形成
する半導体装置の製造方法であり、これにより、チャネ
ルストッパー領域の素子領域へのしみ出しを抑制できる
。
イオン注入マスク用パターンの側壁に第２のイオン注入
マスク用材料を形成することにより、チャネルストッパ
ーの注入範囲を素子領域に対し−オフセソト状態に形成
する半導体装置の製造方法であり、これにより、チャネ
ルストッパー領域の素子領域へのしみ出しを抑制できる
。
実施例の説明
以下、ｎチャネルＭＯ３ＬＳＩの製造方法を例にあげて
本発明の詳細な説明する。
本発明の詳細な説明する。
まず第４図（ａ−）に示すように−（１００）結晶面を
もつｐ型Ｓｉ基板１上にｓ４ｏ ２膜２を熱酸化により
成長させ、更に、この５ｉ０２膜２上にＳｉ３Ｎ４膜３
を堆積する。つづいて、第４図（１））のように写真蝕
刻法により活性領域部にレジスト膜４を形成し、これを
マスクとして活性領域以外のＳｉ３Ｎ４膜をエツチング
除去してＳｉ３Ｎ４膜パターン３′を形成する。さらに
第４図（０）のようにレジスト膜１６を表面全体に塗布
する。次に、リアクティブイオンエツチング技術などの
異方性エツチング技術により、第４図（０）のレジスト
膜１６を選択エツチングし、第４図（ｄ）のようにレジ
スト膜４および５ｉｓＮａ膜パターン３′の側壁にのみ
第２レジスト膜１６′を残す。つづいて第３図（ｄ）に
示すように、第１のレジスト膜４と、第２のレジスト膜
１５′ヲマスクとしてフィールド部分にボロンイオンの
注入を行い、チャネルストッパー領域としてのｐ領域５
を形成する。このチャネルストッパー領域６は、従来方
法によれば第１のレジストパターン４（！： ５１３Ｎ
４パターン３′とセルファラインで形成されていたのに
対し１本実施例によると、第２のレジスト膜１６にセル
ファラインで形成されるためＳｉ３Ｎ４膜パターン３′
とはオフセントの状態でチャネルストッパー領域６が形
成される。次に、レジスト膜４および同１６′ヲ除去後
、第４図（１３）のようＫＳｉ３Ｎ４膜パターン３′ヲ
マスクとしてウェット酸化を施し、選択的に厚い酸化膜
を成長させることにより均質なフィールド酸化膜６が形
成される。
もつｐ型Ｓｉ基板１上にｓ４ｏ ２膜２を熱酸化により
成長させ、更に、この５ｉ０２膜２上にＳｉ３Ｎ４膜３
を堆積する。つづいて、第４図（１））のように写真蝕
刻法により活性領域部にレジスト膜４を形成し、これを
マスクとして活性領域以外のＳｉ３Ｎ４膜をエツチング
除去してＳｉ３Ｎ４膜パターン３′を形成する。さらに
第４図（０）のようにレジスト膜１６を表面全体に塗布
する。次に、リアクティブイオンエツチング技術などの
異方性エツチング技術により、第４図（０）のレジスト
膜１６を選択エツチングし、第４図（ｄ）のようにレジ
スト膜４および５ｉｓＮａ膜パターン３′の側壁にのみ
第２レジスト膜１６′を残す。つづいて第３図（ｄ）に
示すように、第１のレジスト膜４と、第２のレジスト膜
１５′ヲマスクとしてフィールド部分にボロンイオンの
注入を行い、チャネルストッパー領域としてのｐ領域５
を形成する。このチャネルストッパー領域６は、従来方
法によれば第１のレジストパターン４（！： ５１３Ｎ
４パターン３′とセルファラインで形成されていたのに
対し１本実施例によると、第２のレジスト膜１６にセル
ファラインで形成されるためＳｉ３Ｎ４膜パターン３′
とはオフセントの状態でチャネルストッパー領域６が形
成される。次に、レジスト膜４および同１６′ヲ除去後
、第４図（１３）のようＫＳｉ３Ｎ４膜パターン３′ヲ
マスクとしてウェット酸化を施し、選択的に厚い酸化膜
を成長させることにより均質なフィールド酸化膜６が形
成される。
この後、Ｓｉ３Ｎ４膜パターン３′ヲ除去し、フィール
ド領域で分離された活性領域にｋＯ８やバイポーラ等の
能動素子を形成して半導体装置を製造する。
ド領域で分離された活性領域にｋＯ８やバイポーラ等の
能動素子を形成して半導体装置を製造する。
発明の効果
以上のように本発明によれば、第４図（（ｉ）のように
第２のレジスト膜１６′の膜厚相当の長さだけチャネル
ストソバ−領域力、５１３Ｎ４膜パターン３′からオフ
セットで形成されるため第４図（８）のようにフィール
ド酸化膜形成後もチャネルストッパー領域は、活性領域
に浸入しない。したがって従来問題となったナロチャネ
ル効果も本発明の方法では発生せず、従来以上のパター
ンの微細化が可能となる。また、浮遊キャパシタの抑制
も可能となる。
第２のレジスト膜１６′の膜厚相当の長さだけチャネル
ストソバ−領域力、５１３Ｎ４膜パターン３′からオフ
セットで形成されるため第４図（８）のようにフィール
ド酸化膜形成後もチャネルストッパー領域は、活性領域
に浸入しない。したがって従来問題となったナロチャネ
ル効果も本発明の方法では発生せず、従来以上のパター
ンの微細化が可能となる。また、浮遊キャパシタの抑制
も可能となる。
第１図（ａ）〜（ｆ）は従来の選択酸化法を用いたｎチ
ャネルＭＯ８ＬＳ Ｉの製造工程を示す構造断面図、第
２図Ｋ＞ 、 （ｂ）はチャネルストッパー領域の活性
領域への浸入程度を説明するための平面図およびそのａ
−ａ’構造断面図、第３図は従来の選択酸化法の問題点
を説明するだめの断面図、第４図（ａ）〜（θ）は本発
明の一実施例を説明するためのｎチャネルム１０ｓＬｓ
Ｉの製造工程を示す構造断面図である。 １・・・・・・ｐ型シリコン基板、２・・・・・・５ｉ
０２膜、３゜３′・・・・・・Ｓｉ３Ｎ４膜、４・・・
・・・フォトレジスト、６・・・・・・ｐ領域（チャネ
ルストッパ領域）、６・・・・・・フィールド領域（Ｓ
ｉ０２）、７・・・・・・活性領域、８・・・・・・ゲ
ート酸化膜、９・・・・・・ゲート電極、１０．１１・
・・・・・＋ ｎ領域（ソースドレイン）、１２・・・・・・ＣＶＤＳ
ｉＯ２膜−１３、１、，４・・・・・・ムｌ電極、１５
・−・・・・フォトレジスト。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名・１
１１羽 第２図 第３図
ャネルＭＯ８ＬＳ Ｉの製造工程を示す構造断面図、第
２図Ｋ＞ 、 （ｂ）はチャネルストッパー領域の活性
領域への浸入程度を説明するための平面図およびそのａ
−ａ’構造断面図、第３図は従来の選択酸化法の問題点
を説明するだめの断面図、第４図（ａ）〜（θ）は本発
明の一実施例を説明するためのｎチャネルム１０ｓＬｓ
Ｉの製造工程を示す構造断面図である。 １・・・・・・ｐ型シリコン基板、２・・・・・・５ｉ
０２膜、３゜３′・・・・・・Ｓｉ３Ｎ４膜、４・・・
・・・フォトレジスト、６・・・・・・ｐ領域（チャネ
ルストッパ領域）、６・・・・・・フィールド領域（Ｓ
ｉ０２）、７・・・・・・活性領域、８・・・・・・ゲ
ート酸化膜、９・・・・・・ゲート電極、１０．１１・
・・・・・＋ ｎ領域（ソースドレイン）、１２・・・・・・ＣＶＤＳ
ｉＯ２膜−１３、１、，４・・・・・・ムｌ電極、１５
・−・・・・フォトレジスト。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名・１
１１羽 第２図 第３図
Claims (1)
- 半導体基板表面に第一の絶縁膜を形成し、前記第一の絶
縁膜上の所定の領域に窒化硅素膜およびこの窒化硅素膜
よシエッチング選択比の大きい第一のイオン注入マスク
用材料との２層構造膜を形成する工程と、前記第一のイ
オン注入マスク用材料と同一材料の第二のイオン注入マ
スク用材料を再度全面に形成する工程と、前記第二のイ
オン注入マスク用材料を異方性にエツチングし、前記窒
化硅素膜および前記第一のイオン注入マスク用材料の側
壁にのみ形成する工程と、前記第一および側壁に形成さ
れた前記第二のイオン注入マスク用材料をマスクとして
、前記半導体基板上に、同半導体基板と同一導電形の不
純物を選択的にイオン注入する工程と、前記第一および
第二のイオン注入マスク用材料を除去し、その後、前記
半導体基板の一部表面を酸素もしくは水蒸気雰囲気中で
酸化膜に変換し、第二の絶縁膜を形成する工程とを備え
たことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10218784A JPS60245250A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10218784A JPS60245250A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60245250A true JPS60245250A (ja) | 1985-12-05 |
Family
ID=14320659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10218784A Pending JPS60245250A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245250A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62248236A (ja) * | 1986-04-22 | 1987-10-29 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JPS63144543A (ja) * | 1986-12-09 | 1988-06-16 | Nec Corp | 半導体素子間分離領域の形成方法 |
-
1984
- 1984-05-21 JP JP10218784A patent/JPS60245250A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62248236A (ja) * | 1986-04-22 | 1987-10-29 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JPS63144543A (ja) * | 1986-12-09 | 1988-06-16 | Nec Corp | 半導体素子間分離領域の形成方法 |
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