JP3783240B2 - フラッシュメモリの製造方法 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、フラッシュメモリのセル構造形成において、トンネル酸化膜へのダメージをなくし、良好なソース拡散層の形成方法に関する。
【０００２】
近年、半導体デバイスの高集積化、微細化にともない、それに応じた精密な加工技術が必要とされる。
【０００３】
【従来の技術】
図４は従来例の説明図である。
図にお31はSi基板、32はトンネルSiO₂膜、33はフローティングゲート電極、34はゲート間電極、35はコントロールゲート電極、36はレジスト膜、37はソース拡散層である。
【０００４】
フラッシュメモリのセル構造において、図４にソース拡散層37の部分を示すように、セルサイズの縮小を目的にソース拡散層37に連なるＶＳＳラインを形成する場合、Si基板31上のフィールドSiO₂膜をパターニングしてエッチングする。
【０００５】
しかし、活性領域のSi基板31を直接エッチングするため、トンネルSiO₂膜32も影響を受け、ソース拡散層37の形状が異常となり、良好な特性が得られなくなる。 そこで、ソース拡散層に接続するワード線の間隔を広げ、活性領域のSi基板がエッチングにより掘られないようにエッチング時のレジスト膜36の被覆に余裕分を設け、フローティングゲート電極33直下のトンネルSiO₂膜32にエッチング時の影響が出ないようにする。
【０００６】
そのためソース拡散層の巾が拡がりセルサイズの縮小に支障が生じてくる。
【０００７】
【発明が解決しようとする課題】
従って、ワード線に連なるソース拡散層の巾を広げ、活性領域のSi基板がエッチングされて掘られないようにすることで、セルサイズを縮小出来ないといった問題がある。
【０００８】
本発明は、以上の点を鑑み、ワード線の間隔を縮小しても、トランジスタ特性を劣化させることなく、トランジスタパターンを縮小化することを目的として提供する。
【０００９】
【課題を解決するための手段】
図１は本発明の原理説明図である。
図において、１は半導体基板、２はフィールド絶縁膜、３はトンネル絶縁膜、４はゲート電極、５はドレイン拡散層形成用レジスト膜、６はドレイン拡散層、７はＣＶＤ絶縁膜、８は絶縁膜エッチング用レジスト膜、９はソース拡散層形成用レジスト膜、10はソース拡散層である。
【００１０】
上記の問題点を解決するためには、フローティングゲートのサイドのSi基板がエッチングされて掘られないようにするため、次の工程により処理を行う。
すなわち、先ず、図１（ａ）に示すように、半導体基板１のフィールド絶縁膜２で画定された活性領域内にゲート電極４を形成後、該半導体基板１上のゲート電極４間のドレイン領域以外にドレイン拡散層形成用レジスト膜５を被覆し、該半導体基板１にドレイン拡散層６を形成する。
【００１１】
次に、図１（ｂ）に示すように、半導体基板１表面の少なくとも活性領域を覆うようにＣＶＤ絶縁膜７を被覆し、該ゲート電極４の側壁にサイドウォールを形成する。
【００１２】
そして、図１（ｃ）に示すように、該ドレイン領域上のＣＶＤ絶縁膜７に絶縁膜エッチング用レジスト膜８を被覆し、ソース領域の該ＣＶＤ絶縁膜７及び該フィールド絶縁膜２をエッチング除去する。
【００１３】
その後、図１（ｄ）に示すように、該ドレイン領域上のＣＶＤ絶縁膜７にソース拡散層形成用レジスト膜９を被覆し、該半導体基板１にソース拡散層10を形成する。
【００１４】
すなわち、本発明は、図１（ａ）に示すように、半導体基板１のフィールド絶縁膜２で画定された活性領域内に該フィールド絶縁膜２と略同じ厚さにゲート電極４を形成後、該半導体基板１上のゲート電極４間のドレイン領域以外にドレイン拡散層形成用レジスト膜５を被覆し、該半導体基板１にドレイン拡散層６を形成する工程と、
図１（ｂ）に示すように、前記半導体基板１の表面の少なくとも前記活性領域を覆うようにＣＶＤ絶縁膜７を被覆し、該ゲート電極４の側壁にサイドウォールを形成する工程と、
図１（ｃ）に示すように、該ドレイン領域上のＣＶＤ絶縁膜７に絶縁膜エッチング用レジスト膜８を被覆し、ソース領域の該ＣＶＤ絶縁膜７及び該フィールド絶縁膜２をエッチング除去する工程と、
図１（ｄ）に示すように、該ドレイン領域上のＣＶＤ絶縁膜及び絶縁膜エッチング用レジスト膜を除去した後、該ドレイン領域上にソース拡散層形成用レジスト膜９を被覆し、該半導体基板１にソース拡散層10を形成する工程とを含むことにより、達成される。
【００１５】
【作用】
本発明のように、ＣＶＤ絶縁膜を一旦被覆し、ゲート電極の側壁にサイドウォールを形成することで、フィールド絶縁膜をエッチング除去する際にソース領域のシリコンがエッチングで掘られることがなくなる。
【００１６】
【実施例】
図２は本発明の一実施例の工程順模式断面図である。
図において、11はSi基板、12はフィールドSiO₂膜、13はトンネルSiO₂膜、14はフローティングゲート形成用ポリSi膜、15はゲート間SiO₂膜、16はコントロールゲート形成用ポリSi膜、17はゲート電極形成用レジスト膜、18はフローティングゲート電極、19はコントロールゲート電極、20はドレイン拡散層形成用レジスト膜、21はドレイン拡散層形成用燐イオン、22はドレイン拡散層、23はＣＶＤSiO₂膜、24はSiO₂膜エッチング用レジスト膜、25はソース拡散形成用レジスト膜、26はソース拡散層形成用燐イオン、27はソース拡散層、28はカバーSiO₂膜、29はソース電極、30はドレイン電極である。
【００１７】
先ず、図２（ａ）に示すように、Si基板11上に 4,000Åの厚さに、フィールドSiO₂膜12を形成する。そして、フィールドSiO₂膜12で囲まれた活性領域に 100Åの厚さにトンネルSiO₂膜13を形成する。
【００１８】
次に、図２（ｂ）に示すように、フローティングゲート電極形成用ポリSi膜14を 1,400Åの厚さに堆積し、200 Åの厚さのゲート間SiO₂膜15を被覆し、その上に2,400 Åの厚さにコントロールゲート電極形成用ポリSi膜16を堆積する。この結果、ゲート間SiO₂膜15を挟んでフローティングゲート電極18とコントロールゲート電極19からなるゲート電極全体の厚さはフィールドSiO₂膜12の厚さと同じの 4,000Åかそれ以上が望ましい。
【００１９】
図２（ｃ）に示すように、ゲート電極形成用レジスト膜17を被覆し、パターニングした後、コントロールゲート電極形成用ポリSi膜16、ゲート間SiO₂膜15、フローティングゲート電極形成用ポリSi膜14をＲＩＥによる異方性ドライエッチングによりエッチングして、フローティングゲート電極18及びコントロールゲート電極19からなるゲート電極が形成される。
【００２０】
図２（ｄ）に示すように、ドレイン領域以外をドレイン拡散層形成用レジスト膜20で覆って、ドレイン領域にドレイン拡散層形成用砒素イオン (As³⁺) をイオン注入法により, 例えば, 加速電圧60 KeV, ドーズ量5x10¹⁵／cm² の条件で注入してSi基板11内にドレイン拡散層22を形成する。
【００２１】
図２（ｅ）に示すように、ＣＶＤSiO₂膜23をSi基板11上全面に 3,000Åの厚さに被覆する。すると、前述のゲート電極の側面にもＣＶＤSiO₂膜が高さ方向に、 7,000の厚さで形成されることとなる。
【００２２】
図２（ｆ）に示すように、ドレイン領域をSiO₂膜エッチング用レジスト膜24で被覆してパターニングし、ソース領域のＣＶＤSiO₂膜23並びに、フィールドSiO₂膜12をエッチング除去する。
【００２３】
この場合、フィールドSiO₂膜12をエッチングしている時に、フローティングゲート電極18脇のSi基板11が掘れないように、本発明のゲート電極のサイドウォールと並んだＣＶＤSiO₂膜でSi基板11を保護している。そのため、フローティングゲート電極18脇の部分はSi基板11が掘られないので、フローティングゲート電極18直下のゲートSiO₂丸に悪影響が生じない。
【００２４】
図３（ｇ）に示すように、ソース拡散形成用レジスト膜25をドレイン領域に被覆し、ソース拡散層形成用の砒素イオン (As³⁺) 26をイオン注入法により, 例えば, 加速電圧60KeV,ドーズ量5x10¹⁵／cm² の条件で注入してSi基板11内にソース拡散層27を形成する。
【００２５】
図３（ｈ）に示すように、通常の工程により、カバーSiO₂膜28をSi基板11全面に被覆し、コンタクトホールを開口し、スパッタ法によりAl膜をSi基板全面に被覆し、電極配線形成用のパターニングを行って、ソース電極２９及びドレイン電極30を形成して、フラッシュメモリ形成用のウェーハプロセスを完了する。
【００２６】
【発明の効果】
以上説明したように、本発明によれば、ＣＶＤ絶縁膜を一旦被覆し、ゲート電極の側壁にサイドウォールを形成することで、フィールド絶縁膜をエッチング除去する際にソース領域のシリコンがエッチングで掘られることがなくなる。その結果、トンネルSiO2膜に悪影響を及ぼすことがなくなり、安定した良好な特性のフラッシュメモリデバイスの形成に寄与するところが大きい。
【図面の簡単な説明】
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の工程順模式断面図（その１）
【図３】 本発明の一実施例の工程順模式断面図（その２）
【図４】 従来例の説明図
【符号の説明】
図において
１ 半導体基板
２ フィールド絶縁膜
３ トンネル絶縁膜
４ ゲート電極
５ ドレイン拡散層形成用レジスト膜
６ ドレイン拡散層
７ ＣＶＤ絶縁膜
８ 絶縁膜エッチング用レジスト膜
９ ソース拡散層形成用レジスト膜
10 ソース拡散層
11 Si基板
12 フィールドSiO₂膜
13 トンネルSiO₂膜
14 フローティングゲート電極形成用ポリSi膜
15 ゲート間SiO₂膜
16 コントロールゲート電極形成用ポリSi膜
17 ゲート電極形成用レジスト膜
18 フローティングゲート電極
19 コントロールゲート電極
20 ドレイン拡散層形成用レジスト膜
21 ドレイン拡散層形成用燐イオン
22 ドレイン拡散層
23 ＣＶＤSiO₂膜
24 SiO₂膜エッチング用レジスト膜
25 ソース拡散形成用レジスト膜
26 ソース拡散層形成用燐イオン
27 ソース拡散層
28 カバーSiO₂膜
29 ソース電極
30 ドレイン電極

Claims (2)

1. 半導体基板のフィールド絶縁膜で画定された活性領域内に該フィールド絶縁膜より厚いゲート電極を形成後、該半導体基板上のゲート電極間のドレイン領域以外にドレイン拡散層形成用レジスト膜を被覆し、該半導体基板にドレイン拡散層を形成する工程と、
   前記半導体基板表面の少なくとも前記活性領域を覆うようにＣＶＤ絶縁膜を被覆し、該ゲート電極の側壁にサイドウォールを形成する工程と、
   該ドレイン領域上のＣＶＤ絶縁膜に絶縁膜エッチング用レジスト膜を被覆し、ソース領域の該ＣＶＤ絶縁膜及び該フィールド絶縁膜をエッチング除去する工程と、
   該ドレイン領域上のＣＶＤ絶縁膜及び絶縁膜エッチング用レジスト膜を除去した後、該ドレイン領域上にソース拡散層形成用レジスト膜を被覆し、該半導体基板にソース拡散層を形成する工程とを含むことを特徴とするフラッシュメモリの製造方法。
2. 請求項１に記載のフラッシュメモリの製造方法において、
   前記半導体基板のフィールド絶縁膜で画定された活性領域内にトンネル絶縁膜を形成した後、該トンネル絶縁膜上に前記ゲート電極を形成し、
   前記ソース領域の該ＣＶＤ絶縁膜及び該フィールド絶縁膜をエッチング除去する工程において、該ソース領域の該ＣＶＤ絶縁膜及び該フィールド絶縁膜とともに該ソース領域の該トンネル絶縁膜を除去することを特徴とするフラッシュメモリの製造方法。

Images