JPH0888287A - フラッシュメモリとその製造方法 - Google Patents
フラッシュメモリとその製造方法Info
- Publication number
- JPH0888287A JPH0888287A JP6223270A JP22327094A JPH0888287A JP H0888287 A JPH0888287 A JP H0888287A JP 6223270 A JP6223270 A JP 6223270A JP 22327094 A JP22327094 A JP 22327094A JP H0888287 A JPH0888287 A JP H0888287A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- forming
- gate electrode
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims 2
- 238000009792 diffusion process Methods 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 22
- 239000011248 coating agent Substances 0.000 claims description 7
- 238000000576 coating method Methods 0.000 claims description 7
- 230000006866 deterioration Effects 0.000 abstract 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 30
- 238000000034 method Methods 0.000 description 7
- -1 phosphorus ions Chemical class 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
成に関し、トンネル酸化膜へのダメージをなくし特性を
劣化させることなくソース拡散層の形成を行う。 【構成】 半導体基板のフィールド絶縁膜で画定され
た活性領域内にフィールド絶縁膜と略同じ厚さにゲート
電極を形成し、ゲート電極間のドレイン領域以外にドレ
イン拡散層形成用レジスト膜を被覆し、半導体基板にド
レイン拡散層を形成し、半導体基板表面の少なくとも活
性領域を覆うようにＣＶＤ絶縁膜を被覆し、ゲート電極
の側壁にサイドウォールを形成し、ドレイン領域上のＣ
ＶＤ絶縁膜に絶縁膜エッチング用レジスト膜を被覆し、
ソース領域のＣＶＤ絶縁膜及びフィールド絶縁膜をエッ
チング除去し、ドレイン領域上のＣＶＤ絶縁膜にソース
拡散層形成用レジスト膜を被覆し、半導体基板にソース
拡散層を形成する。
Description
ル構造形成において、トンネル酸化膜へのダメージをな
くし、良好なソース拡散層の形成方法に関する。
にともない、それに応じた精密な加工技術が必要とされ
る。
はSi基板、32はトンネルSiO2膜、33はフローティングゲ
ート電極、34はゲート間電極、35はコントロールゲート
電極、36はレジスト膜、37はソース拡散層である。
４にソース拡散層37の部分を示すように、セルサイズの
縮小を目的にソース拡散層37に連なるＶＳＳラインを形
成する場合、Si基板31上のフィールドSiO2膜をパターニ
ングしてエッチングする。
ングするため、トンネルSiO2膜32も影響を受け、ソース
拡散層37の形状が異常となり、良好な特性が得られなく
なる。 そこで、ソース拡散層に接続するワード線の間
隔を広げ、活性領域のSi基板がエッチングにより掘られ
ないようにエッチング時のレジスト膜36の被覆に余裕分
を設け、フローティングゲート電極33直下のトンネルSi
O2膜32にエッチング時の影響が出ないようにする。
イズの縮小に支障が生じてくる。
なるソース拡散層の巾を広げ、活性領域のSi基板がエッ
チングされて掘られないようにすることで、セルサイズ
を縮小出来ないといった問題がある。
隔を縮小しても、トランジスタ特性を劣化させることな
く、トランジスタパターンを縮小化することを目的とし
て提供する。
図である。図において、１は半導体基板、２はフィール
ド絶縁膜、３はトンネル絶縁膜、４はゲート電極、５は
ドレイン拡散層形成用レジスト膜、６はドレイン拡散
層、７はＣＶＤ絶縁膜、８は絶縁膜エッチング用レジス
ト膜、９はソース拡散層形成用レジスト膜、10はソース
拡散層である。
ティングゲートのサイドのSi基板がエッチングされて掘
られないようにするため、次の工程により処理を行う。
すなわち、先ず、図１（ａ）に示すように、半導体基板
１のフィールド絶縁膜２で画定された活性領域内に該フ
ィールド絶縁膜２と略同じ厚さにゲート電極４を形成
後、該半導体基板１上のゲート電極４間のドレイン領域
以外にドレイン拡散層形成用レジスト膜５を被覆し、該
半導体基板１にドレイン拡散層６を形成する。
板１表面の少なくとも活性領域を覆うようにＣＶＤ絶縁
膜７を被覆し、該ゲート電極４の側壁にサイドウォール
を形成する。
イン領域上のＣＶＤ絶縁膜７に絶縁膜エッチング用レジ
スト膜８を被覆し、ソース領域の該ＣＶＤ絶縁膜７及び
該フィールド絶縁膜２をエッチング除去する。
イン領域上のＣＶＤ絶縁膜７にソース拡散層形成用レジ
スト膜９を被覆し、該半導体基板１にソース拡散層10を
形成する。
うに、半導体基板１のフィールド絶縁膜２で画定された
活性領域内に該フィールド絶縁膜２と略同じ厚さにゲー
ト電極４を形成後、該半導体基板１上のゲート電極４間
のドレイン領域以外にドレイン拡散層形成用レジスト膜
５を被覆し、該半導体基板１にドレイン拡散層６を形成
する工程と、図１（ｂ）に示すように、前記半導体基板
１の表面の少なくとも前記活性領域を覆うようにＣＶＤ
絶縁膜７を被覆し、該ゲート電極４の側壁にサイドウォ
ールを形成する工程と、図１（ｃ）に示すように、該ド
レイン領域上のＣＶＤ絶縁膜７に絶縁膜エッチング用レ
ジスト膜８を被覆し、ソース領域の該ＣＶＤ絶縁膜７及
び該フィールド絶縁膜２をエッチング除去する工程と、
図１（ｄ）に示すように、該ドレイン領域上のＣＶＤ絶
縁膜７にソース拡散層形成用レジスト膜９を被覆し、該
半導体基板１にソース拡散層10を形成する工程とを含む
ことにより、また、半導体基板１のフィールド絶縁膜２
で画定された活性領域内に該フィールド絶縁膜２と略同
じ厚さにゲート電極４が形成され、該ゲート電極４間に
ドレイン拡散層６が形成され、且つ、少なくともゲート
電極４周縁の半導体基板１の表面がエッチングされてい
ない構造を有することにより達成される。
ド絶縁膜と同じにし、ＣＶＤ絶縁膜を一旦被覆し、ゲー
ト電極の側壁にサイドウォールを形成することで、フィ
ールド絶縁膜をエッチング除去する際にソース領域のシ
リコンがエッチングで掘られることがなくなる。
である。図において、11はSi基板、12はフィールドSiO2
膜、13はトンネルSiO2膜、14はフローティングゲート形
成用ポリSi膜、15はゲート間SiO2膜、16はコントロール
ゲート形成用ポリSi膜、17はゲート電極形成用レジスト
膜、18はフローティングゲート電極、19はコントロール
ゲート電極、20はドレイン拡散層形成用レジスト膜、21
はドレイン拡散層形成用燐イオン、22はドレイン拡散
層、23はＣＶＤSiO2膜、24はSiO2膜エッチング用レジス
ト膜、25はソース拡散形成用レジスト膜、26はソース拡
散層形成用燐イオン、27はソース拡散層、28はカバーSi
O2膜、29はソース電極、30はドレイン電極である。
上に 4,000Åの厚さに、フィールドSiO2膜12を形成す
る。そして、フィールドSiO2膜12で囲まれた活性領域に
100Åの厚さにトンネルSiO2膜13を形成する。
ィングゲート電極形成用ポリSi膜14を 1,400Åの厚さに
堆積し、200 Åの厚さのゲート間SiO2膜15を被覆し、そ
の上に2,400 Åの厚さにコントロールゲート電極形成用
ポリSi膜16を堆積する。この結果、ゲート間SiO2膜15を
挟んでフローティングゲート電極18とコントロールゲー
ト電極19からなるゲート電極全体の厚さはフィールドSi
O2膜12の厚さと同じの4,000Åかそれ以上が望ましい。
用レジスト膜17を被覆し、パターニングした後、コント
ロールゲート電極形成用ポリSi膜16、ゲート間SiO2膜1
5、フローティングゲート電極形成用ポリSi膜14をＲＩ
Ｅによる異方性ドライエッチングによりエッチングし
て、フローティングゲート電極18及びコントロールゲー
ト電極19からなるゲート電極が形成される。
外をドレイン拡散層形成用レジスト膜20で覆って、ドレ
イン領域にドレイン拡散層形成用砒素イオン (As3+) を
イオン注入法により, 例えば, 加速電圧60 KeV, ドーズ
量5x1015／cm2 の条件で注入してSi基板11内にドレイン
拡散層22を形成する。
をSi基板11上全面に 3,000Åの厚さに被覆する。する
と、前述のゲート電極の側面にもＣＶＤSiO2膜が高さ方
向に、7,000の厚さで形成されることとなる。
SiO2膜エッチング用レジスト膜24で被覆してパターニン
グし、ソース領域のＣＶＤSiO2膜23並びに、フィールド
SiO2膜12をエッチング除去する。
グしている時に、フローティングゲート電極18脇のSi基
板11が掘れないように、本発明のゲート電極のサイドウ
ォールと並んだＣＶＤSiO2膜でSi基板11を保護してい
る。そのため、フローティングゲート電極18脇の部分は
Si基板11が掘られないので、フローティングゲート電極
18直下のゲートSiO2丸に悪影響が生じない。
用レジスト膜25をドレイン領域に被覆し、ソース拡散層
形成用の砒素イオン (As3+) 26をイオン注入法により,
例えば, 加速電圧60KeV,ドーズ量5x1015／cm2 の条件で
注入してSi基板11内にソース拡散層27を形成する。
り、カバーSiO2膜28をSi基板11全面に被覆し、コンタク
トホールを開口し、スパッタ法によりAl膜をSi基板全面
に被覆し、電極配線形成用のパターニングを行って、ソ
ース電極２９及びドレイン電極30を形成して、フラッシ
ュメモリ形成用のウェーハプロセスを完了する。
ゲート電極の厚さをフィールド絶縁膜と同じにし、ＣＶ
Ｄ絶縁膜を一旦被覆し、ゲート電極の側壁にサイドウォ
ールを形成することで、フィールド絶縁膜をエッチング
除去する際にソース領域のシリコンがエッチングで掘ら
れることがなくなる。その結果、トンネルSiO2膜に悪影
響を及ぼすことがなくなり、安定した良好な特性のフラ
ッシュメモリデバイスの形成に寄与するところが大き
い。
１）
２）
Claims (2)
- 【請求項１】 半導体基板のフィールド絶縁膜で画定さ
れた活性領域内に該フィールド絶縁膜と略同じ厚さにゲ
ート電極形成後、該半導体基板上のゲート電極間のドレ
イン領域以外にドレイン拡散層形成用レジスト膜を被覆
し、該半導体基板にドレイン拡散層を形成する工程と、 前記半導体基板表面の少なくとも前記活性領域を覆うよ
うにＣＶＤ絶縁膜を被覆し、該ゲート電極の側壁にサイ
ドウォールを形成する工程と、 該ドレイン領域上のＣＶＤ絶縁膜に絶縁膜エッチング用
レジスト膜を被覆し、ソース領域の該ＣＶＤ絶縁膜及び
該フィールド絶縁膜をエッチング除去する工程と、 該ドレイン領域上のＣＶＤ絶縁膜にソース拡散層形成用
レジスト膜を被覆し、 該半導体基板にソース拡散層を形成する工程とを含むこ
とを特徴とするフラッシュメモリの製造方法。 - 【請求項２】 半導体基板のフィールド絶縁膜で画定さ
れた活性領域内に該フィールド絶縁膜と略同じ厚さにゲ
ート電極が形成され、該ゲート電極間にドレイン拡散層
が形成され、且つ、少なくともゲート電極周縁の半導体
基板表面がエッチングされていない構造を有することを
特徴とするフラッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22327094A JP3783240B2 (ja) | 1994-09-19 | 1994-09-19 | フラッシュメモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22327094A JP3783240B2 (ja) | 1994-09-19 | 1994-09-19 | フラッシュメモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0888287A true JPH0888287A (ja) | 1996-04-02 |
| JP3783240B2 JP3783240B2 (ja) | 2006-06-07 |
Family
ID=16795493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22327094A Expired - Lifetime JP3783240B2 (ja) | 1994-09-19 | 1994-09-19 | フラッシュメモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3783240B2 (ja) |
-
1994
- 1994-09-19 JP JP22327094A patent/JP3783240B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3783240B2 (ja) | 2006-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6579757B2 (en) | Method for fabricating semiconductor device which prevents gates of a peripheral region from being oxidized | |
| US5925918A (en) | Gate stack with improved sidewall integrity | |
| JP3912932B2 (ja) | フラッシュメモリデバイスの製造方法 | |
| US6110779A (en) | Method and structure of etching a memory cell polysilicon gate layer using resist mask and etched silicon oxynitride | |
| KR20040023716A (ko) | 반도체 디바이스 제조 방법 | |
| KR100452313B1 (ko) | 비휘발성메모리소자및그제조방법 | |
| KR0135690B1 (ko) | 반도체소자의 콘택 제조방법 | |
| JPH10229178A (ja) | 半導体装置の製造方法 | |
| US6458659B1 (en) | Method of fabricating non-volatile memory devices integrated in a semiconductor substrate and organized into memory matrices | |
| US6300195B1 (en) | Process for manufacturing semiconductor integrated memory devices with cells matrix having virtual ground | |
| US6812096B2 (en) | Method for fabrication a flash memory device having self-aligned contact | |
| JPH0888287A (ja) | フラッシュメモリとその製造方法 | |
| KR100470992B1 (ko) | 비활성메모리장치의저항형성방법 | |
| US6228723B1 (en) | Method for forming split gate non-volatile memory cells without forming a conductive layer on a boundary region between a memory cell array and peripheral logic | |
| KR100316527B1 (ko) | 플래시 메모리 제조방법 | |
| KR960014470B1 (ko) | 이피롬(eprom)의 제조방법 | |
| KR100568424B1 (ko) | 반도체 소자의 선택적 실리사이드 형성 방법 | |
| KR20020095689A (ko) | 플래쉬 메모리 소자의 게이트 형성방법 | |
| KR100277892B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100237758B1 (ko) | 반도체 소자의 금속라인 형성 방법 | |
| KR930007756B1 (ko) | 자기 정렬된 콘택 제조방법 | |
| KR100356480B1 (ko) | 플래시 메모리 셀 제조 방법 | |
| JPH04186778A (ja) | 半導体装置の製造方法 | |
| JPH07335738A (ja) | 半導体装置及びその製造方法 | |
| KR20000042292A (ko) | 플래쉬 메모리 셀 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050906 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051025 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051122 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051219 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051228 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060119 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060221 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060306 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100324 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100324 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120324 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130324 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130324 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140324 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |