JPH07335738A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07335738A JPH07335738A JP6123356A JP12335694A JPH07335738A JP H07335738 A JPH07335738 A JP H07335738A JP 6123356 A JP6123356 A JP 6123356A JP 12335694 A JP12335694 A JP 12335694A JP H07335738 A JPH07335738 A JP H07335738A
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Abstract
(57)【要約】
【目的】素子分離特性を十分確保し、反転防止能力を向
上し、寄生トランジスタの発生及びブレークダウン電圧
の低下を防ぐことを目的とする。 【構成】ゲート酸化膜等の膜厚が互いに異なる複数の素
子が基板上に形成される半導体装置において、前記素子
の分離領域は、その幅及び膜厚が均一に形成される。
上し、寄生トランジスタの発生及びブレークダウン電圧
の低下を防ぐことを目的とする。 【構成】ゲート酸化膜等の膜厚が互いに異なる複数の素
子が基板上に形成される半導体装置において、前記素子
の分離領域は、その幅及び膜厚が均一に形成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】一般にメモリやロジックをはじめほとん
どすべての半導体装置において、半導体基板の隣接する
素子間で独立した動作を確保するために素子間を電気的
に絶縁する素子分離が行われている。この素子分離を行
った後素子領域に半導体素子が形成される。各素子領域
では素子の形成前にしきい値を調整するためのチャネル
イオン注入、ウェル用のイオン注入等が行われるがその
際のイオン注入による損傷を防ぐため、基板表面を保護
用の酸化膜（ダミー酸化膜）で覆うのが一般的である。
そして、このダミー酸化膜を除去した後、素子形成のた
めにゲート酸化膜やトンネル酸化膜等が形成される。
どすべての半導体装置において、半導体基板の隣接する
素子間で独立した動作を確保するために素子間を電気的
に絶縁する素子分離が行われている。この素子分離を行
った後素子領域に半導体素子が形成される。各素子領域
では素子の形成前にしきい値を調整するためのチャネル
イオン注入、ウェル用のイオン注入等が行われるがその
際のイオン注入による損傷を防ぐため、基板表面を保護
用の酸化膜（ダミー酸化膜）で覆うのが一般的である。
そして、このダミー酸化膜を除去した後、素子形成のた
めにゲート酸化膜やトンネル酸化膜等が形成される。
【０００３】従来、このような半導体装置において同一
の半導体素子、例えばＭＯＳトランジスタが複数、半導
体基板上に設けられた半導体装置の場合、基板保護用の
ダミー酸化膜のエッチング除去や真の酸化膜の形成が各
素子領域に共通に１度の工程で行われるので素子分離領
域も前記エッチングや酸化で当初の形状よりも若干変化
するものの最終的には比較的均一な厚さ及び幅で形成さ
れていた。
の半導体素子、例えばＭＯＳトランジスタが複数、半導
体基板上に設けられた半導体装置の場合、基板保護用の
ダミー酸化膜のエッチング除去や真の酸化膜の形成が各
素子領域に共通に１度の工程で行われるので素子分離領
域も前記エッチングや酸化で当初の形状よりも若干変化
するものの最終的には比較的均一な厚さ及び幅で形成さ
れていた。
【０００４】ところが最近では、異なる酸化膜厚を有す
る二種以上の素子を一連のプロセスで基板上に形成する
ようになってきており、この場合には工程は複雑化す
る。図５（ａ）は、そのような酸化膜厚の異なる素子か
ら構成されており、高集積化に優れた不揮発性メモリと
して最近注目されているＮＡＮＤ型Ｅ2 ＰＲＯＭの断面
図であり、図５（ｂ）はその平面図である。このＮＡＮ
Ｄ型Ｅ2 ＰＲＯＭは、図に示すように半導体基板３０上
に薄いトンネル酸化膜３１を介して浮遊ゲート、ＯＮＯ
膜、制御ゲートが積層されたメモリセル３４が８つ直列
に接続された形でＮＡＮＤセルユニットを構成するメモ
リセル領域（Ａ）と、ＮＡＮＤセルユニットの両端の半
導体基板３０上に厚いゲート酸化膜３２を介して形成さ
れた選択トランジスタ３３の領域（Ｂ）を備えている。
る二種以上の素子を一連のプロセスで基板上に形成する
ようになってきており、この場合には工程は複雑化す
る。図５（ａ）は、そのような酸化膜厚の異なる素子か
ら構成されており、高集積化に優れた不揮発性メモリと
して最近注目されているＮＡＮＤ型Ｅ2 ＰＲＯＭの断面
図であり、図５（ｂ）はその平面図である。このＮＡＮ
Ｄ型Ｅ2 ＰＲＯＭは、図に示すように半導体基板３０上
に薄いトンネル酸化膜３１を介して浮遊ゲート、ＯＮＯ
膜、制御ゲートが積層されたメモリセル３４が８つ直列
に接続された形でＮＡＮＤセルユニットを構成するメモ
リセル領域（Ａ）と、ＮＡＮＤセルユニットの両端の半
導体基板３０上に厚いゲート酸化膜３２を介して形成さ
れた選択トランジスタ３３の領域（Ｂ）を備えている。
【０００５】前記ＮＡＮＤセルユニット及び選択トラン
ジスタは、図５（ｂ）に示すように隣接するＮＡＮＤセ
ルユニット及び選択トランジスタとはＬＯＣＯＳによる
素子分離領域３５によって電気的に分離されるようにな
っている。
ジスタは、図５（ｂ）に示すように隣接するＮＡＮＤセ
ルユニット及び選択トランジスタとはＬＯＣＯＳによる
素子分離領域３５によって電気的に分離されるようにな
っている。
【０００６】しかしながら、従来、前記ゲート酸化膜３
２及びトンネル酸化膜３１を形成するにあたり、素子領
域である領域（Ａ）及び（Ｂ）の基板表面に形成されて
いたダミー酸化膜をウェットエッチングにより剥離した
後、酸化によりゲート酸化膜３２を０．０２５（μｍ）
程度素子領域全面に形成する。次いで、メモリセル領域
（Ａ）の酸化膜３２のみ再度ウェットエッチングにより
剥離した後、酸化により約０．０１（μｍ）のトンネル
酸化膜３１を形成する。このように領域（Ａ）と領域
（Ｂ）でウェットエッチングの回数及び時間が異なるた
め同じ厚さと幅で形成したものでも酸化膜３１，３２形
成後には素子分離領域の厚さや隣りのＮＡＮＤセルとの
分離幅に差が生じてしまう。例えば、上記の場合、選択
トランジスタの領域（Ｂ）の素子分離領域の膜厚が０．
２３（μｍ）、幅０．７５（μｍ）とすると、メモリセ
ル領域（Ａ）の素子分離領域の膜厚は０．２０（μ
ｍ）、幅０．７０（μｍ）となる。
２及びトンネル酸化膜３１を形成するにあたり、素子領
域である領域（Ａ）及び（Ｂ）の基板表面に形成されて
いたダミー酸化膜をウェットエッチングにより剥離した
後、酸化によりゲート酸化膜３２を０．０２５（μｍ）
程度素子領域全面に形成する。次いで、メモリセル領域
（Ａ）の酸化膜３２のみ再度ウェットエッチングにより
剥離した後、酸化により約０．０１（μｍ）のトンネル
酸化膜３１を形成する。このように領域（Ａ）と領域
（Ｂ）でウェットエッチングの回数及び時間が異なるた
め同じ厚さと幅で形成したものでも酸化膜３１，３２形
成後には素子分離領域の厚さや隣りのＮＡＮＤセルとの
分離幅に差が生じてしまう。例えば、上記の場合、選択
トランジスタの領域（Ｂ）の素子分離領域の膜厚が０．
２３（μｍ）、幅０．７５（μｍ）とすると、メモリセ
ル領域（Ａ）の素子分離領域の膜厚は０．２０（μ
ｍ）、幅０．７０（μｍ）となる。
【０００７】このように素子分離領域の幅が狭く、厚さ
が薄くなると素子分離のフィールド反転防止能力が大幅
に低下する恐れがある。又、近年ＬＯＣＯＳに代わる新
しい素子分離法としてトレンチ素子分離が考えられてい
る。これは、素子分離領域のシリコン基板を掘り下げて
溝をつくり、そこに絶縁物質を埋め込むことにより分離
する方法である。
が薄くなると素子分離のフィールド反転防止能力が大幅
に低下する恐れがある。又、近年ＬＯＣＯＳに代わる新
しい素子分離法としてトレンチ素子分離が考えられてい
る。これは、素子分離領域のシリコン基板を掘り下げて
溝をつくり、そこに絶縁物質を埋め込むことにより分離
する方法である。
【０００８】このトレンチ素子分離の典型的な作製方法
は次のとおりである。まずシリコン基板を適当な厚さバ
ッファ酸化した後、その上に０．４（μｍ）のポリシリ
コンを積層する。その上にＣＶＤ法によりＳｉＯ2 を適
当な厚さに積層する。その後、ＳｉＯ2 層，ポリシリコ
ン層及びバッファ酸化膜をレジストをマスクに垂直にエ
ッチングし、レジスト除去する。
は次のとおりである。まずシリコン基板を適当な厚さバ
ッファ酸化した後、その上に０．４（μｍ）のポリシリ
コンを積層する。その上にＣＶＤ法によりＳｉＯ2 を適
当な厚さに積層する。その後、ＳｉＯ2 層，ポリシリコ
ン層及びバッファ酸化膜をレジストをマスクに垂直にエ
ッチングし、レジスト除去する。
【０００９】この後、場合によりＬＰ−ＣＶＤ法によ
り、例えば０．０３〜０．１（μｍ）の膜厚のＳｉＯ2
をデポする。そして、異方性エッチングによりマスクと
なる第一層、第二層の側壁にＣＶＤ酸化膜が残るように
する。又は場合により０．０３〜１．５（μｍ）の酸化
を行ってから上のＣＶＤ酸化膜デポを行う。これらはト
レンチエッジの酸化膜を厚くしてエッジを保護するため
の工程である。
り、例えば０．０３〜０．１（μｍ）の膜厚のＳｉＯ2
をデポする。そして、異方性エッチングによりマスクと
なる第一層、第二層の側壁にＣＶＤ酸化膜が残るように
する。又は場合により０．０３〜１．５（μｍ）の酸化
を行ってから上のＣＶＤ酸化膜デポを行う。これらはト
レンチエッジの酸化膜を厚くしてエッジを保護するため
の工程である。
【００１０】そして以後これをマスクにして基板である
Ｓｉをエッチングする。最後にこのトレンチに絶縁物質
（例えばＴＥＯＳ）を埋め込んで素子分離が完成する。
この方法であると、溝の幅が即素子分離領域になるの
で、そこに絶縁物質を埋め込める限りはその部分を小さ
くすることができ、ＬＯＣＯＳ法に比べても領域を節約
することができる。しかし、トレンチ素子分離では、ト
ランジスタのゲート酸化膜部とトレンチの境にエッジが
できているという問題が起きてくる。従来のＬＯＣＯＳ
素子分離にはなかったこのようなエッジにより、寄生ト
ランジスタが発生し、サブスレショルド特性にキンクが
生じる要因となっている。また、トレンチエッジ部で電
界集中が起こり、酸化膜のブレ−クダウン電圧が低下す
る要因となっている。この弊害をなくすためには、エッ
ジ部に丸みを持たせるか、あるいはエッジ部を保護する
ようにゲート酸化膜を作製する必要がある。
Ｓｉをエッチングする。最後にこのトレンチに絶縁物質
（例えばＴＥＯＳ）を埋め込んで素子分離が完成する。
この方法であると、溝の幅が即素子分離領域になるの
で、そこに絶縁物質を埋め込める限りはその部分を小さ
くすることができ、ＬＯＣＯＳ法に比べても領域を節約
することができる。しかし、トレンチ素子分離では、ト
ランジスタのゲート酸化膜部とトレンチの境にエッジが
できているという問題が起きてくる。従来のＬＯＣＯＳ
素子分離にはなかったこのようなエッジにより、寄生ト
ランジスタが発生し、サブスレショルド特性にキンクが
生じる要因となっている。また、トレンチエッジ部で電
界集中が起こり、酸化膜のブレ−クダウン電圧が低下す
る要因となっている。この弊害をなくすためには、エッ
ジ部に丸みを持たせるか、あるいはエッジ部を保護する
ようにゲート酸化膜を作製する必要がある。
【００１１】このようなトレンチ素子分離においても、
前記図５（ａ），（ｂ）で説明したＬＯＣＯＳ素子分離
により分離されたＮＡＮＤ型Ｅ2 ＰＲＯＭと同様につま
り、トレンチ分離の場合はエッジのまわりに付けた保護
用の酸化膜がウェットエッチング時間の増大によって剥
離し、エッジが露出してしまう恐れがある。
前記図５（ａ），（ｂ）で説明したＬＯＣＯＳ素子分離
により分離されたＮＡＮＤ型Ｅ2 ＰＲＯＭと同様につま
り、トレンチ分離の場合はエッジのまわりに付けた保護
用の酸化膜がウェットエッチング時間の増大によって剥
離し、エッジが露出してしまう恐れがある。
【００１２】以上、述べたように基板上にゲート酸化膜
等で異なる酸化膜厚を有する、二種以上の素子を形成す
る場合、ＬＯＣＯＳ、トレンチの何れの素子分離におい
ても、ウェットエッチングの際素子分離領域の後退とい
う問題が生じ分離能力の低下、特性の劣化を招いてい
た。
等で異なる酸化膜厚を有する、二種以上の素子を形成す
る場合、ＬＯＣＯＳ、トレンチの何れの素子分離におい
ても、ウェットエッチングの際素子分離領域の後退とい
う問題が生じ分離能力の低下、特性の劣化を招いてい
た。
【００１３】
【発明が解決しようとする課題】本発明は、異なる膜厚
のゲート酸化膜を有する複数の素子からなる半導体装置
において分離能力の低下を招くことのない半導体装置及
びその製造方法を提供することを目的とする。
のゲート酸化膜を有する複数の素子からなる半導体装置
において分離能力の低下を招くことのない半導体装置及
びその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】半導体基板とこの基板の
酸化膜を一部に有する少なくとも複数の半導体素子と、
前記半導体基板上に形成され、前記半導体素子を絶縁分
離する素子分離領域を備えており、前記酸化膜の厚さは
前記半導体素子間で異なり前記素子分離領域は素子領域
との界面がほぼ直線状になるように形成されることを特
徴とする半導体装置を提供する。
酸化膜を一部に有する少なくとも複数の半導体素子と、
前記半導体基板上に形成され、前記半導体素子を絶縁分
離する素子分離領域を備えており、前記酸化膜の厚さは
前記半導体素子間で異なり前記素子分離領域は素子領域
との界面がほぼ直線状になるように形成されることを特
徴とする半導体装置を提供する。
【００１５】
【作用】このように構成された、半導体装置においては
素子領域毎に膜厚の異なる酸化膜が形成され、この素子
領域を分離する素子分離領域の素子領域との界面が直線
状に形成されることで、装置全体の素子分離領域の形
状、幅等がほぼ均一となる。
素子領域毎に膜厚の異なる酸化膜が形成され、この素子
領域を分離する素子分離領域の素子領域との界面が直線
状に形成されることで、装置全体の素子分離領域の形
状、幅等がほぼ均一となる。
【００１６】
【実施例】図１は本発明の一実施例であるＮＡＮＤ型Ｅ
2 ＰＲＯＭの完成平面図を示す。図１のＡ−Ａ断面図は
図５（ａ）と同様であり、詳細な説明は省略する。メモ
リセル領域にある各ＮＡＮＤセルユニット及び選択トラ
ンジスタ領域にある各選択トランジスタは素子分離領域
３５によって、電気的に分離されている。ここで前記Ｎ
ＡＮＤセルのゲート酸化膜厚は図５（ａ）に示したよう
に前記選択トランジスタのゲート酸化膜厚よりも薄く形
成されているが、素子分離領域３５はメモリセル領域か
ら選択トランジスタ領域にかけてほぼ均一の幅及び厚さ
をもって形成されている。このため、各素子分離領域３
５はほぼ均一な反転防止能力が得られる。
2 ＰＲＯＭの完成平面図を示す。図１のＡ−Ａ断面図は
図５（ａ）と同様であり、詳細な説明は省略する。メモ
リセル領域にある各ＮＡＮＤセルユニット及び選択トラ
ンジスタ領域にある各選択トランジスタは素子分離領域
３５によって、電気的に分離されている。ここで前記Ｎ
ＡＮＤセルのゲート酸化膜厚は図５（ａ）に示したよう
に前記選択トランジスタのゲート酸化膜厚よりも薄く形
成されているが、素子分離領域３５はメモリセル領域か
ら選択トランジスタ領域にかけてほぼ均一の幅及び厚さ
をもって形成されている。このため、各素子分離領域３
５はほぼ均一な反転防止能力が得られる。
【００１７】図２（ａ）〜（ｆ）は図１に示した本発明
の一実施例のＮＡＮＤ型Ｅ2 ＰＲＯＭの選択トランジス
タ領域のＢＢ断面における工程断面図である。又、図３
（ａ）〜（ｆ）は図１に示した本発明の一実施例である
ＮＡＮＤ型Ｅ2 ＰＲＯＭのメモリセル領域のＣＣ断面に
おける工程断面図である。ここで、図２（ａ）〜（ｆ）
の各工程断面図は図３（ａ）〜（ｆ）と同一の工程を示
している。本発明の一実施例による半導体装置の製造方
法を以下説明する。
の一実施例のＮＡＮＤ型Ｅ2 ＰＲＯＭの選択トランジス
タ領域のＢＢ断面における工程断面図である。又、図３
（ａ）〜（ｆ）は図１に示した本発明の一実施例である
ＮＡＮＤ型Ｅ2 ＰＲＯＭのメモリセル領域のＣＣ断面に
おける工程断面図である。ここで、図２（ａ）〜（ｆ）
の各工程断面図は図３（ａ）〜（ｆ）と同一の工程を示
している。本発明の一実施例による半導体装置の製造方
法を以下説明する。
【００１８】まず、図２（ａ）及び図３（ａ）に示すよ
うにＰ型シリコン基板１全面に酸化膜５を形成し、素子
分離領域形成予定領域を除く酸化膜５上にマスクとして
ポリシリコン膜、及び窒化膜（図示せず）を形成した
後、熱処理を加えることにより、ＬＯＣＯＳ酸化膜を成
長させ、メモリセル領域及び選択トランジスタ領域に幅
０．７５（μｍ）厚さ０．２３（μｍ）程度の素子分離
領域４を形成する。そして、予定する拡散領域の導電型
と逆導電の不純物をイオン注入する。
うにＰ型シリコン基板１全面に酸化膜５を形成し、素子
分離領域形成予定領域を除く酸化膜５上にマスクとして
ポリシリコン膜、及び窒化膜（図示せず）を形成した
後、熱処理を加えることにより、ＬＯＣＯＳ酸化膜を成
長させ、メモリセル領域及び選択トランジスタ領域に幅
０．７５（μｍ）厚さ０．２３（μｍ）程度の素子分離
領域４を形成する。そして、予定する拡散領域の導電型
と逆導電の不純物をイオン注入する。
【００１９】次に図２（ｂ）、図３（ｂ）に示すように
セル領域のみにリソグラフィー工程によりレジストパタ
ーン１０を形成する。ここで前記レジストパターン１０
をマスクにして選択トランジスタ領域には図２（ｂ）に
示すように所望のしきい値を得るようにイオン種及びド
ーズ量を調整しチャネルイオン注入を行う。続いて基板
１をＨＦ、ＮＨ4 Ｆ等のエッチング溶液に浸して選択ト
ランジスタ領域の酸化膜５のウェットエッチングを行
う。このときメモリセル領域の酸化膜５は前記イオン注
入の際に用いられたレジストパターン１０により、保護
され、エッチングはされない。又、選択トランジスタ領
域では、図２（ｂ）に示すように酸化膜５のエッチング
と共に素子分離領域４′の幅が０．７０（μｍ）、厚さ
が０．２１０（μｍ）程度までエッチングされる。
セル領域のみにリソグラフィー工程によりレジストパタ
ーン１０を形成する。ここで前記レジストパターン１０
をマスクにして選択トランジスタ領域には図２（ｂ）に
示すように所望のしきい値を得るようにイオン種及びド
ーズ量を調整しチャネルイオン注入を行う。続いて基板
１をＨＦ、ＮＨ4 Ｆ等のエッチング溶液に浸して選択ト
ランジスタ領域の酸化膜５のウェットエッチングを行
う。このときメモリセル領域の酸化膜５は前記イオン注
入の際に用いられたレジストパターン１０により、保護
され、エッチングはされない。又、選択トランジスタ領
域では、図２（ｂ）に示すように酸化膜５のエッチング
と共に素子分離領域４′の幅が０．７０（μｍ）、厚さ
が０．２１０（μｍ）程度までエッチングされる。
【００２０】次にレジストパターン１０を除去した後、
図２（ｃ）及び図３（ｃ）に示すように、基板１全面に
熱処理を加えることにより選択トランジスタ領域には酸
化膜１１を、メモリーセル領域には酸化膜１１′を形成
する。酸化膜１１は、後の工程で行う熱処理によって、
選択トランジスタのゲート酸化膜として、所望の膜厚に
なるよう調節する。ここでは約０．０２（μｍ）とし
た。又、メモリセル領域において、酸化膜１１′は膜厚
０．０３（μｍ）程度であり、素子分離領域の幅は０．
８（μｍ）程度、厚さは０．２５（μｍ）程度となる。
図２（ｃ）及び図３（ｃ）に示すように、基板１全面に
熱処理を加えることにより選択トランジスタ領域には酸
化膜１１を、メモリーセル領域には酸化膜１１′を形成
する。酸化膜１１は、後の工程で行う熱処理によって、
選択トランジスタのゲート酸化膜として、所望の膜厚に
なるよう調節する。ここでは約０．０２（μｍ）とし
た。又、メモリセル領域において、酸化膜１１′は膜厚
０．０３（μｍ）程度であり、素子分離領域の幅は０．
８（μｍ）程度、厚さは０．２５（μｍ）程度となる。
【００２１】続いて、図２（ｄ）及び図３（ｄ）に示す
ように今度は選択トランジスタ領域にのみレジストパタ
ーン１３を形成し、メモリセル領域の酸化膜１１′のみ
を、ウェットエッチングにより除去する。前記ウェット
エッチングにより、メモリセル領域の素子分離領域１４
は、幅が約０．７１（μｍ）、厚さが０．２０（μｍ）
程度となる。
ように今度は選択トランジスタ領域にのみレジストパタ
ーン１３を形成し、メモリセル領域の酸化膜１１′のみ
を、ウェットエッチングにより除去する。前記ウェット
エッチングにより、メモリセル領域の素子分離領域１４
は、幅が約０．７１（μｍ）、厚さが０．２０（μｍ）
程度となる。
【００２２】次に図２（ｅ）及び図３（ｅ）に示すよう
に、レジストパターン１３を除去した後、熱処理により
全面を酸化し、メモリセル領域にトンネル酸化膜１６′
を形成するとともに選択トランジスタ領域のゲート酸化
膜１６を形成する。ここで、選択トランジスタ領域では
ゲート酸化膜厚が０．０３（μｍ）程度、素子分離領域
の分離幅が約０．７５（μｍ）、厚さが０．２３（μ
ｍ）程度となる。又メモリセル領域では、トンネル酸化
膜の膜厚が約０．０１（μｍ）程度、素子の分離領域の
分離幅は０．７３（μｍ）程度、厚さは０．２１（μ
ｍ）程度になる。
に、レジストパターン１３を除去した後、熱処理により
全面を酸化し、メモリセル領域にトンネル酸化膜１６′
を形成するとともに選択トランジスタ領域のゲート酸化
膜１６を形成する。ここで、選択トランジスタ領域では
ゲート酸化膜厚が０．０３（μｍ）程度、素子分離領域
の分離幅が約０．７５（μｍ）、厚さが０．２３（μ
ｍ）程度となる。又メモリセル領域では、トンネル酸化
膜の膜厚が約０．０１（μｍ）程度、素子の分離領域の
分離幅は０．７３（μｍ）程度、厚さは０．２１（μ
ｍ）程度になる。
【００２３】最後に図２（ｆ）及び図３（ｆ）に示すよ
うに、第１ポリシリコン層１７を全面に堆積させ、メモ
リセル領域では各メモリセル毎に前記第１ポリシリコン
層１７をパターニングして浮遊ゲートを形成し、選択ト
ランジスタ領域では後で形成するワード線方向に連続的
にパターニングを行う。さらにＯＮＯ層１８第二ポリシ
リコン層１９を順次堆積した後、メモリセル領域では前
記第２ポリシリコン層１９を図１の平面図の縦方向にパ
ターニングしてワード線として形成し、選択トランジス
タ領域でも、同じ方向に沿ってパターニングする。その
後、メモリセル領域及び選択トランジスタ領域にｎ型不
純物をイオン注入し、拡散することによりソース、ドレ
インを形成する。さらに全面に層間絶縁膜２０を堆積し
た後、選択トランジスタの拡散層にコンタクトするビッ
ト線（図示せず）を形成してＮＡＮＤ型Ｅ2 ＰＲＯＭが
完成する。
うに、第１ポリシリコン層１７を全面に堆積させ、メモ
リセル領域では各メモリセル毎に前記第１ポリシリコン
層１７をパターニングして浮遊ゲートを形成し、選択ト
ランジスタ領域では後で形成するワード線方向に連続的
にパターニングを行う。さらにＯＮＯ層１８第二ポリシ
リコン層１９を順次堆積した後、メモリセル領域では前
記第２ポリシリコン層１９を図１の平面図の縦方向にパ
ターニングしてワード線として形成し、選択トランジス
タ領域でも、同じ方向に沿ってパターニングする。その
後、メモリセル領域及び選択トランジスタ領域にｎ型不
純物をイオン注入し、拡散することによりソース、ドレ
インを形成する。さらに全面に層間絶縁膜２０を堆積し
た後、選択トランジスタの拡散層にコンタクトするビッ
ト線（図示せず）を形成してＮＡＮＤ型Ｅ2 ＰＲＯＭが
完成する。
【００２４】以上の工程により選択トランジスタ領域及
びメモリセル領域において酸化膜５のエッチング除去工
程はそれぞれ一回ずつである。この結果、前記二つの領
域の素子分離領域幅及び厚さに大差を生じることなく、
ＮＡＮＤ型Ｅ2 ＰＲＯＭを形成することができる。
びメモリセル領域において酸化膜５のエッチング除去工
程はそれぞれ一回ずつである。この結果、前記二つの領
域の素子分離領域幅及び厚さに大差を生じることなく、
ＮＡＮＤ型Ｅ2 ＰＲＯＭを形成することができる。
【００２５】加えて図２（ｂ）及び図３（ｂ）で説明し
たようにチャネルイオン注入用のレジストパターン１０
が選択トランジスタ領域の酸化膜５のエッチングのマス
クも兼用している。従って、このエッチング用のレジス
トパターンを形成する必要がなく工程数は増加しない。
つまり、メモリセル領域と選択トランジスタ領域におけ
る素子分離幅及び膜厚差は０．０２（μｍ）程度であ
る。そして、従来と比べてメモリセル領域の幅は、０．
０３（μｍ）大きい。
たようにチャネルイオン注入用のレジストパターン１０
が選択トランジスタ領域の酸化膜５のエッチングのマス
クも兼用している。従って、このエッチング用のレジス
トパターンを形成する必要がなく工程数は増加しない。
つまり、メモリセル領域と選択トランジスタ領域におけ
る素子分離幅及び膜厚差は０．０２（μｍ）程度であ
る。そして、従来と比べてメモリセル領域の幅は、０．
０３（μｍ）大きい。
【００２６】従って、選択トランジスタ領域とメモリセ
ル領域とで耐圧の差は小さくなるとともに、メモリセル
領域における耐圧は従来よりも向上する。この耐圧の向
上について以下に図４を用いて述べる。
ル領域とで耐圧の差は小さくなるとともに、メモリセル
領域における耐圧は従来よりも向上する。この耐圧の向
上について以下に図４を用いて述べる。
【００２７】図４は、横軸に素子分離領域の幅（フィー
ルド幅）、縦軸に反転電圧（Ｖ）をとり、素子分離領域
の幅により耐圧がどのように変化するかを示している。
ここでは、耐圧向上のために行うイオン注入（フィール
ドスルーインプラ）の注入量が２×１０13（ｃｍ-2）と
１×１０13（ｃｍ-2）の２種の場合について同時に示し
た。
ルド幅）、縦軸に反転電圧（Ｖ）をとり、素子分離領域
の幅により耐圧がどのように変化するかを示している。
ここでは、耐圧向上のために行うイオン注入（フィール
ドスルーインプラ）の注入量が２×１０13（ｃｍ-2）と
１×１０13（ｃｍ-2）の２種の場合について同時に示し
た。
【００２８】従来技術を用いて素子分離領域の幅が０．
７５（μｍ）である選択トランジスタ領域に１０Ｖ程度
の耐圧を持たせるとした場合、メモリセル領域の素子分
離領域の幅は０．７０（μｍ）であるから、メモリセル
領域の耐圧は図からわかるように２Ｖ未満となり選択ト
ランジスタ領域との耐圧差が大きく、耐圧が低下する。
これは動作特性上好ましくない。ところが本実施例によ
れば、選択トランジスタ領域に１０Ｖ程度の耐圧を持た
せた場合には、イオン注入量が２×１０13（ｃｍ-2）の
耐圧差は約２Ｖ、１×１０13（ｃｍ-2）の場合は約１Ｖ
と小さく、又メモリセル領域の耐圧が低く動作が困難と
なる問題も生じない。
７５（μｍ）である選択トランジスタ領域に１０Ｖ程度
の耐圧を持たせるとした場合、メモリセル領域の素子分
離領域の幅は０．７０（μｍ）であるから、メモリセル
領域の耐圧は図からわかるように２Ｖ未満となり選択ト
ランジスタ領域との耐圧差が大きく、耐圧が低下する。
これは動作特性上好ましくない。ところが本実施例によ
れば、選択トランジスタ領域に１０Ｖ程度の耐圧を持た
せた場合には、イオン注入量が２×１０13（ｃｍ-2）の
耐圧差は約２Ｖ、１×１０13（ｃｍ-2）の場合は約１Ｖ
と小さく、又メモリセル領域の耐圧が低く動作が困難と
なる問題も生じない。
【００２９】以上の実施例ではＬＯＣＯＳ法による素子
分離の例について述べたが、トレンチ法による素子分離
についても同様に行うことができる。この場合、トレン
チ素子分離領域とゲート酸化膜又はトンネル酸化膜の境
界部に形成される。境界の露出及び電界集中を防止する
ための膜は後のエッチング工程で後退することがない。
この結果、寄生トランジスタの発生及びブレークダウン
電圧の低下を防ぐことができる。又、前記実施例と同様
にリソグラフィー工程を増やすこともない。
分離の例について述べたが、トレンチ法による素子分離
についても同様に行うことができる。この場合、トレン
チ素子分離領域とゲート酸化膜又はトンネル酸化膜の境
界部に形成される。境界の露出及び電界集中を防止する
ための膜は後のエッチング工程で後退することがない。
この結果、寄生トランジスタの発生及びブレークダウン
電圧の低下を防ぐことができる。又、前記実施例と同様
にリソグラフィー工程を増やすこともない。
【００３０】前述の実施例はＮＡＮＤ型Ｅ2 ＰＲＯＭの
セレクトゲート領域及びメモリセル領域について説明し
たが、本発明は互いに膜厚が異なるゲート酸化膜を有す
る複数の素子が一つの基板上に形成されるような半導体
装置であればすべて適用可能である。例えば、そのよう
な複数の素子があるＮＡＮＤ型Ｅ2 ＰＲＯＭや他の半導
体記憶装置全般、より具体的にはダイナミックＲＡＭス
タティクＲＡＭ，ＰＲＯＭ及びＥＲＯＭ等に適用可能で
ある。
セレクトゲート領域及びメモリセル領域について説明し
たが、本発明は互いに膜厚が異なるゲート酸化膜を有す
る複数の素子が一つの基板上に形成されるような半導体
装置であればすべて適用可能である。例えば、そのよう
な複数の素子があるＮＡＮＤ型Ｅ2 ＰＲＯＭや他の半導
体記憶装置全般、より具体的にはダイナミックＲＡＭス
タティクＲＡＭ，ＰＲＯＭ及びＥＲＯＭ等に適用可能で
ある。
【００３１】
【発明の効果】本発明によれば、互いに膜厚の異なるゲ
ート酸化膜等が形成される半導体素子が複数個形成され
る半導体装置において前記各半導体素子の素子分離領域
の幅及び膜厚をほぼ均一に形成することができ、分離能
力の低下を招くことがない。
ート酸化膜等が形成される半導体素子が複数個形成され
る半導体装置において前記各半導体素子の素子分離領域
の幅及び膜厚をほぼ均一に形成することができ、分離能
力の低下を招くことがない。
【図１】本発明の半導体装置の一実施例であるＮＡＮＤ
型Ｅ2 ＰＲＯＭの平面図。
型Ｅ2 ＰＲＯＭの平面図。
【図２】本発明の半導体装置の一実施例であるＮＡＮＤ
型Ｅ2 ＰＲＯＭの選択トランジスタ領域を示す工程別断
面図。
型Ｅ2 ＰＲＯＭの選択トランジスタ領域を示す工程別断
面図。
【図３】本発明の半導体装置の一実施例であるＮＡＮＤ
型Ｅ2 ＰＲＯＭのメモリセル領域を示す工程断面図。
型Ｅ2 ＰＲＯＭのメモリセル領域を示す工程断面図。
【図４】本発明の一実施例の効果を説明するための特性
図。
図。
【図５】本発明の従来例を説明するための平面図。
１…シリコン基板 ４，４′，１２，１２′，１４，１５，１５′，３５…
素子分離領域 ５，１１，１１′…酸化膜 １３…レジストパターン １６…ゲート酸化膜 １６′…トンネル酸化膜 １７…第１ポリシリコン層 １８…ＯＮＯ膜 １９…第２ポリシリコン層 ２０…層間絶縁膜
素子分離領域 ５，１１，１１′…酸化膜 １３…レジストパターン １６…ゲート酸化膜 １６′…トンネル酸化膜 １７…第１ポリシリコン層 １８…ＯＮＯ膜 １９…第２ポリシリコン層 ２０…層間絶縁膜
フロントページの続き (72)発明者 ヘミンク ゲルトヤン 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 丸山 徹 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (6)
- 【請求項１】半導体基板と、酸化膜厚の異なる前記半導
体基板の酸化膜を一部に有し、この酸化膜厚が異なる少
なくとも複数の半導体素子と、前記半導体基板上に形成
され、前記複数の素子間を絶縁分離する素子分離領域と
を備え、前記複数の素子を絶縁分離する素子分離領域
は、その素子領域との界面において直線状に形成される
ことを特徴とする半導体装置。 - 【請求項２】前記複数の半導体素子の一方は浮遊ゲート
型メモリセルであって、 この浮遊ゲート型メモリセルの一部の酸化膜はトンネル
酸化膜であり他方は前記メモリセルを選択するための選
択トランジスタであって、この選択トランジスタの一部
の酸化膜はゲート酸化膜であることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】半導体基板表面に、第１の酸化膜を形成す
る工程と、 前記半導体基板上に形成される複数の半導体素子間の電
気的絶縁を行う素子分離領域を形成する工程と、 前記素子分離領域に囲まれる素子領域の第１領域上に第
１のレジストパターンを形成する工程と、 前記第１のレジストパターンが形成されない素子領域の
第２領域の第１の酸化膜を除去する工程と、 前記第１のレジストパターンを除去する工程と、 前記半導体基板の表面に第２の酸化膜を形成する工程
と、 前記素子領域の第２領域上に第２のレジストパターンを
形成する工程と、 前記素子領域の第１領域上の酸化膜を除去する工程と、 前記第２のレジストを除去する工程と、 前記半導体基板表面に第３の酸化膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 【請求項４】前記第２の領域に選択トランジスタを形成
し、前記第１の領域に電荷蓄積層を有する不揮発性メモ
リを形成することを特徴とする請求項３記載の半導体装
置の製造方法。 - 【請求項５】前記第３の酸化膜上にシリコン膜を形成し
た後、前記第１領域では前記シリコン膜を電荷蓄積層と
するべくパターニングし、その後、ＯＮＯ膜、シリコン
層を順次形成し、第２領域には選択トランジスタを形成
し、第１領域には電荷蓄積層を有する不揮発性メモリを
形成することを特徴とする請求項３記載の半導体装置の
製造方法。 - 【請求項６】前記第１のレジストパターンを用いた酸化
膜の除去工程の前に前記レジストパターンをマスクとし
て前記第２領域の半導体基板表面にチャネルイオン注入
を行うことを特徴とする請求項３記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6123356A JPH07335738A (ja) | 1994-06-06 | 1994-06-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6123356A JPH07335738A (ja) | 1994-06-06 | 1994-06-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07335738A true JPH07335738A (ja) | 1995-12-22 |
Family
ID=14858558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6123356A Pending JPH07335738A (ja) | 1994-06-06 | 1994-06-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07335738A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326267B1 (en) | 1998-05-18 | 2001-12-04 | Nec Corporation | Method of forming non-volatile semiconductor memory |
| US7138674B2 (en) | 2003-05-16 | 2006-11-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
1994
- 1994-06-06 JP JP6123356A patent/JPH07335738A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326267B1 (en) | 1998-05-18 | 2001-12-04 | Nec Corporation | Method of forming non-volatile semiconductor memory |
| US7138674B2 (en) | 2003-05-16 | 2006-11-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
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