JPH0982924A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0982924A JPH0982924A JP7236339A JP23633995A JPH0982924A JP H0982924 A JPH0982924 A JP H0982924A JP 7236339 A JP7236339 A JP 7236339A JP 23633995 A JP23633995 A JP 23633995A JP H0982924 A JPH0982924 A JP H0982924A
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- film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【課題】 ＳＡＳ工程を用いて製造した不揮発性半導体
記憶装置において、安定した特性が実現する。さらに、
浮遊ゲートと基板間の耐圧劣化、電荷保持特性の劣化、
さらにはトランジスタ特性への悪影響といったものを最
小限に抑制し、製品の信頼性を向上させる。 【解決手段】 多数のメモリセルのソース拡散層を接続
するソース拡散層配線と、浮遊ゲート電極及び制御ゲー
ト電極を有する不揮発性メリセルアレイを形成する際、
制御ゲート電極に自己整合的に素子分離絶縁膜をエッチ
ング除去し、その部分にソース拡散層配線を形成する半
導体記憶装置の製造方法において、素子分離絶縁膜を除
去する前にゲート電極側面に絶縁膜（４２）を形成する
工程と、その後にソース拡散層配線を形成する領域にエ
ッチングを施し、素子分離絶縁膜（１０１）をエッチン
グ除去する工程とを具備する。
記憶装置において、安定した特性が実現する。さらに、
浮遊ゲートと基板間の耐圧劣化、電荷保持特性の劣化、
さらにはトランジスタ特性への悪影響といったものを最
小限に抑制し、製品の信頼性を向上させる。 【解決手段】 多数のメモリセルのソース拡散層を接続
するソース拡散層配線と、浮遊ゲート電極及び制御ゲー
ト電極を有する不揮発性メリセルアレイを形成する際、
制御ゲート電極に自己整合的に素子分離絶縁膜をエッチ
ング除去し、その部分にソース拡散層配線を形成する半
導体記憶装置の製造方法において、素子分離絶縁膜を除
去する前にゲート電極側面に絶縁膜（４２）を形成する
工程と、その後にソース拡散層配線を形成する領域にエ
ッチングを施し、素子分離絶縁膜（１０１）をエッチン
グ除去する工程とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法に関わり、特にフラッシュＥＥＰＲＯＭ等の不
揮発性半導体記憶装置の高密度メモリセルアレイを製造
する場合に使用されるＳＡＳ（Self Aligned Source ）
技術に関するものである。
製造方法に関わり、特にフラッシュＥＥＰＲＯＭ等の不
揮発性半導体記憶装置の高密度メモリセルアレイを製造
する場合に使用されるＳＡＳ（Self Aligned Source ）
技術に関するものである。
【０００２】
【従来の技術】高密度不揮発性メモリ、特にＮＯＲ型フ
ラッシュメモリのメモリセルアレイを製造する場合にお
いて、各セルのソース拡散層とその拡散層間を接続する
拡散配線層をゲート電極配線に自己整合的に形成する技
術がY. OhshimaらによりＥＰＲＯＭに用いた例が開示さ
れている（IEDM Digest of Technical Papers, p95, 19
90）。それによれば、素子分離酸化膜、ゲート電極を形
成後に、例えばフォトレジストでゲートのドレイン拡散
層となる側半分をカバーし、ソース拡散層及び配線層と
なる領域を開口して素子分離領域をエッチング除去する
ものである。これは、ＳＡＳ（Self Aligned Source ）
技術と呼ばれる。
ラッシュメモリのメモリセルアレイを製造する場合にお
いて、各セルのソース拡散層とその拡散層間を接続する
拡散配線層をゲート電極配線に自己整合的に形成する技
術がY. OhshimaらによりＥＰＲＯＭに用いた例が開示さ
れている（IEDM Digest of Technical Papers, p95, 19
90）。それによれば、素子分離酸化膜、ゲート電極を形
成後に、例えばフォトレジストでゲートのドレイン拡散
層となる側半分をカバーし、ソース拡散層及び配線層と
なる領域を開口して素子分離領域をエッチング除去する
ものである。これは、ＳＡＳ（Self Aligned Source ）
技術と呼ばれる。
【０００３】以下、図１０〜１３を参照してＳＡＳ技術
の詳細を説明する。図１０は半導体基板を斜めから見た
図である。半導体基板１００表面にストライプ状に素子
分離酸化膜１０１が形成される。素子分離酸化膜１０１
は周知のＬＯＣＯＳ法（選択酸化法）等により形成され
る。
の詳細を説明する。図１０は半導体基板を斜めから見た
図である。半導体基板１００表面にストライプ状に素子
分離酸化膜１０１が形成される。素子分離酸化膜１０１
は周知のＬＯＣＯＳ法（選択酸化法）等により形成され
る。
【０００４】続いて、図１１に示すように、浮遊ゲー
ト、制御ゲート等が形成される。形成工程は以下の通り
である。上述のように半導体基板１００の表面にストラ
イプ状の素子分離絶縁膜１０１を形成した後、順に酸化
膜層３１、素子分離絶縁膜１０１上にスリットの形成さ
れたポリシリコン層３２、酸化膜層３３及びポリシリコ
ン層３４から構成される積層膜を形成し、素子分離絶縁
膜１０１に直交してストライプ上にパターンニングす
る。この結果、酸化膜層３１はゲート絶縁膜、ポリシリ
コン層３２は浮遊ゲート、酸化膜層３３はゲート間絶縁
膜、ポリシリコン層３４は制御ゲートとなる。
ト、制御ゲート等が形成される。形成工程は以下の通り
である。上述のように半導体基板１００の表面にストラ
イプ状の素子分離絶縁膜１０１を形成した後、順に酸化
膜層３１、素子分離絶縁膜１０１上にスリットの形成さ
れたポリシリコン層３２、酸化膜層３３及びポリシリコ
ン層３４から構成される積層膜を形成し、素子分離絶縁
膜１０１に直交してストライプ上にパターンニングす
る。この結果、酸化膜層３１はゲート絶縁膜、ポリシリ
コン層３２は浮遊ゲート、酸化膜層３３はゲート間絶縁
膜、ポリシリコン層３４は制御ゲートとなる。
【０００５】続いて、図１２に示すように、フォトレジ
スト１０４を全面に塗布した後、上述の積層膜間を一つ
おきに覆うようレジスト１０４を加工する。さらに、レ
ジスト１０４をマスクとして、露出している素子分離絶
縁膜１０１をエッチング除去し半導体基板１００を露出
させる。この時、ワード線はほとんどエッチングされな
い条件でエッチングを行うと、ワード線端部に自己整合
的に素子分離領域を除去できるのである。
スト１０４を全面に塗布した後、上述の積層膜間を一つ
おきに覆うようレジスト１０４を加工する。さらに、レ
ジスト１０４をマスクとして、露出している素子分離絶
縁膜１０１をエッチング除去し半導体基板１００を露出
させる。この時、ワード線はほとんどエッチングされな
い条件でエッチングを行うと、ワード線端部に自己整合
的に素子分離領域を除去できるのである。
【０００６】続いて、図１３に示すように、イオン注入
等で拡散層を形成すると、メモリセルのソース領域が制
御ゲートないしワード線に平行に電気的に接続され、そ
の結果拡散層配線により共通ソース線が形成される。
等で拡散層を形成すると、メモリセルのソース領域が制
御ゲートないしワード線に平行に電気的に接続され、そ
の結果拡散層配線により共通ソース線が形成される。
【０００７】ところが、ＳＡＳ技術をフラッシュメモリ
に適用した場合、いくつかの問題点が存在することが判
ってきた。これを図１４を用いて説明する。まず、素子
分離用の絶縁膜を除去する工程において、メモリセルの
ソース拡散層２０１となる領域がエッチングにさらされ
る。通常エッチングは酸化膜をエッチングする条件で行
い、シリコン基板のエッチングは余り行われない条件で
はおこなうものの、この過程においてソース拡散層近傍
に基板の「掘れ」２０２が発生する。この「掘れ」はソ
ース拡散層に電子を引き抜く動作をさせるＮＯＲ型のフ
ラッシュメモリにおいて、表面不純物濃度の不安定性や
後酸化工程でのゲートバーズビーク２０３の侵入による
消去スピードのバラツキやその低下といった問題を引き
起こす。
に適用した場合、いくつかの問題点が存在することが判
ってきた。これを図１４を用いて説明する。まず、素子
分離用の絶縁膜を除去する工程において、メモリセルの
ソース拡散層２０１となる領域がエッチングにさらされ
る。通常エッチングは酸化膜をエッチングする条件で行
い、シリコン基板のエッチングは余り行われない条件で
はおこなうものの、この過程においてソース拡散層近傍
に基板の「掘れ」２０２が発生する。この「掘れ」はソ
ース拡散層に電子を引き抜く動作をさせるＮＯＲ型のフ
ラッシュメモリにおいて、表面不純物濃度の不安定性や
後酸化工程でのゲートバーズビーク２０３の侵入による
消去スピードのバラツキやその低下といった問題を引き
起こす。
【０００８】さらには、エッチング中に、浮遊ゲート３
２近傍やシリコン基板１００にエッチングの副生成物や
不純物が叩きこまれる現象がおきる為、ＳＡＳのエッチ
ング後の工程で浮遊ゲートを取り囲む後酸化膜２０５を
形成する場合に、その酸化膜に欠陥が発生したりしてメ
モリセルの電荷保持特性を劣化させたり、極端な場合に
は浮遊ゲートとシリコン基板の短絡といった現象がおき
る。代表的な不純物は例えばＣ（カーボン）といったも
のである。また、そのような不純物が浮遊ゲート直下に
侵入することにより界面準位を発生させ、メモリセルの
トランジスタ特性が劣化する場合もある。
２近傍やシリコン基板１００にエッチングの副生成物や
不純物が叩きこまれる現象がおきる為、ＳＡＳのエッチ
ング後の工程で浮遊ゲートを取り囲む後酸化膜２０５を
形成する場合に、その酸化膜に欠陥が発生したりしてメ
モリセルの電荷保持特性を劣化させたり、極端な場合に
は浮遊ゲートとシリコン基板の短絡といった現象がおき
る。代表的な不純物は例えばＣ（カーボン）といったも
のである。また、そのような不純物が浮遊ゲート直下に
侵入することにより界面準位を発生させ、メモリセルの
トランジスタ特性が劣化する場合もある。
【０００９】
【発明が解決しようとする課題】上述したように、メモ
リセルを微細化する為に用いられるＳＡＳ工程において
は、その長時間の酸化膜エッチング工程において浮遊ゲ
ート近傍のシリコン基板の「掘れ」や不純物の侵入によ
って引き起こされる性能や信頼性の劣化が生じる。本発
明は、これらの問題を工程の増加を最小限に抑制しつつ
解決しようとするものである。
リセルを微細化する為に用いられるＳＡＳ工程において
は、その長時間の酸化膜エッチング工程において浮遊ゲ
ート近傍のシリコン基板の「掘れ」や不純物の侵入によ
って引き起こされる性能や信頼性の劣化が生じる。本発
明は、これらの問題を工程の増加を最小限に抑制しつつ
解決しようとするものである。
【００１０】
【課題を解決するための手段】本発明は、ＳＡＳ工程の
酸化膜エッチングを行う前に絶縁膜を堆積し、この絶縁
膜により浮遊ゲート側面を保護しつつ素子分離酸化膜を
エッチング除去するものである。
酸化膜エッチングを行う前に絶縁膜を堆積し、この絶縁
膜により浮遊ゲート側面を保護しつつ素子分離酸化膜を
エッチング除去するものである。
【００１１】すなわち、本発明では、多数のメモリセル
のソース拡散層を接続するソース拡散層配線と、浮遊ゲ
ート電極及び制御ゲート電極を有する不揮発性メリセル
アレイを形成する際、制御ゲート電極に自己整合的に素
子分離絶縁膜をエッチング除去し、その部分にソース拡
散層配線を形成する半導体記憶装置の製造方法におい
て、素子分離絶縁膜を除去する前にゲート電極側面に絶
縁膜を形成する工程と、その後にソース拡散層配線を形
成する領域にエッチングを施し、素子分離絶縁膜をエッ
チング除去する工程とを具備することを特徴とする半導
体記憶装置の製造方法を提供する。
のソース拡散層を接続するソース拡散層配線と、浮遊ゲ
ート電極及び制御ゲート電極を有する不揮発性メリセル
アレイを形成する際、制御ゲート電極に自己整合的に素
子分離絶縁膜をエッチング除去し、その部分にソース拡
散層配線を形成する半導体記憶装置の製造方法におい
て、素子分離絶縁膜を除去する前にゲート電極側面に絶
縁膜を形成する工程と、その後にソース拡散層配線を形
成する領域にエッチングを施し、素子分離絶縁膜をエッ
チング除去する工程とを具備することを特徴とする半導
体記憶装置の製造方法を提供する。
【００１２】また、本発明においては、多数のメモリセ
ルのソース拡散層を接続するソース拡散層配線と、浮遊
ゲート電極及び制御ゲート電極を有する不揮発性メリセ
ルアレイを形成する際、制御ゲート電極に自己整合的に
素子分離絶縁膜をエッチング除去し、その部分にソース
拡散層配線を形成する半導体記憶装置の製造方法におい
て、制御ゲート電極をパターンニングする前に制御ゲー
ト電極上に保護絶縁膜を形成することにより制御ゲート
電極上に自己整合的にキャップとなる保護絶縁膜層を形
成する工程と、素子分離絶縁膜を除去する前にゲート電
極側面に絶縁膜を形成する工程と、その後にソース拡散
層配線を形成する領域にエッチングを施し、素子分離絶
縁膜をエッチング除去する工程とを具備することを特徴
とする半導体記憶装置の製造方法を提供する。ここで、
保護絶縁膜層の膜厚は素子分離絶縁膜とほぼ等しい時間
でエッチングされるよう設定されている。すなわち、保
護絶縁膜層と素子分離絶縁膜はほぼ等しいエッチングレ
ートを有し、素子分離絶縁膜の最大膜厚は保護絶縁膜層
の膜厚とほぼ等しいことを特徴とする。
ルのソース拡散層を接続するソース拡散層配線と、浮遊
ゲート電極及び制御ゲート電極を有する不揮発性メリセ
ルアレイを形成する際、制御ゲート電極に自己整合的に
素子分離絶縁膜をエッチング除去し、その部分にソース
拡散層配線を形成する半導体記憶装置の製造方法におい
て、制御ゲート電極をパターンニングする前に制御ゲー
ト電極上に保護絶縁膜を形成することにより制御ゲート
電極上に自己整合的にキャップとなる保護絶縁膜層を形
成する工程と、素子分離絶縁膜を除去する前にゲート電
極側面に絶縁膜を形成する工程と、その後にソース拡散
層配線を形成する領域にエッチングを施し、素子分離絶
縁膜をエッチング除去する工程とを具備することを特徴
とする半導体記憶装置の製造方法を提供する。ここで、
保護絶縁膜層の膜厚は素子分離絶縁膜とほぼ等しい時間
でエッチングされるよう設定されている。すなわち、保
護絶縁膜層と素子分離絶縁膜はほぼ等しいエッチングレ
ートを有し、素子分離絶縁膜の最大膜厚は保護絶縁膜層
の膜厚とほぼ等しいことを特徴とする。
【００１３】本発明をより詳細に述べると、以下の通り
となる。すなわち、本発明では半導体基板表面にストラ
イプ状の素子分離絶縁膜を形成する工程と、半導体基板
表面上に順に第１の絶縁膜層、素子分離絶縁膜上にスリ
ットの形成された第１の導電膜層、第２の絶縁膜層及び
第２の導電膜層から構成される積層膜を形成し、素子分
離絶縁膜に直交してストライプ上にパターンニングする
ことにより、第１の導電膜をゲート絶縁膜、第１の導電
膜層を浮遊ゲート、第２の絶縁膜層をゲート間絶縁膜、
第２の導電膜層を制御ゲートとなるよう加工する工程
と、パターンニングされストライプ状となった積層膜の
側壁に保護絶縁膜を形成する工程と、パターンニングさ
れストライプ状となった積層膜間を一つおきに覆うよう
レジストを形成する工程と、レジストをマスクとして露
出している素子分離絶縁膜をエッチング除去する工程と
を具備する半導体記憶装置の製造方法を提供する。ここ
で、積層膜はさらに第２の導電膜層上に形成されたゲー
ト保護絶縁膜を具備してもよく、この場合、ゲート保護
絶縁膜の膜厚は素子分離絶縁膜とほぼ等しい時間でエッ
チングされるよう設定される。すなわち、ゲート保護絶
縁膜と素子分離絶縁膜はほぼ等しいエッチングレートを
有し、素子分離絶縁膜の最大膜厚はゲート保護絶縁膜の
膜厚とほぼ等しい。
となる。すなわち、本発明では半導体基板表面にストラ
イプ状の素子分離絶縁膜を形成する工程と、半導体基板
表面上に順に第１の絶縁膜層、素子分離絶縁膜上にスリ
ットの形成された第１の導電膜層、第２の絶縁膜層及び
第２の導電膜層から構成される積層膜を形成し、素子分
離絶縁膜に直交してストライプ上にパターンニングする
ことにより、第１の導電膜をゲート絶縁膜、第１の導電
膜層を浮遊ゲート、第２の絶縁膜層をゲート間絶縁膜、
第２の導電膜層を制御ゲートとなるよう加工する工程
と、パターンニングされストライプ状となった積層膜の
側壁に保護絶縁膜を形成する工程と、パターンニングさ
れストライプ状となった積層膜間を一つおきに覆うよう
レジストを形成する工程と、レジストをマスクとして露
出している素子分離絶縁膜をエッチング除去する工程と
を具備する半導体記憶装置の製造方法を提供する。ここ
で、積層膜はさらに第２の導電膜層上に形成されたゲー
ト保護絶縁膜を具備してもよく、この場合、ゲート保護
絶縁膜の膜厚は素子分離絶縁膜とほぼ等しい時間でエッ
チングされるよう設定される。すなわち、ゲート保護絶
縁膜と素子分離絶縁膜はほぼ等しいエッチングレートを
有し、素子分離絶縁膜の最大膜厚はゲート保護絶縁膜の
膜厚とほぼ等しい。
【００１４】以上のように構成することにより、メモリ
セル側面を絶縁膜で保護した後にＳＡＳ工程を実施する
ので、メモリセルトランジスタの浮遊ゲート近傍がエッ
チングにさらされることはなくなり、その結果、浮遊ゲ
ートのエッジ近傍の半導体基板が掘られることはなく、
消去特性等の変動が防止される。。
セル側面を絶縁膜で保護した後にＳＡＳ工程を実施する
ので、メモリセルトランジスタの浮遊ゲート近傍がエッ
チングにさらされることはなくなり、その結果、浮遊ゲ
ートのエッジ近傍の半導体基板が掘られることはなく、
消去特性等の変動が防止される。。
【００１５】さらに、エッチング中の副生成物の侵入に
ついても、侵入したとしても浮遊ゲートから離れた位置
となること及び、浮遊ゲート周辺が既に厚い側壁絶縁膜
を含む正常な状態で形成された絶縁膜でおおわれている
ため、浮遊ゲートと基板間の耐圧劣化、電荷保持特性の
劣化、さらにはトランジスタ特性への悪影響といったも
のが最小限に抑制される。
ついても、侵入したとしても浮遊ゲートから離れた位置
となること及び、浮遊ゲート周辺が既に厚い側壁絶縁膜
を含む正常な状態で形成された絶縁膜でおおわれている
ため、浮遊ゲートと基板間の耐圧劣化、電荷保持特性の
劣化、さらにはトランジスタ特性への悪影響といったも
のが最小限に抑制される。
【００１６】
【発明の実施の形態】続いて、本発明の最良の実施形態
を図面を参照して説明する。図１０、図１１に示すよう
に、シリコン基板１００上に、互いに直交するようにス
トライプ状の素子分離酸化膜１０１とワード線３４等を
形成する。すなわち、半導体基板１００表面にＬＯＣＯ
Ｓ法（選択酸化法）等によりストライプ状に素子分離酸
化膜１０１を形成し、続いて浮遊ゲート、制御ゲート等
を加工形成する。形成工程は以下の通りである。上述の
ように半導体基板１００の表面にストライプ状の素子分
離絶縁膜１０１を形成した後、順に酸化膜層３１、素子
分離絶縁膜１０１上にスリットの形成されたポリシリコ
ン層３２、酸化膜層３３及びポリシリコン層３４から構
成される積層膜を形成し、素子分離絶縁膜１０１に直交
してストライプ上にパターンニングする。この結果、酸
化膜層３１はゲート絶縁膜、ポリシリコン層３２は浮遊
ゲート、酸化膜層３３はゲート間絶縁膜、ポリシリコン
層３４は制御ゲートとなる。ここまでの工程は従来例と
共通である。
を図面を参照して説明する。図１０、図１１に示すよう
に、シリコン基板１００上に、互いに直交するようにス
トライプ状の素子分離酸化膜１０１とワード線３４等を
形成する。すなわち、半導体基板１００表面にＬＯＣＯ
Ｓ法（選択酸化法）等によりストライプ状に素子分離酸
化膜１０１を形成し、続いて浮遊ゲート、制御ゲート等
を加工形成する。形成工程は以下の通りである。上述の
ように半導体基板１００の表面にストライプ状の素子分
離絶縁膜１０１を形成した後、順に酸化膜層３１、素子
分離絶縁膜１０１上にスリットの形成されたポリシリコ
ン層３２、酸化膜層３３及びポリシリコン層３４から構
成される積層膜を形成し、素子分離絶縁膜１０１に直交
してストライプ上にパターンニングする。この結果、酸
化膜層３１はゲート絶縁膜、ポリシリコン層３２は浮遊
ゲート、酸化膜層３３はゲート間絶縁膜、ポリシリコン
層３４は制御ゲートとなる。ここまでの工程は従来例と
共通である。
【００１７】続いて、図１に示すように、メモリセルト
ランジスタのソース・ドレイン形成のためのイオン注入
を行う。例えば、ソース３０１形成のために５ｅ１５cm
-2のヒ素を、ドレイン３０２形成のために２ｅ１５cm-2
のヒ素を例えば加速電圧４０KeV でイオン注入する。な
お、図１は図１１の素子分離酸化膜の存しない領域Ａ−
Ａ' の断面図である。
ランジスタのソース・ドレイン形成のためのイオン注入
を行う。例えば、ソース３０１形成のために５ｅ１５cm
-2のヒ素を、ドレイン３０２形成のために２ｅ１５cm-2
のヒ素を例えば加速電圧４０KeV でイオン注入する。な
お、図１は図１１の素子分離酸化膜の存しない領域Ａ−
Ａ' の断面図である。
【００１８】続いて、図２に示すように、２０ｎｍ程度
の熱酸化膜４０１を形成した後、例えば１００ｎｍ程度
の酸化膜４０２をＣＶＤ法などの公知の技術で堆積す
る。次に全面に酸化膜の異方性ＲＩＥエッチングを行
う。この結果を図３に示す。この結果、ゲートの側面に
サイドウォール状に酸化膜を残すことができる。
の熱酸化膜４０１を形成した後、例えば１００ｎｍ程度
の酸化膜４０２をＣＶＤ法などの公知の技術で堆積す
る。次に全面に酸化膜の異方性ＲＩＥエッチングを行
う。この結果を図３に示す。この結果、ゲートの側面に
サイドウォール状に酸化膜を残すことができる。
【００１９】続いて、図４に示すようにフォトリソグラ
フィ工程によりソース拡散層配線上を開口するようにパ
ターンニングを行う。次に、このフォトレジスト６０１
をマスクにソース拡散層配線となる部分の素子分離酸化
膜１０１を異方性エッチングにより除去する。ストライ
プ状に形成された素子分離酸化膜の膜厚は例えば２００
ｎｍ前後である。図４は図１１における素子分離酸化膜
の存する領域Ｂ−Ｂ'の断面図である。なお、この状態
での領域Ａ−Ａ' の断面図を図５に示す。図４、５に示
すように、浮遊ゲートのエッジは側壁に形成された酸化
膜で保護されており、浮遊ゲートのエッジ近傍が酸化膜
のエッチングにさらされることが防止される。
フィ工程によりソース拡散層配線上を開口するようにパ
ターンニングを行う。次に、このフォトレジスト６０１
をマスクにソース拡散層配線となる部分の素子分離酸化
膜１０１を異方性エッチングにより除去する。ストライ
プ状に形成された素子分離酸化膜の膜厚は例えば２００
ｎｍ前後である。図４は図１１における素子分離酸化膜
の存する領域Ｂ−Ｂ'の断面図である。なお、この状態
での領域Ａ−Ａ' の断面図を図５に示す。図４、５に示
すように、浮遊ゲートのエッジは側壁に形成された酸化
膜で保護されており、浮遊ゲートのエッジ近傍が酸化膜
のエッチングにさらされることが防止される。
【００２０】その後、素子分離酸化膜の除去された領域
にセルのソース拡散層を接続するためのソース配線層８
０１用にＮ型不純物を導入する例えばヒ素を加速電圧４
０KeV 、２ｅ１５cm-2でイオン注入する。これを図６に
示す。なお、図６は領域Ｂ−Ｂ' の断面図である。
にセルのソース拡散層を接続するためのソース配線層８
０１用にＮ型不純物を導入する例えばヒ素を加速電圧４
０KeV 、２ｅ１５cm-2でイオン注入する。これを図６に
示す。なお、図６は領域Ｂ−Ｂ' の断面図である。
【００２１】その後、周辺回路の形成のためのイオン注
入を行った後に、層間絶縁膜を形成し、コンタクトホー
ルを開口し、配線層を形成してデバイスが完成する。と
ころで、除去すべき素子分離酸化膜の膜厚が厚いと、図
４、５のような形状とはならず、ソース線領域にある素
子分離酸化膜のエッチング中に側壁酸化膜が後退し、浮
遊ゲートと制御ゲートとの間の絶縁膜の近傍や、ひどい
場合には側壁が消滅し、浮遊ゲートと基板間の酸化膜近
傍もエッチングにさらされることが起こり得る。もし、
そのようになれば、絶縁膜の信頼性が低下してしまう危
険が発生し、特に浮遊ゲート近傍までエッチングされる
と本発明で期待される効果そのものが失われる場合もあ
る。
入を行った後に、層間絶縁膜を形成し、コンタクトホー
ルを開口し、配線層を形成してデバイスが完成する。と
ころで、除去すべき素子分離酸化膜の膜厚が厚いと、図
４、５のような形状とはならず、ソース線領域にある素
子分離酸化膜のエッチング中に側壁酸化膜が後退し、浮
遊ゲートと制御ゲートとの間の絶縁膜の近傍や、ひどい
場合には側壁が消滅し、浮遊ゲートと基板間の酸化膜近
傍もエッチングにさらされることが起こり得る。もし、
そのようになれば、絶縁膜の信頼性が低下してしまう危
険が発生し、特に浮遊ゲート近傍までエッチングされる
と本発明で期待される効果そのものが失われる場合もあ
る。
【００２２】これを防止するための第２の実施例を図７
〜図９に示す。この実施例では、ワード線３４をパター
ニングする前に上部にエッチングすべき素子分離酸化膜
１０１とほぼ近い膜厚の酸化膜３８をキャップ材として
ワード線に自己整合的に形成しておく。形成方法は、例
えば、パターニング前のポリシリコンないしタングステ
ンシリサイド層３０４の上部に絶縁膜を形成し、その後
にリソグラフィ工程、キャップ材のエッチング工程、ゲ
ートエッチング工程を行う。ここから後は、上述の実施
例と同じ工程を用いれば良い。この構造の場合、第１の
実施例の図４に対応する図を図７〜図９に示す。図７は
エッチング前の状態、図８はエッチング後の状態、図９
はレジストをアッシングした後の状態である。なお、８
０はレジストである。この様に、キャップ材３８の膜厚
を調整すればサイドウォール酸化膜の肩が下がって浮遊
ゲートと制御ゲート間の絶縁膜が露出することを防止で
きる。キャップ材の膜厚は、素子分離絶縁膜と同じシリ
コン酸化膜を用いる場合には除去する素子分離領域の酸
化膜厚とほぼ同一の膜厚の酸化膜をキャップ材として形
成する必要がある。例えば、素子分離酸化膜厚が２５０
ｎｍの場合、２５０ｎｍ前後の膜厚を形成するのが望ま
しい。なお、むやみにこのキャップ材を厚くすると、例
えばゲート酸化膜をエッチングする際に、制御ゲート間
隔が狭い場所でエッチング速度が低下するマイクロロー
ディング効果が大きくなり、エッチングの制御性に問題
が発生する。さらにキャップ材加工による寸法変換差が
入りやすくなるといった問題もあるため、必要最低限の
膜厚を形成すべきである。ここで問題となるマイクロロ
ーディング効果とは、パターン密度の疎な部分と密な部
分とでエッチングレートが異なる現象である。また、寸
法変換差はキャップ材が完全には垂直に加工できない場
合、キャップ材のトップとボトムで寸法が微妙に異なる
問題を指している。
〜図９に示す。この実施例では、ワード線３４をパター
ニングする前に上部にエッチングすべき素子分離酸化膜
１０１とほぼ近い膜厚の酸化膜３８をキャップ材として
ワード線に自己整合的に形成しておく。形成方法は、例
えば、パターニング前のポリシリコンないしタングステ
ンシリサイド層３０４の上部に絶縁膜を形成し、その後
にリソグラフィ工程、キャップ材のエッチング工程、ゲ
ートエッチング工程を行う。ここから後は、上述の実施
例と同じ工程を用いれば良い。この構造の場合、第１の
実施例の図４に対応する図を図７〜図９に示す。図７は
エッチング前の状態、図８はエッチング後の状態、図９
はレジストをアッシングした後の状態である。なお、８
０はレジストである。この様に、キャップ材３８の膜厚
を調整すればサイドウォール酸化膜の肩が下がって浮遊
ゲートと制御ゲート間の絶縁膜が露出することを防止で
きる。キャップ材の膜厚は、素子分離絶縁膜と同じシリ
コン酸化膜を用いる場合には除去する素子分離領域の酸
化膜厚とほぼ同一の膜厚の酸化膜をキャップ材として形
成する必要がある。例えば、素子分離酸化膜厚が２５０
ｎｍの場合、２５０ｎｍ前後の膜厚を形成するのが望ま
しい。なお、むやみにこのキャップ材を厚くすると、例
えばゲート酸化膜をエッチングする際に、制御ゲート間
隔が狭い場所でエッチング速度が低下するマイクロロー
ディング効果が大きくなり、エッチングの制御性に問題
が発生する。さらにキャップ材加工による寸法変換差が
入りやすくなるといった問題もあるため、必要最低限の
膜厚を形成すべきである。ここで問題となるマイクロロ
ーディング効果とは、パターン密度の疎な部分と密な部
分とでエッチングレートが異なる現象である。また、寸
法変換差はキャップ材が完全には垂直に加工できない場
合、キャップ材のトップとボトムで寸法が微妙に異なる
問題を指している。
【００２３】なお、本発明のセル側壁に形成するサイド
ウォール材は絶縁膜でなくてはならない。例えば、多結
晶シリコン等でも側壁は形成できるが、シリコン基板と
多結晶シリコン基板の短絡が発生する危険があり、する
と多結晶シリコンと浮遊ゲートや制御ゲート間には薄い
後酸化膜しか存在せず結果的に電荷保持特性の劣化や浮
遊ゲートと基板間の短絡につながる為、本発明の効果が
達成できない。
ウォール材は絶縁膜でなくてはならない。例えば、多結
晶シリコン等でも側壁は形成できるが、シリコン基板と
多結晶シリコン基板の短絡が発生する危険があり、する
と多結晶シリコンと浮遊ゲートや制御ゲート間には薄い
後酸化膜しか存在せず結果的に電荷保持特性の劣化や浮
遊ゲートと基板間の短絡につながる為、本発明の効果が
達成できない。
【００２４】
【発明の効果】以上述べたように、本発明を用いると、
セルの側面を絶縁膜で保護した後にＳＡＳ工程を実施す
るので、メモリセルトランジスタの浮遊ゲート近傍のシ
リコン基板がエッチングにさらされることはなくなり、
その結果消去特性が変動したりすることはなくなり、安
定した特性が実現できる。さらに、エッチング中の副生
成物の浮遊ゲートエッジ領域への侵入はなくなる。侵入
するとしても浮遊ゲートから離れた位置となることと、
浮遊ゲート周辺が既に厚い側壁絶縁膜を含む正常な状態
で形成された絶縁膜でおおわれているため、浮遊ゲート
と基板間の耐圧劣化、電荷保持特性の劣化、さらにはト
ランジスタ特性への悪影響といったものが最小限に抑制
でき、製品の信頼性が大幅に向上する。
セルの側面を絶縁膜で保護した後にＳＡＳ工程を実施す
るので、メモリセルトランジスタの浮遊ゲート近傍のシ
リコン基板がエッチングにさらされることはなくなり、
その結果消去特性が変動したりすることはなくなり、安
定した特性が実現できる。さらに、エッチング中の副生
成物の浮遊ゲートエッジ領域への侵入はなくなる。侵入
するとしても浮遊ゲートから離れた位置となることと、
浮遊ゲート周辺が既に厚い側壁絶縁膜を含む正常な状態
で形成された絶縁膜でおおわれているため、浮遊ゲート
と基板間の耐圧劣化、電荷保持特性の劣化、さらにはト
ランジスタ特性への悪影響といったものが最小限に抑制
でき、製品の信頼性が大幅に向上する。
【図１】本発明の第１実施例の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図２】本発明の第１実施例の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図３】本発明の第１実施例の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図４】本発明の第１実施例の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図５】本発明の第１実施例の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図６】本発明の第１実施例の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図７】本発明の第２実施例の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図８】本発明の第２実施例の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図９】本発明の第２実施例の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図１０】本発明及び従来のＳＡＳの工程を示す斜視図
である。
である。
【図１１】本発明及び従来のＳＡＳの工程を示す斜視図
である。
である。
【図１２】従来のＳＡＳの工程を示す斜視図である。
【図１３】従来のＳＡＳの工程を示す斜視図である。
【図１４】従来の半導体記憶装置の製造方法の問題点を
示す断面図である。
示す断面図である。
３１…ゲート絶縁膜， ３２…浮遊ゲート， ３３…ゲート間絶縁膜， ３４…制御ゲート， ３５…スリット， ３８…キャップ材， １００…Ｐ型シリコン基板， １０１…素子分離酸化膜， １０４…レジスト， ２０１…ソース配線層， ３０１…ソース， ３０２…ドレイン， ４０１…熱酸化膜， ４０２…保護絶縁膜， ６０１…レジスト，
Claims (8)
- 【請求項１】多数のメモリセルのソース拡散層を接続す
るソース拡散層配線と、浮遊ゲート電極及び制御ゲート
電極を有する不揮発性メリセルアレイを形成する際、前
記制御ゲート電極に自己整合的に素子分離絶縁膜をエッ
チング除去し、その部分に前記ソース拡散層配線を形成
する半導体記憶装置の製造方法において、 前記素子分離絶縁膜を除去する前に前記ゲート電極側面
に絶縁膜を形成する工程と、その後に前記ソース拡散層
配線を形成する領域にエッチングを施し、前記素子分離
絶縁膜をエッチング除去する工程とを具備することを特
徴とする半導体記憶装置の製造方法。 - 【請求項２】多数のメモリセルのソース拡散層を接続す
るソース拡散層配線と、浮遊ゲート電極及び制御ゲート
電極を有する不揮発性メリセルアレイを形成する際、前
記制御ゲート電極に自己整合的に素子分離絶縁膜をエッ
チング除去し、その部分に前記ソース拡散層配線を形成
する半導体記憶装置の製造方法において、 前記制御ゲート電極をパターンニングする前に前記制御
ゲート電極上に保護絶縁膜を形成することにより前記制
御ゲート電極上に自己整合的にキャップとなる保護絶縁
膜層を形成する工程と、前記素子分離絶縁膜を除去する
前に前記ゲート電極側面に絶縁膜を形成する工程と、そ
の後に前記ソース拡散層配線を形成する領域にエッチン
グを施し、前記素子分離絶縁膜をエッチング除去する工
程とを具備することを特徴とする半導体記憶装置の製造
方法。 - 【請求項３】請求項２記載の半導体記憶装置の製造方法
において、前記保護絶縁膜層の膜厚は前記素子分離絶縁
膜とほぼ等しい時間でエッチングされるよう設定されて
いることを特徴とする半導体記憶装置の製造方法。 - 【請求項４】請求項２において、前記保護絶縁膜層と前
記素子分離絶縁膜はほぼ等しいエッチングレートを有
し、前記素子分離絶縁膜の最大膜厚は前記保護絶縁膜層
の膜厚とほぼ等しいことを特徴とする半導体記憶装置の
製造方法。 - 【請求項５】半導体基板表面にストライプ状の素子分離
絶縁膜を形成する工程と、 前記半導体基板表面上に順に第１の絶縁膜層、前記素子
分離絶縁膜上にスリットの形成された第１の導電膜層、
第２の絶縁膜層及び第２の導電膜層から構成される積層
膜を形成し、前記素子分離絶縁膜に直交してストライプ
上にパターンニングすることにより、前記第１の導電膜
をゲート絶縁膜、前記第１の導電膜層を浮遊ゲート、前
記第２の絶縁膜層をゲート間絶縁膜、前記第２の導電膜
層を制御ゲートとなるよう加工する工程と、 パターンニングされストライプ状となった前記積層膜の
側壁に保護絶縁膜を形成する工程と、 パターンニングされストライプ状となった前記積層膜間
を一つおきに覆うようレジストを形成する工程と、 前記レジストをマスクとして露出している前記素子分離
絶縁膜をエッチング除去する工程とを具備することを特
徴とする半導体記憶装置の製造方法。 - 【請求項６】請求項５において、前記積層膜はさらに前
記第２の導電膜層上に形成されたゲート保護絶縁膜を具
備することを特徴とする半導体記憶装置の製造方法。 - 【請求項７】請求項６において、前記ゲート保護絶縁膜
の膜厚は前記素子分離絶縁膜とほぼ等しい時間でエッチ
ングされるよう設定されていることを特徴とする半導体
記憶装置の製造方法。 - 【請求項８】請求項６において、前記ゲート保護絶縁膜
と前記素子分離絶縁膜はほぼ等しいエッチングレートを
有し、前記素子分離絶縁膜の最大膜厚は前記ゲート保護
絶縁膜の膜厚とほぼ等しいことを特徴とする半導体記憶
装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7236339A JPH0982924A (ja) | 1995-09-14 | 1995-09-14 | 半導体記憶装置の製造方法 |
| KR1019960039625A KR100266094B1 (ko) | 1995-09-14 | 1996-09-13 | 반도체 기억 장치의 제조 방법 |
| US08/710,243 US5736442A (en) | 1995-09-14 | 1996-09-13 | Method of manufacturing a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7236339A JPH0982924A (ja) | 1995-09-14 | 1995-09-14 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982924A true JPH0982924A (ja) | 1997-03-28 |
Family
ID=16999351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7236339A Pending JPH0982924A (ja) | 1995-09-14 | 1995-09-14 | 半導体記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5736442A (ja) |
| JP (1) | JPH0982924A (ja) |
| KR (1) | KR100266094B1 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19756601A1 (de) * | 1997-12-18 | 1999-07-01 | Siemens Ag | Verfahren zum Herstellen eines Speicherzellen-Arrays |
| US6228715B1 (en) | 1998-07-02 | 2001-05-08 | Rohm Co., Ltd. | Semiconductor memory device and method of manufacturing thereof |
| KR100295149B1 (ko) * | 1998-03-26 | 2001-07-12 | 윤종용 | 셀프-얼라인소오스공정을이용하는비휘발성메모리장치의제조방법 |
| JP2002026156A (ja) * | 2000-07-12 | 2002-01-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6413843B1 (en) * | 1999-01-20 | 2002-07-02 | Nec Corporation | Method of forming a semiconductor memory device having source/drain diffusion layers with a reduced resistance |
| JP2006519505A (ja) * | 2003-03-05 | 2006-08-24 | スパンション エルエルシー | 耐コンタクトホール形成ダメージを有する電荷捕獲メモリアレイ |
| US7813616B2 (en) | 2003-05-21 | 2010-10-12 | Renesas Technology Corp. | Semiconductor device with dummy electrode |
| CN108987401A (zh) * | 2018-07-20 | 2018-12-11 | 上海华力微电子有限公司 | 一种提高闪存单元擦除态均匀性的工艺集成方法 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100224701B1 (ko) * | 1996-07-16 | 1999-10-15 | 윤종용 | 불휘발성 메모리장치 및 그 제조방법 |
| JP3548834B2 (ja) * | 1996-09-04 | 2004-07-28 | 沖電気工業株式会社 | 不揮発性半導体メモリの製造方法 |
| US5918129A (en) * | 1997-02-25 | 1999-06-29 | Advanced Micro Devices, Inc. | Method of channel doping using diffusion from implanted polysilicon |
| US5918126A (en) * | 1997-02-25 | 1999-06-29 | Advanced Micro Devices, Inc. | Method of fabricating an integrated circuit having devices arranged with different device densities using a bias differential to form devices with a uniform size |
| US5930627A (en) * | 1997-05-05 | 1999-07-27 | Chartered Semiconductor Manufacturing Company, Ltd. | Process improvements in self-aligned polysilicon MOSFET technology using silicon oxynitride |
| JPH11135745A (ja) * | 1997-10-29 | 1999-05-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH11265947A (ja) * | 1998-03-17 | 1999-09-28 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| KR100268443B1 (ko) * | 1998-08-29 | 2000-10-16 | 윤종용 | 반도체 장치의 자기 정렬 콘택 형성 방법 |
| TW432614B (en) * | 1998-12-23 | 2001-05-01 | United Microelectronics Corp | Manufacturing method for self-aligned contact |
| US6069061A (en) * | 1999-02-08 | 2000-05-30 | United Microelectronics Corp. | Method for forming polysilicon gate |
| US6001687A (en) * | 1999-04-01 | 1999-12-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process for forming self-aligned source in flash cell using SiN spacer as hard mask |
| US6248627B1 (en) * | 1999-08-18 | 2001-06-19 | Advanced Micro Devices, Inc. | Method for protecting gate edges from charge gain/loss in semiconductor device |
| KR100339683B1 (ko) * | 2000-02-03 | 2002-06-05 | 윤종용 | 반도체 집적회로의 자기정렬 콘택 구조체 형성방법 |
| US6559055B2 (en) | 2000-08-15 | 2003-05-06 | Mosel Vitelic, Inc. | Dummy structures that protect circuit elements during polishing |
| US6355524B1 (en) | 2000-08-15 | 2002-03-12 | Mosel Vitelic, Inc. | Nonvolatile memory structures and fabrication methods |
| JP2002100689A (ja) | 2000-09-22 | 2002-04-05 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR100381953B1 (ko) * | 2001-03-16 | 2003-04-26 | 삼성전자주식회사 | 노어형 플래시 메모리 소자의 제조방법 |
| US6680257B2 (en) * | 2001-07-30 | 2004-01-20 | Eon Silicon Devices, Inc. | Alternative related to SAS in flash EEPROM |
| DE10241170A1 (de) * | 2002-09-05 | 2004-03-18 | Infineon Technologies Ag | Hochdichter NROM-FINFET |
| US6888755B2 (en) * | 2002-10-28 | 2005-05-03 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
| JP5064651B2 (ja) * | 2003-11-14 | 2012-10-31 | ラピスセミコンダクタ株式会社 | 半導体記憶装置 |
| KR100672723B1 (ko) * | 2005-06-27 | 2007-01-22 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자의 제조방법 |
| KR100665799B1 (ko) * | 2005-07-21 | 2007-01-09 | 동부일렉트로닉스 주식회사 | 플래시 기억 장치 및 그 제조방법 |
| KR100753154B1 (ko) * | 2006-02-06 | 2007-08-30 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 형성 방법 |
| CN103390589B (zh) * | 2012-05-09 | 2015-08-26 | 无锡华润上华半导体有限公司 | Nor结构闪存及其制备方法 |
| US8895397B1 (en) * | 2013-10-15 | 2014-11-25 | Globalfoundries Singapore Pte. Ltd. | Methods for forming thin film storage memory cells |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783066B2 (ja) * | 1989-08-11 | 1995-09-06 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3065164B2 (ja) * | 1992-03-18 | 2000-07-12 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US5470773A (en) * | 1994-04-25 | 1995-11-28 | Advanced Micro Devices, Inc. | Method protecting a stacked gate edge in a semiconductor device from self aligned source (SAS) etch |
| US5552331A (en) * | 1995-07-11 | 1996-09-03 | Advanced Micro Devices, Inc. | Process for self-aligned source for high density memory |
-
1995
- 1995-09-14 JP JP7236339A patent/JPH0982924A/ja active Pending
-
1996
- 1996-09-13 US US08/710,243 patent/US5736442A/en not_active Expired - Fee Related
- 1996-09-13 KR KR1019960039625A patent/KR100266094B1/ko not_active IP Right Cessation
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19756601A1 (de) * | 1997-12-18 | 1999-07-01 | Siemens Ag | Verfahren zum Herstellen eines Speicherzellen-Arrays |
| US6531359B1 (en) | 1997-12-18 | 2003-03-11 | Infineon Technologies Ag | Method for fabricating a memory cell array |
| EP1042805B1 (de) * | 1997-12-18 | 2004-11-10 | Infineon Technologies AG | Verfahren zum herstellen eines speicherzellen-arrays |
| KR100295149B1 (ko) * | 1998-03-26 | 2001-07-12 | 윤종용 | 셀프-얼라인소오스공정을이용하는비휘발성메모리장치의제조방법 |
| US6228715B1 (en) | 1998-07-02 | 2001-05-08 | Rohm Co., Ltd. | Semiconductor memory device and method of manufacturing thereof |
| US6413843B1 (en) * | 1999-01-20 | 2002-07-02 | Nec Corporation | Method of forming a semiconductor memory device having source/drain diffusion layers with a reduced resistance |
| JP2002026156A (ja) * | 2000-07-12 | 2002-01-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6555868B2 (en) | 2000-07-12 | 2003-04-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JP2006519505A (ja) * | 2003-03-05 | 2006-08-24 | スパンション エルエルシー | 耐コンタクトホール形成ダメージを有する電荷捕獲メモリアレイ |
| US7813616B2 (en) | 2003-05-21 | 2010-10-12 | Renesas Technology Corp. | Semiconductor device with dummy electrode |
| CN108987401A (zh) * | 2018-07-20 | 2018-12-11 | 上海华力微电子有限公司 | 一种提高闪存单元擦除态均匀性的工艺集成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5736442A (en) | 1998-04-07 |
| KR100266094B1 (ko) | 2000-09-15 |
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