KR100672723B1 - 플래시 메모리 소자의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 23
- 238000002955 isolation Methods 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 230000005641 tunneling Effects 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 238000001020 plasma etching Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 claims 5
- 239000002356 single layer Substances 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 150000004767 nitrides Chemical class 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- General Physics & Mathematics (AREA)
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Abstract
본 발명은 플로팅 게이트와 콘트롤 게이트의 측벽을 보호하고 액티브 영역이 리세스되는 것을 방지하여 디바이스의 전기적 특성을 향상시키도록 한 플래시 메모리 소자의 제조방법에 관한 것으로서, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계와, 상기 반도체 기판의 액티브 영역에 터널링 산화막을 개재하여 플로팅 게이트, 게이트 절연막, 콘트롤 게이트를 차례로 형성하는 단계와, 상기 플로팅 게이트 및 콘트롤 게이트의 양측면에 절연막 측벽을 형성하는 단계와, 상기 터널링 산화막 및 소자 격리막을 선택적으로 제거하여 액티브 영역을 노출시키는 단계와, 상기 액티브 영역에 소오스/드레인 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
플래시 메모리, 절연막 측벽, 플로팅 게이트, 콘트롤 게이트
Description
도 1a 내지 도 1c는 종래 기술에 의한 플래시 메모리 소자의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2d는 본 발명에 따른 플래시 메모리 소자의 제조방법을 나타낸 공정 단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자 격리막
23 : 터널링 산화막 24 : 플로팅 게이트
25 : 게이트 절연막 26 : 콘트롤 게이트
27 : 절연막 측벽 28 : 포토레지스트
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 플로팅 게이트와 콘트롤 게이트의 측벽을 보호하고 소스 영역의 액티브가 리세스되는 것을 방지하여 디바이스의 전기적 특성을 향상시키어 제품의 신뢰성을 높이도록 한 플래시 메모리 소자 의 제조방법에 관한 것이다.
최근에 SONOS(polysilicon-oxide-nitride-oxide-semiconductor) 구조의 비휘발성 기억소자가 다른 구조의 비휘발성 기억 소자가 갖는 여러 가지의 문제를 개선할 수 있다는 점에서 많은 주목을 받고 있다.
이는 상부 산화막(Top Oxide)이 게이트를 통한 전하의 출입에 대해서 전위 장벽으로써의 역할뿐만 아니라 질화막과의 계면에 대단히 큰 농도의 새로운 기억 트랩을 생성하기 때문이다.
따라서 메모리 윈도우 크기를 그대로 유지하면서 게이트 절연막 특히 질화막의 두께를 박막화할 수 있기 때문에 기록 및 소거를 위한 프로그래머블 전압 및 소비 전력이 적은 고효율의 비휘발성 메모리 소자를 구현하는 것이 가능하도록 한다.
현재 상용화되고 있는 플래시 메모리 소자는 콘트롤 게이트(Control Gate)와 플로우팅 게이트(Floating Gate)의 구조물을 갖는 적층형 게이트 플래시 셀 소자(Stacked Gate Flash Cell)와, 단일 게이트(Single Gate)와 Oxide/Nitride/Oxide(ONO) 구조로 적층된 게이트 유전체(Gate Dielectric)를 갖는 SONOS 플래시 셀 소자로 크게 나눌 수 있다.
적층형 게이트 플래시 셀 소자는 핫 캐리어 인젝션(Hot Carrier Injection)에 의해 플로우팅 게이트 영역으로 주입된 핫 캐리어에 의해 유발되는 로컬 전계(Local Electric Field)에 의해 콘트롤 게이트의 턴온 문턱 전압(Turn on Threshold Voltage(Vth))이 시프트 되는 것을 이용하여 소자의 프로그래밍 및 소거를 하는 것이 특징이다.
그리고 SONOS 셀 구조를 갖는 플래시 메모리 소자는 적층형 게이트 구조의 플래시 메모리 소자의 플로우팅 게이트의 역할을 적층된 게이트 유전체인 ONO 영역의 Oxide/Nitride 계면 및 Nitride의 Defect Site에서 주입된 핫 캐리어 트랩을 통해 이루어진다.
소자의 프로그래밍 및 소거 동작은 게이트의 시프트된 턴온 문턱 전압의 제어를 통해 이루어진다.
이와 같은 플래시 메모리 소자의 동작 특성에 지배적인 영향을 미치는 요소는 소자의 프로그래밍에 주요하게 영향을 미치는 핫 캐리어 인젝션 효과를 얼마나 극대화할 수 있느냐에 있다.
특히, 최근 저전력(Low Power Consumption) 소자의 개발이 보편화되면서, 이러한 소자 특성이 중요한 요소로 부각되고 있다.
한편, NOR 타입의 플래시 메모리 소자의 제조방법에 있어서 두 플래시 메모리 소자의 소오스(source)부분을 연결해 주는 공정이 있다.
이때, 상기 두 플래시 소자 사이의 STI의 격리(isolation) 물질을 제거하고 이온 주입 공정을 통해서 공통 소스를 형성하는 공정이 있다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 플래시 메모리 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 의한 플래시 메모리 소자의 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시된 바와 같이, 액티브 영역과 소자 격리 영역으로 정의된 반도 체 기판(11)의 소자 격리 영역에 소자 격리막(12)을 형성한다.
이어, 상기 반도체 기판(11)의 액티브 영역에 터널링 산화막(13)을 개재하여 플로팅 게이트(14), 게이트 절연막(15), 콘트롤 게이트(16)를 차례로 형성한다.
여기서, 상기 플로팅 게이트(14)와 콘트롤 게이트(16)를 형성하는 방법은 다음과 같다.
먼저, 상기 터널링 산화막(13) 위에 플로팅 게이트용 제 1 다결정 실리콘막을 2500Å 정도의 두께로 형성한다.
이어, 상기 제 1 다결정 실리콘막상에 산화막/질화막/산화막(oxide/nitride/oxide : ONO, 이하 ONO라 칭한다)구조의 게이트 절연막(15)을 형성한다.
여기서, 상기 ONO 구조의 게이트 절연막(15)을 형성하기 위해서는, 상기 제 1 다결정 실리콘막을 열산화시켜 제 1 산화막을 형성한 후, 상기 제 1 산화막 상에 열공정으로 실리콘 질화막을 형성하고, 그 위에 다시 열공정으로 제 2 산화막을 형성한 다음, 어닐링한다.
이어서, 상기 게이트 절연막(15) 상에 콘트롤 게이트용 제 2 다결정 실리콘막을 2500Å 정도의 두께로 증착하여 형성한다.
그리고, 포토 및 식각 공정을 통해 상기 제 2 다결정 실리콘막, 게이트 절연막(15), 제 1 다결정 실리콘막을 선택적으로 식각하여 콘트롤 게이트(16) 및 플로팅 게이트(14)를 형성한다.
도 1b에 도시한 바와 같이, 상기 플로팅 게이트(14) 및 콘트롤 게이트(16)를 포함한 반도체 기판(11)의 전면에 포토레지스트(17)를 도포한 후, 노광 및 현상 공정으로 패터닝하여 소오스 영역을 정의한다.
이어, 상기 패터닝된 포토레지스트(17)를 마스크로 이용하여 상기 터널링 산화막(13) 및 소자 격리막(12)을 선택적으로 플라즈마 식각하여 소오스 영역을 노출시킨다.
여기서, 상기 소오스 영역을 노출시키기 위한 플라즈마 식각은 상기 플로팅 게이트(14) 하부의 터널링 산화막(13) 및 소자 격리막(12)을 제거하는 공정이다.
도 1c에 도시한 바와 같이, 상기 포토레지스트(17)를 제거하고, 이후 공정은 도시하지 않았지만 상기 반도체 기판(11)의 액티브 영역에 소오스/드레인 영역을 형성한다.
그러나 상기와 같은 종래 기술에 의한 플래시 메모리 소자의 제조방법은 다음과 같은 문제점이 있었다.
즉, 플로팅 게이트 및 콘트롤 게이트를 식각 저지층으로 이용하게 되며 플로팅 게이트 하부의 터널링 산화막과 액티브 영역이 플라즈마 데미지에 노출되고 플로팅 게이트와 연장선상에서 액티브 영역(A)이 식각되기 때문에 모서리가 샤프해진다. 여기에 전압을 인가하면 전계가 집중되어 누설전류가 발생함으로써 디바이스의 신뢰성을 저하시키는 인자가 된다.
본 발명은 상기와 같은 종래의 문제를 해결하기 위한 것으로, 플로팅 게이트와 콘트롤 게이트의 측벽을 보호하고 액티브 영역이 리세스되는 것을 방지하여 디 바이스의 전기적 특성을 향상시키도록 한 플래시 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 제조방법은 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계와, 상기 반도체 기판의 액티브 영역에 터널링 산화막을 개재하여 플로팅 게이트, 게이트 절연막, 콘트롤 게이트를 차례로 형성하는 단계와, 상기 플로팅 게이트 및 콘트롤 게이트의 양측면에 절연막 측벽을 형성하는 단계와, 상기 터널링 산화막 및 소자 격리막을 선택적으로 제거하여 액티브 영역을 노출시키는 단계와, 상기 액티브 영역에 소오스/드레인 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 플래시 메모리 소자의 제조방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 플래시 메모리 소자의 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시된 바와 같이, 액티브 영역과 소자 격리 영역으로 정의된 반도체 기판(21)의 소자 격리 영역에 소자 격리막(22)을 형성한다.
이어, 상기 반도체 기판(21)의 액티브 영역에 터널링 산화막(23)을 개재하여 플로팅 게이트(24), 게이트 절연막(25), 콘트롤 게이트(26)를 차례로 형성한다.
여기서, 상기 플로팅 게이트(24)와 콘트롤 게이트(26)를 형성하는 방법은 다 음과 같다.
먼저, 상기 터널링 산화막(23) 위에 플로팅 게이트용 제 1 다결정 실리콘막을 2500Å 정도의 두께로 형성한다.
이어, 상기 제 1 다결정 실리콘막상에 산화막/질화막/산화막(oxide/nitride/oxide : ONO, 이하 ONO라 칭한다)구조의 게이트 절연막(25)을 형성한다.
여기서, 상기 ONO 구조의 게이트 절연막(25)을 형성하기 위해서는, 상기 제 1 다결정 실리콘막을 열산화시켜 제 1 산화막을 형성한 후, 상기 제 1 산화막 상에 열공정으로 실리콘 질화막을 형성하고, 그 위에 다시 열공정으로 제 2 산화막을 형성한 다음, 어닐링한다.
이어서, 상기 게이트 절연막(25) 상에 콘트롤 게이트용 제 2 다결정 실리콘막을 2500Å 정도의 두께로 증착하여 형성한다.
그리고, 포토 및 식각 공정을 통해 상기 제 2 다결정 실리콘막, 게이트 절연막(25), 제 1 다결정 실리콘막을 선택적으로 식각하여 콘트롤 게이트(26) 및 플로팅 게이트(24)를 형성한다.
도 2b에 도시한 바와 같이, 상기 플로팅 게이트(24) 및 콘트롤 게이트(26)를 포함한 반도체 기판(21)의 전면에 스페이서용 절연막(27a)을 형성한다.
여기서, 상기 절연막(27a)은 옥사이드 또는 실리콘 나이트라이드를 이용하여 단일막 또는 조합막으로 형성하고, 상기 조합막으로 형성하는 경우 상기 옥사이드를 200Å의 두께로 형성하며 그 위에 실리콘 나이트라이드를 200Å의 두께로 형성 한다. 한편, 상기 옥사이드와 실리콘 나이트라이드의 두께는 특성에 따라 변경 가능하다.
도 2c에 도시한 바와 같이, 상기 절연막(27a)의 전면에 에치백 공정을 실시하여 상기 플로팅 게이트(24) 및 콘트롤 게이트(26)의 양측면 절연막 측벽(27)을 형성한다.
이어, 상기 절연막 측벽(27)을 포함한 반도체 기판(21)의 전면에 포토레지스트(28)를 도포한 후, 노광 및 현상 공정으로 패터닝하여 소오스 영역을 정의한다.
이어, 상기 패터닝된 포토레지스트(28)를 마스크로 이용하여 상기 터널링 산화막(23) 및 소자 격리막(22)을 선택적으로 플라즈마 식각하여 소오스 영역을 노출시킨다.
여기서, 상기 소오스 영역을 노출시키기 위한 플라즈마 식각은 상기 플로팅 게이트(24) 하부의 터널링 산화막(23) 및 소자 격리막(22)을 제거하는 공정이다.
한편, 상기 플라즈마 식각 공정 중에 상기 플로팅 게이트(24) 및 콘트롤 게이트(26)의 양측면에 형성된 절연막 측벽(27)에 의해 상기 플로팅 게이트(24)의 인접한 액티브 영역이 식각되는 것을 방지하며 상기 소자 격리막(22)을 잔존하게 된다.
또한, 상기 절연막 측벽(27)에 의해 상기 터널링 산화막(23)은 상기 플로팅 게이트(24) 및 콘트롤 게이트(26)의 폭보다 넓은 폭을 갖게 된다.
도 2d에 도시한 바와 같이, 상기 포토레지스트(28)를 제거하고, 이후 공정은 도시하지 않았지만 상기 반도체 기판(21)의 액티브 영역에 소오스/드레인 영역을 형성한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
상기와 같은 본 발명에 따른 플래시 메모리 소자의 제조방법은 다음과 같은 효과가 있다.
즉, 액티브 영역을 노출시키기 위한 플라즈마 식각시에 플로팅 게이트와 콘트롤 게이트의 측면에 절연막 측벽을 형성한 후에 실시함으로써 플로팅 게이트에 근접한 액티브 영역의 식각을 방지함과 동시에 데미지 영역을 최소화하여 디바이스의 전기적 특성을 향상시킬 수 있다.
Claims (5)
- 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계;상기 반도체 기판의 액티브 영역에 터널링 산화막을 개재하여 플로팅 게이트, 게이트 절연막, 콘트롤 게이트를 차례로 형성하는 단계;상기 플로팅 게이트 및 콘트롤 게이트의 양측면에 옥사이드 또는 실리콘나이트라이드를 이용하여 단일막 또는 조합막으로 절연막 측벽을 형성하는 단계;상기 터널링 산화막 및 소자 격리막을 선택적으로 제거하여 액티브 영역을 노출시키는 단계;상기 액티브 영역에 소오스/드레인 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 삭제
- 제 1 항에 있어서, 상기 절연막 측벽은 상기 플로팅 게이트 및 콘트롤 게이트를 포함한 반도체 기판의 전면에 옥사이드와 실리콘 나이트라이드를 차례로 형성한 후 에치백하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 3 항에 있어서, 상기 옥사이드와 실리콘 나이트라이드는 각각 200Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 터널링 산화막 및 소자 격리막은상기 절연막 측벽을 포함한 반도체 기판에 포토레지스트를 도포한 후, 노광 및 현상 공정으로 패터닝하고, 상기 패터닝된 포토레지스트를 마스크로 이용하여 플라즈마 식각으로 상기 터널링 산화막 및 소자 분리막을 선택적으로 제거하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050055592A KR100672723B1 (ko) | 2005-06-27 | 2005-06-27 | 플래시 메모리 소자의 제조방법 |
| US11/474,202 US7507625B2 (en) | 2005-06-27 | 2006-06-23 | Flash memory device and method for manufacturing the same |
| CN200610090551A CN100590852C (zh) | 2005-06-27 | 2006-06-27 | 闪存装置和用于制造该闪存装置的方法 |
| US12/362,465 US7948022B2 (en) | 2005-06-27 | 2009-01-29 | Flash memory device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050055592A KR100672723B1 (ko) | 2005-06-27 | 2005-06-27 | 플래시 메모리 소자의 제조방법 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| KR20060136077A KR20060136077A (ko) | 2007-01-02 |
| KR20070000107A KR20070000107A (ko) | 2007-01-02 |
| KR100672723B1 true KR100672723B1 (ko) | 2007-01-22 |
Family
ID=37568065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050055592A KR100672723B1 (ko) | 2005-06-27 | 2005-06-27 | 플래시 메모리 소자의 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7507625B2 (ko) |
| KR (1) | KR100672723B1 (ko) |
| CN (1) | CN100590852C (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100752192B1 (ko) * | 2006-09-06 | 2007-08-27 | 동부일렉트로닉스 주식회사 | 단일 폴리 구조의 플래시 메모리 소자 및 그 제조 방법 |
| US7381618B2 (en) * | 2006-10-03 | 2008-06-03 | Power Integrations, Inc. | Gate etch process for a high-voltage FET |
| US8542872B2 (en) | 2007-07-03 | 2013-09-24 | Pivotal Vision, Llc | Motion-validating remote monitoring system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0982924A (ja) * | 1995-09-14 | 1997-03-28 | Toshiba Corp | 半導体記憶装置の製造方法 |
| TW432508B (en) * | 1999-08-02 | 2001-05-01 | Taiwan Semiconductor Mfg | Method of fabricating an integrated circuit used to prevent undercutting due to wet etching |
-
2005
- 2005-06-27 KR KR1020050055592A patent/KR100672723B1/ko not_active IP Right Cessation
-
2006
- 2006-06-23 US US11/474,202 patent/US7507625B2/en active Active
- 2006-06-27 CN CN200610090551A patent/CN100590852C/zh not_active Expired - Fee Related
-
2009
- 2009-01-29 US US12/362,465 patent/US7948022B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20090134447A1 (en) | 2009-05-28 |
| KR20070000107A (ko) | 2007-01-02 |
| US7507625B2 (en) | 2009-03-24 |
| US20060292798A1 (en) | 2006-12-28 |
| US7948022B2 (en) | 2011-05-24 |
| CN1893030A (zh) | 2007-01-10 |
| CN100590852C (zh) | 2010-02-17 |
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