KR101038873B1 - 플래시 메모리 소자의 제조 방법 - Google Patents

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Abstract

실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 제1산화막 패턴 및 제1질화막 패턴을 차례로 형성하고, 상기 제1질화막 패턴 상에 마스크 패턴이 삽입된 제2산화막 패턴을 형성하는 단계; 상기 제2산화막 패턴으로 둘러싸인 상기 마스크 패턴의 측벽에 제1폴리실리콘 패턴을 형성하는 단계; 상기 제1폴리실리콘 패턴이 형성된 상기 반도체 기판 상에 제1식각공정을 진행하여, 상기 제1폴리실리콘 패턴 및 상기 마스크 패턴의 하부에 제3산화막 패턴, 제2질화막 패턴 및 제4산화막 패턴을 남기는 단계; 상기 제1폴리실리콘 패턴을 둘러싸는 제5산화막 패턴을 형성하고, 상기 제5산화막 패턴의 측벽에 제2폴리실리콘 패턴을 형성하는 단계; 및 상기 제2폴리실리콘 패턴을 포함하는 상기 반도체 기판 상의 상기 마스크 패턴, 상기 마스크 패턴의 하부에 형성된 상기 제3산화막 패턴 및 제2질화막 패턴의 일부를 제거하는 단계를 포함한다.
비휘발성 메모리 소자

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing flash memory device}
실시예는 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리 소자는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다.
이에 따라, 플래시 메모리 소자는 PC의 Bios용, 셋탑 박스, 프린터 및 네트워크 서버 등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있다.
플래시 메모리 소자에 있어서, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이용한 반도체 소자가 사용되고 있다.
SONOS 메모리소자는 게이트전압에 의해 실리콘 위의 얇은 산화막을 전하가 터널링하여 종래의 다결정 실리콘을 사용한 부유게이트 (Floating Gate) 대신 실리콘 질화막내의 트랩에 주입 또는 트랩으로부터 이완되는 매커니즘을 이용하는 전하트랩형 소자이다.
실시예는 메모리 게이트의 크기를 동일하게 형성하여 SONOS 구조의 메모리 소자의 신뢰성을 향상시킬 수 있는 플래시 메모리 소자 및 그 제조 방법을 제공한다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상에 제1산화막 패턴 및 제1질화막 패턴을 차례로 형성하고, 상기 제1질화막 패턴 상에 마스크 패턴이 삽입된 제2산화막 패턴을 형성하는 단계; 상기 제2산화막 패턴으로 둘러싸인 상기 마스크 패턴의 측벽에 제1폴리실리콘 패턴을 형성하는 단계; 상기 제1폴리실리콘 패턴이 형성된 상기 반도체 기판 상에 제1식각공정을 진행하여, 상기 제1폴리실리콘 패턴 및 상기 마스크 패턴의 하부에 제3산화막 패턴, 제2질화막 패턴 및 제4산화막 패턴을 남기는 단계; 상기 제1폴리실리콘 패턴을 둘러싸는 제5산화막 패턴을 형성하고, 상기 제5산화막 패턴의 측벽에 제2폴리실리콘 패턴을 형성하는 단계; 및 상기 제2폴리실리콘 패턴을 포함하는 상기 반도체 기판 상의 상기 마스크 패턴, 상기 마스크 패턴의 하부에 형성된 상기 제3산화막 패턴 및 제2질화막 패턴의 일부를 제거하는 단계를 포함한다.
실시예에 따른 플래시 메모리 소자의 제조 방법은 별도의 포토공정 없이도 스페이서 형태의 게이트를 형성할 수 있으며, 이방성 식각공정을 진행하여 형성되 어, 동일한 크기의 게이트가 형성될 수 있다.
따라서, 게이트 형성을 위한 식각 공정에서 메모리 게이트가 동일한 크기로 형성되어, 소자의 불량(fail)을 감소시킬 수 있으며, 소자의 신뢰성도 향상될 수 있다.
이하, 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1 내지 도 15는 실시예에 따른 플래시 메모리 소자의 공정 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(10)에 소자분리막(12)을 형성한다.
소자분리막(12)이 형성되어 활성영역(active area)이 정의될 수 있다.
이어서, 도 2에 도시된 바와 같이, 반도체 기판(10)에 제1이온주입 공정을 진행하여, 웰(well) 영역(13)을 형성한다.
그리고, 웰 영역(13)이 형성된 반도체 기판(10)에 문턱전압(threshold voltage) 조절을 위한 제2이온주입 공정을 진행할 수 있다.
그리고, 도 3에 도시된 바와 같이, 반도체 기판(10) 상에 제1산화막(21), 제1질화막 패턴(22) 및 제2산화막 패턴(23)을 형성한다.
제1산화막(21)은 반도체 기판(10)에 제1열처리 공정을 진행하여 50~80 Å 두께의 SiO2로 형성되거나, Al2O3 같은 High-K 물질을 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방식으로 증착시킬 수 있다.
제1질화막 패턴(22) 및 제2산화막 패턴(23)은 제1산화막(21) 상에 제1질화막 및 제2산화막을 형성한 후, 패터닝하여 형성될 수 있다.
제1질화막 및 제2산화막의 패터닝시, 제2산화막은 건식식각공정(dry etch)으로, 제1질화막은 건식식각공정 또는 습식식각공정(wet etch)으로 패터닝 될 수 있다.
그리고, 제1질화막의 식각시 제1산화막(21)은 식각정지막(stopping layer)으로 사용될 수 있다.
제1질화막은 CVD 방식으로 70~100 Å 두께의 SixNy(x,y는 자연수)로 형성될 수 있으며, 제2산화막은 CVD 방식으로 SiO2로 형성될 수 있다.
이어서, 도 4에 도시된 바와 같이, 제2산화막 패턴(23) 상에 마스크 패턴(30)을 형성한다.
마스크 패턴(30)은 제2산화막 패턴(23) 상에 3000~4000 Å 두께로 질화막 또 는 실리콘산화막으로 형성될 수 있다.
마스크 패턴(30)은 질화막 또는 실리콘산화막의 마스크막을 형성한 후, 포토공정으로 패터닝하여 형성될 수 있다.
본 실시예에서 마스크 패턴(30)을 질화막 또는 실리콘산화막으로 형성하였지만, 이에 한정하지 않고, 마스크 패턴(30)은 이후 폴리실리콘(Polysilicon)층에 식각공정을 진행할 때, 마스크로 사용될 수 있는 물질이면 모두 적용 가능하다.
그리고, 도 5에 도시된 바와 같이, 노출된 제2산화막 패턴(23)의 일부를 제거하여, 마스크 패턴(30)의 하부에만 제2산화막 패턴(23)이 패터닝된 제3산화막 패턴(25)이 남도록 제1식각공정을 진행한다.
이어서, 도 6에 도시된 바와 같이, 반도체 기판(10) 상에 마스크 패턴(30)이 삽입된 제3산화막(27)을 형성한다.
제3산화막(27)은 제3산화막 패턴(25) 및 마스크 패턴(30)을 포함하는 반도체 기판(10)에 CVD 방식으로 산화막을 증착하고, 습식 산화(wet oxidation) 방식을 더 진행하여, 60~90 Å 두께의 산화막으로 형성된다.
이때, 제3산화막(27)은 마스크 패턴(30)을 둘러싸도록 형성될 수 있다.
그리고, 도 7에 도시된 바와 같이, 제3산화막(27)으로 둘러싸인 마스크 패턴(30)의 측벽에 제1폴리실리콘 패턴(40)이 형성된다.
제1폴리실리콘 패턴(40)은 마스크 패턴(30)을 둘러싸는 제3산화막(27) 상에 형성된 후, 제2식각공정을 진행하여 형성될 수 있다.
제2식각공정은 이방성 식각공정으로, 별도의 포토공정 없이도 마스크 패 턴(30)의 측벽에 스페이서 형태의 제1폴리실리콘 패턴(40)이 형성될 수 있다.
이때, 제1폴리실리콘 패턴(40)이 이방성 식각공정을 진행하여 형성되므로, 마스크 패턴(30)의 양쪽에 형성되는 제1폴리실리콘 패턴(40)의 크기는 동일하게 형성될 수 있다.
또한, 마스크 패턴(30)의 크기를 조절하여 제1폴리실리콘 패턴(40)의 크기를 조절할 수 있다.
이때, 제1폴리실리콘 패턴(40)은 메모리 게이트(memory gate)가 될 수 있으며, 메모리 게이트 형성을 위한 식각 공정에서 메모리 게이트가 동일한 크기로 형성되어, 소자의 불량(fail)을 감소시킬 수 있으며, 소자의 신뢰성도 향상될 수 있다.
게이트 형성을 위한 식각 공정시, 오정렬에 따른 소자의 불량(fail)을 감소시킬 수 있으며, 소자의 신뢰성도 향상될 수 있다.
그리고, 제1폴리실리콘 패턴(40)을 마스크로 노출된 제3산화막(27), 제1질화막 패턴(22) 및 제1산화막(21)을 제거하여, 제1폴리실리콘 패턴(40)과 마스크 패턴(30)의 하부에, 제4산화막 패턴(33), 제2질화막 패턴(35) 및 제5산화막 패턴(37)을 형성할 수 있다.
이때, 마스크 패턴(30) 상에 존재하던 제3산화막(27)의 일부도 제거되어, 마스크 패턴(30)의 상부가 노출될 수 있다.
이어서, 도 8에 도시된 바와 같이, 반도체 기판(10)에 제2열처리 공정을 진행하여, 반도체 기판(10) 상에 제6산화막 패턴(43)을 형성한다.
제6산화막 패턴(43) 형성을 위한 제2열처리 공정으로 제1폴리실리콘 패턴(40)을 둘러싸는 제7산화막 패턴(45)이 동시에 형성된다.
그리고, 도 9에 도시된 바와 같이, 제7산화막 패턴(45)에 의해 둘러싸인 제1폴리실리콘 패턴(40)의 측벽에 제2폴리실리콘 패턴(50)을 형성한다.
제2폴리실리콘 패턴(50)은 제7산화막 패턴(45)에 의해 둘러싸인 제1폴리실리콘 패턴(40)을 포함하는 반도체 기판(10) 상에 제2폴리실리콘막을 형성한 후, 제3식각공정을 진행하여 형성될 수 있다.
제2폴리실리콘막은 CVD 방식으로 1500~2000 Å 두께로 증착될 수 있다.
제3식각공정은 이방성 식각공정으로, 별도의 포토공정 없이도 제1폴리실리콘 패턴(40)의 측벽에 스페이서 형태의 제2폴리실리콘 패턴(50)이 형성될 수 있다.
이때, 제2폴리실리콘 패턴(50)이 이방성 식각공정을 진행하여 형성되므로, 각각의 제1폴리실리콘 패턴(40)의 측벽에 형성되는 제2폴리실리콘 패턴(50)의 크기는 동일하게 형성될 수 있다.
제2폴리실리콘 패턴(50)이 제1폴리실리콘 패턴(40)의 측벽에 형성되어, 제1폴리실리콘 패턴(40)은 제2폴리실리콘 패턴(50)과 마스크 패턴(30)의 사이에 배치된다.
이때, 제2폴리실리콘 패턴(50)은 선택 게이트(select gate)가 될 수 있다.
또한, 제7산화막 패턴(45)이 제1폴리실리콘 패턴(40)을 둘러싸고 있으므로, 제1폴리실리콘 패턴(40)과 제2폴리실리콘 패턴(50) 사이, 제1폴리실리콘 패턴(40)과 마스크 패턴(30)의 사이에는 제7산화막 패턴(45)이 배치된다.
제1폴리실리콘 패턴(40)과 제2폴리실리콘 패턴(50)은 단차가 생기도록 형성된다.
그리고, 도면에는 도시하지 않았지만, 주변영역(peri area)에 게이트(gate)를 형성할 수 있다.
이어서, 도 10에 도시된 바와 같이, 마스크 패턴(30)과 마스크 패턴(30) 하부에 배치된 제7산화막 패턴(45)의 일부와 제2질화막 패턴(35)의 일부가 제거된다.
마스크 패턴(30)이 질화막인 경우 인산 습식 식각 방식으로 제거될 수 있다.
마스크 패턴(30)을 제거한 뒤, 추가적으로 마스크 패턴(30) 하부의 제7산화막 패턴(45)과 제2질화막 패턴(35)의 일부가 제거된다.
제7산화막 패턴(45)을 제거할 때, 제1폴리실리콘 패턴(40)의 상부에 노출된 제7산화막 패턴(45)도 제거될 수 있다.
제7산화막 패턴(45)의 일부와 제2질화막 패턴(35)의 일부가 제거되고, 제1폴리실리콘 패턴(40)의 하부에는 제8산화막 패턴(48), 제3질화막 패턴(49) 및 제4산화막 패턴(33)이 배치되어, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이룰 수 있다.
그리고, 도 11에 도시된 바와 같이, 반도체 기판(10)에 제1포토레지스트 패턴(1)을 형성하고, 제3이온주입 공정을 진행하여, 제1불순물영역(61)을 형성한다.
제1불순물영역(61)은 제1폴리실리콘 패턴(40) 사이의 반도체 기판(10)에 형성되며, LDD(Lightly Doped Drain) 영역이 될 수 있다.
제1불순물영역(61) 형성을 위한 제3이온주입 공정은 핫 캐리어 주입(hot carrier injection) 방식으로 전자(electron)이나 정공(hole)을 주입시키는 효율을 극대화하기 위해 5족 원소를 이용하여, 1×1014 atoms/cm2의 도즈(dose)량으로 주입할 수 있다.
이어서, 도 12에 도시된 바와 같이, 반도체 기판(10)에 제2포토레지스트 패턴(2)을 형성하고, 제4이온주입 공정을 진행하여, 제2불순물영역(62)을 형성한다.
제2불순물영역(62)은 제1폴리실리콘 패턴(40)과 소자분리막(12) 사이의 반도체 기판(10)에 형성되며, LDD 영역이 될 수 있다.
그리고, 도 13에 도시된 바와 같이, 제1폴리실리콘 패턴(40)과 제2폴리실리콘 패턴(50)의 측벽에 스페이서(70)를 형성하고, 반도체 기판(10)에 제3불순물 영역(63) 및 제4불순물 영역(64)이 형성된다.
스페이서(70)는 반도체 기판(10) 상에 산화막, 질화막, 산화막을 차례로 적층한 후, 제4식각공정을 진행하여 제1폴리실리콘 패턴(40)과 제2폴리실리콘 패턴(50)의 측벽에 형성할 수 있다.
실시예에서 스페이서(70)는 ONO(Oxide-Nitride-Oxide)의 구조로 형성되지만, 이에 한정되지 않고, ON(Oxide-Nitride)의 구조로 형성될 수 있다.
그리고, 스페이서(70)를 마스크로, 제3불순물 영역(63) 및 제4불순물 영역(64)을 형성할 수 있다.
제3불순물 영역(63)은 소스(source) 영역이 될 수 있으며, 제4불순물 영역(64)은 드레인(drain) 영역이 될 수 있다.
이어서, 도 14에 도시된 바와 같이, 제1폴리실리콘 패턴(40)의 상부, 제2폴 리실리콘 패턴(50)의 상부 및 불순물 영역이 형성된 노출된 반도체 기판(10)에 실리사이드(silicide)층(75)을 형성할 수 있다.
실리사이드층(75)은 반도체 기판(10)에 코발트(Co) 등의 물질을 이용한 샐리사이드(salicide) 공정을 진행하여 형성될 수 있으며, 이후 콘택이 형성될 영역에 형성될 수 있다.
이때, 실리사이드층(75)을 형성하기 위해, 제3불순물 영역(63) 및 제4불순물 영역(64)의 상부에 형성된 제6산화막 패턴(43)의 일부를 제거한 뒤, 샐리사이드 공정을 진행할 수도 있다.
그리고, 도 15에 도시된 바와 같이, 반도체 기판(10) 상에 제5질화막(81)과 층간절연막(80)을 형성하고, 층간절연막(80)에 콘택(85)을 형성할 수 있다.
제5질화막(81)은 하부의 소자를 보호하기 위해 형성되며, 실리콘질화막(SiN)으로 형성될 수 있다.
이상에서 설명한 실시예에 따른 플래시 메모리 소자는 다음과 같이 동작될 수 있다.
실시예에 따른 플래시 메모리 소자의 프로그램(program) 동작을 위한 바이어스 인가는 다음과 같이 할 수 있다.
우선, 선택게이트인 제2폴리실리콘 패턴(50)에는 반도체 기판(10)에 채널(channel)이 형성되기 위한 문턱전압(Vt)만큼의 바이어스(bias)를 인가하고, 소스 영역인 제4불순물 영역(64)에는 핫 캐리어인 전자(electron)가 발생하여, 메모리 게이트인 제1폴리실리콘 패턴(40)으로 주입(injection)되기 위한 바이어스를 인 가한다.
이때, 소스 영역인 제4불순물 영역(64)에는 4~6 V의 바이어스가 인가될 수 있으며, 드레인 영역인 제3불순물 영역(63)과 반도체 기판(10)에는 0 V가 인가될 수 있다.
그리고, 메모리 게이트인 제1폴리실리콘 패턴(40)에는 9~10 V의 바이어스가 인가하여, 메모리 게이트로 전자를 주입하여 프로그램할 수 있다.
실시예에 따른 플래시 메모리 소자의 소거(erase) 동작을 위한 바이어스 인가는 다음과 같이 할 수 있다.
우선, 소스 영역인 제4불순물 영역(64)에 BTBT(Band to Band tunneling)를 형성할 수 있는 조건으로 바이어스를 인가한다.
이는 제4불순물 영역(64)에 EHP(Electron-Hole Pair)가 많이 형성될 수 있는 조건으로 바이어스가 인가되고, 제1폴리실리콘 패턴(40)에 음(-)의 바이어스를 인가함으로써, EHP에 의해 형성된 정공(hole)이 제3질화막 패턴(49)에 포획(trap)됨으로써, 소거될 수 있다.
이때, 선택게이트인 제2폴리실리콘 패턴(50), 드레인 영역인 제3불순물 영역(63)과 반도체 기판(10)에는 0 V가 인가될 수 있다.
실시예에 따른 플래시 메모리 소자의 읽기(read) 동작을 위한 바이어스 인가는 다음과 같이 할 수 있다.
우선, 메모리 게이트인 제1폴리실리콘 패턴(40)과 선택게이트인 제2폴리실리콘 패턴(50)에 바이어스를 인가하고, 소스 영역인 제4불순물 영역(64)과 반도체 기 판(10)에는 0 V를 인가한다.
이때, 드레인 영역인 제3불순물 영역(63)에 인가하는 바이어스에 따라 전류(current)가 흐르는데, 프로그램 상태에서는 전류가 거의 흐르지 않으며, 소거 상태에서는 전류가 많이 흐르게 되어, 프로그램 상태인지 소거 상태인지를 알 수 있게 된다.
이상에서 설명한 실시예에 따른 플래시 메모리 소자의 제조 방법은 별도의 포토공정 없이도 스페이서 형태의 게이트를 형성할 수 있으며, 이방성 식각공정을 진행하여 형성되어, 동일한 크기의 게이트가 형성될 수 있다.
따라서, 게이트 형성을 위한 식각 공정에서 메모리 게이트가 동일한 크기로 형성되어, 소자의 불량(fail)을 감소시킬 수 있으며, 소자의 신뢰성도 향상될 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 15는 실시예에 따른 플래시 메모리 소자의 공정 단면도이다.

Claims (9)

  1. 반도체 기판 상에 제1산화막을 형성하고, 상기 제1산화막 상에 제1질화막 패턴 및 제2산화막 패턴을 차례로 형성하고, 상기 제2산화막 패턴의 일부 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 마스크로 상기 제2산화막 패턴을 식각하여 상기 마스크 패턴 하부에 제3산화막 패턴을 형성하는 단계;
    상기 마스크 패턴이 형성된 상기 제1질화막 패턴 상에 제3산화막을 형성하는 단계;
    상기 제3산화막 및 상기 제3산화막 패턴으로 둘러싸인 상기 마스크 패턴의 측벽에 제1폴리실리콘 패턴을 형성하는 단계;
    상기 제1폴리실리콘 패턴이 형성된 상기 반도체 기판 상에 제1식각공정을 진행하여, 상기 제1폴리실리콘 패턴을 마스크로 노출된 상기 제3산화막, 상기 제1질화막 패턴 및 상기 제1산화막을 식각하여, 상기 제1폴리실리콘 패턴 및 상기 마스크 패턴 하부에 제5산화막 패턴, 제2질화막 패턴 및 제4산화막 패턴을 남기는 단계;
    상기 제1식각공정으로 노출된 상기 반도체 기판 상에 제6산화막 패턴 및 상기 제1폴리실리콘 패턴을 둘러싸는 제7산화막 패턴을 형성하는 단계;
    상기 제1폴리실리콘 패턴 측벽의 상기 제7산화막 패턴 상에 제2폴리실리콘 패턴을 형성하는 단계; 및
    상기 마스크 패턴과 상기 마스크 패턴의 하부에 형성된 상기 제5산화막 패턴 및 상기 제2질화막 패턴을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 제3산화막 및 상기 제3산화막 패턴으로 둘러싸인 상기 마스크 패턴의 측벽에 제1폴리실리콘 패턴을 형성하는 단계는,
    상기 제3산화막 상에 제1폴리실리콘막을 형성하는 단계; 및
    상기 제1폴리실리콘막을 포함하는 상기 반도체 기판에 제2식각공정을 진행하여, 상기 마스크 패턴의 측벽에 상기 제1폴리실리콘 패턴을 형성하는 단계를 포함하며,
    상기 제2식각공정은 이방성식각공정인 것을 포함하는 플래시 메모리 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 제6산화막 패턴 및 상기 제7산화막 패턴은 상기 반도체 기판에 제1열처리 공정을 진행하여 형성되는 것을 포함하는 플래시 메모리 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 제1폴리실리콘 패턴을 둘러싸는 제7산화막 패턴을 형성하고, 상기 제1폴리실리콘 패턴 측벽의 상기 제7산화막 패턴 상에 제2폴리실리콘 패턴을 형성하는 단계는,
    상기 제1폴리실리콘 패턴을 둘러싸는 제7산화막 패턴을 포함하는 상기 반도체 기판 상에 제2폴리실리콘막을 형성하는 단계; 및
    상기 제2폴리실리콘막 상에 제3식각공정을 진행하여 상기 제1폴리실리콘 패턴 측벽의 상기 제7산화막 패턴 상에 상기 제2폴리실리콘 패턴을 형성하는 단계를 포함하며,
    상기 제3식각공정은 이방성 식각공정인 것을 포함하는 플래시 메모리 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 마스크 패턴의 측벽에 형성된 제1폴리실리콘 패턴은 크기가 모두 동일하게 형성되며,
    상기 제1폴리실리콘 패턴을 둘러싸는 제7산화막 패턴의 측벽에 형성된 제2폴리실리콘 패턴도 크기가 모두 동일하게 형성되는 것을 포함하는 플래시 메모리 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 마스크 패턴의 크기에 따라 상기 제1폴리실리콘 패턴의 크기가 조절될 수 있는 것을 포함하는 플래시 메모리 소자의 제조 방법.
  7. 제 1항에 있어서,
    상기 마스크 패턴과 상기 마스크 패턴의 하부에 형성된 상기 제5산화막 패턴 및 상기 제2질화막 패턴을 제거하는 단계에 있어서,
    상기 제1폴리실리콘 패턴 상에 형성된 상기 제7산화막 패턴을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  8. 제 1항에 있어서,
    상기 반도체 기판에 제1포토레지스트 패턴을 형성하고, 제3이온주입 공정을 진행하여, 상기 제1폴리실리콘 패턴 사이의 상기 반도체 기판에 제1불순물영역을 형성하는 단계;
    상기 제1포토레지스트 패턴을 제거하는 단계;
    상기 반도체 기판에 제2포토레지스트 패턴을 형성하고, 제4이온주입 공정을 진행하여, 상기 제1폴리실리콘 패턴과 소자분리막 사이의 상기 반도체 기판에 제2불순물영역을 형성하는 단계;
    상기 제2포토레지스트 패턴을 제거하는 단계;
    상기 제1폴리실리콘 패턴과 상기 제2폴리실리콘 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 마스크로, 상기 반도체 기판에 제3불순물 영역 및 제4불순물 영역을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
  9. 제 1항에 있어서,
    상기 마스크 패턴과 상기 제1폴리실리콘 패턴의 사이에 상기 제3산화막이 배치된 것을 포함하는 플래시 메모리 소자의 제조 방법.
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