CN101740523A - 制造闪存装置的方法 - Google Patents

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Abstract

一种制造闪存装置的方法，包括在堆叠于半导体衬底上的第一氮化物层图案和第一氧化物层上形成包含有埋置于其中的掩模图案的第二氧化物层图案；在被埋置的掩模图案的侧壁上形成第一多晶硅图案；去除部分第一氧化物层、部分第一氮化物层图案和部分第二氧化物层图案，以形成位于第一多晶硅图案和掩模图案下部的第三氧化物层图案、第二氮化物层图案和第四氧化物层图案；形成包围每个第一多晶硅图案的第五氧化物层图案；在第五氧化物层图案的侧壁上形成第二多晶硅图案；以及去除掩模图案和位于第一多晶硅图案之间的部分第三氧化物层图案和部分第二氮化物层图案。本发明可经由蚀刻工艺形成尺寸相同的存储器栅极，从而减少装置故障并改善装置的可靠性。

Description

制造闪存装置的方法
本申请要求申请日为2008年11月6日、韩国专利申请号为10-2008-0109756的专利申请的优先权，其全部内容通过参考援引于此。
技术领域
本公开涉及一种制造闪存装置的方法。
背景技术
本公开涉及一种制造闪存装置的方法。
闪存装置是一种即使断电也不丢失其中所存储的数据的非易失性存储装置。此外，闪存能以相对较高的速度记录、读取并删除数据。
因此，闪存装置广泛用于个人电脑(PC)的BIOS、机顶盒、打印机和网络服务器以存储数据。近来，闪存装置还广泛用于数码相机和便携式电话。
在这样的闪存装置中，主要使用了包含有SONOS  (硅-氧化物-氮化物-氧化物-硅，Silicon-Oxide-Nitride-Oxide-Silicon)结构的半导体装置。
与包含有浮栅(floating gate)(其包括多晶硅)的闪存装置不同，SONOS存储器装置是电荷捕获(charge-trap)型装置，其中为了使电荷经过在硅上形成的薄氧化物层，会将栅极电压施加到电荷上，这样电荷就被注入到形成于氮化硅层中的陷阱(trap)中或从该陷阱释放。
发明内容
本发明的目的在于减少闪存装置故障并改善装置的可靠性。
根据实施例，提供了一种制造闪存装置的方法，该方法包括以下步骤：在半导体衬底上形成第一氧化物层，在所述第一氧化物层上形成第一氮化物层图案，在所述第一氮化物层图案上形成包含有埋置于其中的掩模图案的第二氧化物层；在被所述第二氧化物层包围的所述掩模图案的侧壁上形成第一多晶硅图案；对包含有所述第一多晶硅图案的所述半导体衬底执行第一蚀刻工艺，使得第三氧化物层图案、第二氮化物层图案和第四氧化物层图案保留在所述第一多晶硅图案和所述掩模图案下部，其中所述第三氧化物层图案是所述第一氧化物层的一部分，所述第二氮化物层图案是所述第一氮化物层图案的一部分，并且所述第四氧化物层图案是所述第二氧化物层的一部分；形成包围所述第一多晶硅图案的第五氧化物层图案，并在所述第五氧化物层图案的侧壁上形成第二多晶硅图案；以及从包含所述第二多晶硅图案的所述半导体衬底去除所述掩模图案和位于所述掩模图案下部的部分所述第三氧化物层图案和部分所述第二氮化物层图案。
本发明可经由蚀刻工艺形成尺寸相同的存储器栅极，从而可减少装置故障并改善装置的可靠性。
附图说明
图1-图15是示出根据实施例的制造闪存装置的过程的剖视图
具体实施方式
下文将参照附图详细描述实施例。
在实施例的描述中，可以理解的是，当一个层(或膜)、一个区域、一个图案、或一个结构被称为在另一衬底、另一层(或膜)、另一区域、另一衬垫或另一图案的“之上”或“之下”时，可以是“直接地”或“间接地”位于其它衬底、层(或膜)、区域、衬垫、或图案上，也可以存在一个或更多的中间层。此外，可基于附图而确定每层的位置是在“之上”还是“之下”。
为了清楚地描述，附图所示的层的厚度或尺寸可能被简化或夸大。此外，每个元件的尺寸可能相比其实际尺寸而缩小或放大。
图1-图15是示出根据实施例的制造闪存装置的工艺的剖视图。
如图1所示，在半导体衬底10上形成隔离层12。
隔离层12可定义一有源区域。
可通过将绝缘材料填入形成在半导体衬底10中的沟槽中而形成所述隔离层12。
然后，如图2所示，通过第一离子注入工艺，在半导体衬底10上形成阱区(well area)13。
可对于包含阱区13的半导体衬底10执行第二离子注入工艺，以调节阈值电压。
然后，如图3所示，在半导体衬底10上形成第一氧化物层21、第一氮化物层图案22和第二氧化物层图案23。
可通过对半导体衬底10执行第一热处理工艺而形成第一氧化物层21。所述第一热处理工艺可形成SiO2形式的第一氧化物层21。第一氧化物层21可在半导体衬底10上形成50～80
Figure G2009102120172D0000031
的厚度。此外，通过CVD(化学气相沉积)或ALD(原子层沉积)，可将第一氧化物层21的高-K材料(例如Al2O3)沉积在半导体衬底10上。可在第一氧化物层上形成氮化物层，可在该氮化物层上形成第二氧化物层。
可通过执行CVD工艺来制备SixNy(x和y是自然数)形式的第一氮化物层，其厚度为70-100
Figure G2009102120172D0000032
可通过执行CVD工艺来制备SiO2形式的第二氧化物层。
通过图案化形成于第一氧化物层21上的第一氮化物层和第二氧化物层，可形成氮化物层图案22和第二氧化物层图案23。
根据实施例，通过干蚀刻工艺来图案化第二氧化物层，通过干蚀刻工艺或湿蚀刻工艺来图案化第一氮化物层。
第一氧化物层21可作为蚀刻第一氮化物层时的蚀刻停止层。
下面，如图4所示，在第二氧化物层图案23上形成掩模图案30。
通过使用氮化物层或氧化硅层作为掩模层，在第二氧化物层图案23上形成厚度为3000to 4000的掩模图案30。
通过光刻工艺(photo process)来图案化由氮化物层或氧化硅层形成的掩模层，可形成掩模图案30。可在图案化该掩模层时蚀刻第二氧化物层图案23的一部分。
虽然在本实施例中，掩模层30被描述为通过使用氮化物层或氧化硅来形成，但实施例并不限于此。对多晶硅层执行蚀刻工艺时能作为掩模的各种材料都可用于掩模图案30。
然后，如图5所示，通过第一蚀刻工艺去除暴露的第二氧化物层图案23的一部分，以形成第三氧化物层图案25，所述第三氧化物层图案是执行第一蚀刻工艺后保留在掩模图案30下部的第二氧化物层图案23。
此后，如图6所示，在半导体衬底10上形成第三氧化物层27，该第三氧化物层27包含有埋置于其中的掩模图案30。
通过CVD工艺将用于第三氧化物层27的氧化物层沉积在半导体衬底10上，其中该半导体衬底10包含第三氧化物层图案25和掩模图案30，然后执行湿氧化工艺，从而形成厚度为大约60到90的第三氧化物层27。
第三氧化物层27(由沉积在衬底和第三氧化物层图案25上的氧化物层形成)可包围掩模图案30。
然后，参见图7，在被第三氧化物层27包围的掩模图案30的侧壁上形成第一多晶硅图案40。
第一多晶硅图案40是这样形成的：将多晶硅沉积在衬底上，并在已经形成包围着掩模图案30的第三氧化物层27之后，执行第二蚀刻工艺。
第二蚀刻工艺是各向异性蚀刻工艺，这样不用执行附加的光刻工艺(photo process)就可将第一多晶硅图案40以间隔件(spacer)的形式形成在掩模图案30的侧壁上。
既然第一多晶硅图案40由各向异性蚀刻工艺形成，则第一多晶硅图案40在掩模图案30两侧的尺寸相同。
此外，可通过调整掩模图案30的尺寸来调整第一多晶硅图案40的尺寸。
第一多晶硅图案40可以是一个存储器栅极(memory gate)。这样，可经由蚀刻工艺形成尺寸相同的存储器栅极，因此可减少装置故障，改善装置可靠性。
此外，当执行蚀刻工艺来形成栅极(gate)时，就能减小由于无法对准(misalignment)而引起的装置故障，从而可改善装置的可靠性。
此外，通过使用第一多晶硅图案40作为掩模来去除暴露的第三氧化物层27、第一氮化物层图案22和第一氧化物层21，在第一多晶硅图案40和掩模图案30下部可形成第四氧化物层图案33、第二氮化物层图案35和第五氧化物层图案37。
这时，形成在掩模图案30上的第三氧化物层27也被部分去除，从而暴露掩模图案30的上部。
然后，如图8所示，对半导体衬底10执行第二热处理工艺，从而在半导体衬底10上形成第六氧化物层图案43。
当执行第二热处理工艺以形成第六氧化物层图案43时，也形成了包围第一多晶硅图案40的第七氧化物层图案45。
然后，如图9所示，在被第七氧化物层图案45包围的第一多晶硅图案40的侧壁上形成第二多晶硅图案50。
在包含第一多晶硅图案40的半导体衬底10上形成第二多晶硅层之后，通过执行第三蚀刻工艺形成第二多晶硅图案50，其中该第一多晶硅图案40被第七氧化物层图案45包围。
可通过CVD工艺形成厚度为大约1500-2000
Figure G2009102120172D0000051
的第二多晶硅层。
第三蚀刻工艺是各向异性蚀刻工艺，这样不用执行附加的光刻工艺(photo process)就可将第二多晶硅图案50以间隔件(spacer)的形式形成在第一多晶硅图案40的侧壁上。
因为第二多晶硅图案50是由各向异性蚀刻工艺形成的，则该第二多晶硅图案50在第一多晶硅图案40两侧的尺寸相同。
第二多晶硅图案50形成在第一多晶硅图案40的侧壁上，因此第一多晶硅图案40在第二多晶硅图案50和掩模图案30之间对准。
第二多晶硅图案50可以是一个选择栅极(select gate)。
此外，因为第七氧化物层图案45包围第一多晶硅图案40，第七氧化物层图案45在第一多晶硅图案40和第二多晶硅图案50之间以及在第一多晶硅图案40和掩模图案30之间对准。
在第一多晶硅图案40和第二多晶硅图案50中间可形成有阶梯差(stepdifference)。
此外，虽然附图未示出，但可在外围区域形成栅极(gate)。
然后，如图10所示，去除掩模图案30，并去除在掩模图案30下方对准的部分第七氧化物层图案45和部分第二氮化物层图案35。
如果掩模图案30包含氮化物层，该掩模图案30可通过使用磷酸的湿蚀刻工艺而被去除。
在已经去除掩模图案30后，部分去除在掩模图案30下方对准的第七氧化物层图案45和第二氮化物层图案35。
当已经部分去除第七氧化物层图案45后，暴露于第一多晶硅图案40上部的第七氧化物层图案45也可被去除。
在已经部分去除第七氧化物层图案45和第二氮化物层图案35后，第八氧化物层图案48、第三氮化物层图案49和第四氧化物层图案33在第一多晶硅图案40下方对准，这样便获得了SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)结构。
然后，如图11所示，在半导体衬底10上形成第一光致抗蚀剂图案1，且执行第三离子注入工艺以形成第一杂质区域61。
第一杂质区域61在半导体衬底10上的第一多晶硅图案40之间对准，并作为LDD(轻掺杂漏极)区域。
采用热载流子注入机制作为第三离子注入工艺以形成第一杂质区域61。这时，为了最大化电子和空穴的注入效率，采用剂量为1×1014atoms/cm2的V族元素执行热载流子机制。
下面，如图12所示，在半导体衬底10上形成第二光致抗蚀剂图案2，并执行第四离子注入工艺以形成第二杂质区域62。
第二杂质区域62形成在半导体衬底10上的第一多晶硅图案40和隔离层12之间，并作为LDD区域。
进一步地，如图13所示，在第一多晶硅图案40和第二多晶硅图案50的侧壁上形成间隔件70，从而在半导体衬底10上限定第三杂质区域63和第四杂质区域64。
为了在第一多晶硅图案40和第二多晶硅图案50的侧壁上形成间隔件70，在半导体衬底10上依次沉积氧化物层、氮化物层和氧化物层，然后执行第四蚀刻工艺。
根据实施例，间隔件70具有ONO(Oxide-Nitride-Oxide)结构。但是，实施例并不限于此。例如，该间隔件70也可以具有ON(Oxide-Nitride)结构。
此外，使用间隔件70作为掩模，可形成第三杂质区域63和第四杂质区域64。
第三杂质区域63可作为源极区域，第四杂质区域64可作为漏极区域。
然后，如图14所示，在第一多晶硅图案40的顶部、第二多晶硅图案50的顶部以及包含有杂质区域的半导体衬底10的暴露部分上形成硅化物层75。
可通过使用钴(Co)而对半导体衬底10执行自对准多晶硅化物(salicide)工艺来形成硅化层75。该硅化层形成在稍后将形成接触件的区域上。
为了形成硅化层75，部分去除形成在第三杂质区域63和第四杂质区域64顶部上的第六氧化物层图案43(见图13)，然后执行自对准多晶硅化物(salicide)工艺。
另外，如图15所示，在半导体衬底10上形成第五氮化物层81和层间介电层80，在层间介电层80中形成接触件85。
第五氮化物层81保护在第五氮化物层81下方对准的器件，且该第五氮化物层81可包括氮化硅(SiN)层。
根据上述实施例的闪存装置按照如下方式进行操作。
针对闪存装置的程序操作，可按照如下方式施加偏置电压。
首先，为了形成半导体衬底10中的沟道，将对应于阈值电压的偏置电压施加至作为选择栅极的第二多晶硅图案50，并且将偏置电压施加至作为源极区域的第四杂质区域64，使得作为热载流子的电子可被注入到作为存储器栅极的第一多晶硅图案40中。
这时，将大约4-6V的偏置电压施加至作为源极区域的第四杂质区域64，并且将大约0V的偏置电压施加至作为漏极区域的第三杂质区域和半导体衬底10。
此外，将大约9-10V的偏置电压施加至作为存储器栅极的第一多晶硅图案，使得电子被注入到该存储器栅极中。
针对闪存装置的擦除操作，可按照如下方式施加偏置电压。
首先，将偏置电压施加至作为源极区域的第四杂质区域64，从而可获得BTBT(带间隧道效应，band to band tunneling)。
也就是说，将偏置电压施加至第四杂质区域64，从而在第四杂质区域64中可形成多个EHP(电子-空穴对，electron-hole pairs)，并且将负偏置电压施加至第一多晶硅图案40。这样，在第三氮化物层图案49中的空穴被捕获，从而使得空穴被擦除。
这时，将0V的偏置电压施加至作为选择栅极的第二多晶硅图案50、作为漏极区域的第三杂质区域63和半导体衬底10。
针对闪存装置的读操作，可按照如下方式施加偏置电压。
首先，将偏置电压施加至作为存储器栅极的第一多晶硅图案40和作为选择栅极的第二多晶硅图案50，并将0V的偏置电压施加至作为源极区域的第四杂质区域64和半导体衬底10。
当将偏置电压施加至作为漏极区域的第三杂质区域63时，电流可以流过。在程序操作期间几乎没有电流流过，而在擦除操作期间可以有更多电流流过，从而可识别所述程序操作和所述擦除操作。
如上所述，根据实施例的制造闪存装置的方法，不用执行附加的光刻工艺(photo process)即可形成具有间隔件形状的栅极，且所述栅极通过各向异性蚀刻工艺形成，从而使得栅极的尺寸相同。
因此，可经由蚀刻工艺形成尺寸相同的存储器栅极，从而可减少装置的故障并改善装置的可靠性。
说明书中所涉及的“一实施例”、“实施例”、“示例性实施例”等，其含义是结合实施例描述的特定特征、结构、或特性均包括在本发明的至少一个实施例中。说明书中出现于各处的这些短语并不一定都涉及同一个实施例。此外，当结合任何实施例描述特定特征、结构或特性时，都认为其落在本领域技术人员结合其它实施例就可以实现的这些特征、结构或特性的范围内。
尽管对实施例的描述中结合了其中多个示例性实施例，但可以理解的是，在本公开内容的原理的精神和范围之内，本领域技术人员完全可以推导出许多其它变化和实施例。尤其是，可以在该公开、附图和所附权利要求的范围内对组件和/或附件组合设置中的排列进行多种变化和改进。除组件和/或排列的变化和改进之外，其他可选择的应用对于本领域技术人员而言也是显而易见的。

Claims (10)

1.一种制造闪存装置的方法，该方法包括以下步骤：
在半导体衬底上形成第一氧化物层，在所述第一氧化物层上形成第一氮化物层图案，以及在所述第一氮化物层图案上形成包含有埋置于其中的掩模图案的第二氧化物层图案；
在所述掩模图案的侧壁上形成第一多晶硅图案，其中所述掩模图案被所述第二氧化物层图案包围；
对包含所述第一多晶硅图案、所述第一氧化物层、所述第一氮化物层图案和所述第二氧化物层图案的所述半导体衬底执行第一蚀刻工艺，使得在所述第一多晶硅图案和所述掩模图案下部形成第三氧化物层图案、第二氮化物层图案和第四氧化物层图案；
形成包围所述第一多晶硅图案的第五氧化物层图案以及在所述第五氧化物层图案的侧壁上形成第二多晶硅图案；以及
去除所述掩模图案、位于所述掩模图案下部的部分所述第三氧化物层图案以及部分所述第二氮化物层图案。
2.根据权利要求1所述的制造闪存装置的方法，其中在所述第一氮化物层图案上形成包含有埋置于其中的掩模图案的第二氧化物层图案的步骤包括：
在所述氮化物层图案上形成初始氧化物层；
在所述初始氧化物层上形成所述掩模图案；
使用所述掩模图案作为蚀刻掩模，蚀刻所述初始氧化物层；以及
在所述衬底上形成次级氧化物层，包括在所述掩模图案上形成次级氧化物层，从而将所述掩模图案埋置于由所述初始氧化物层和所述次级氧化物层形成的所述第二氧化物层图案中。
3.根据权利要求1所述的制造闪存装置的方法，其中在被所述第二氧化物层图案包围的所述掩模图案的侧壁上形成所述第一多晶硅图案的步骤包括：
在包含有埋置于其中的掩模图案的所述第二氧化物层图案上形成第一多晶硅层；以及
对包含所述第一多晶硅层的所述半导体衬底执行第二蚀刻工艺，使得在被所述第二氧化物层图案包围的所述掩模图案的侧壁上形成第一多晶硅层，
其中所述第二蚀刻工艺包括各向异性蚀刻工艺。
4.根据权利要求1所述的制造闪存装置的方法，其中通过对所述半导体衬底执行第一热处理工艺，形成所述第五氧化物层图案。
5.根据权利要求1所述的制造闪存装置的方法，其中在所述第五氧化物层图案的侧壁上形成所述第二多晶硅图案的步骤包括：
在包含所述第五氧化物层图案的所述半导体衬底上形成第二多晶硅层，其中所述第五氧化物层图案包围所述第一多晶硅图案；以及
在所述第二多晶硅层上执行第三蚀刻工艺，
其中所述第三蚀刻工艺包括各向异性蚀刻工艺。
6.根据权利要求1所述的制造闪存装置的方法，其中在所述掩模图案的侧壁上形成多个第一多晶硅图案，每一个所述第一多晶硅图案具有相同尺寸，
其中在所述第五氧化物层图案的侧壁上形成多个第二多晶硅图案，每一个所述第二多晶硅图案具有相同尺寸。
7.根据权利要求1所述的制造闪存装置的方法，进一步包括以下步骤：通过选择所述掩模图案的尺寸来调节所述第一多晶硅图案的尺寸。
8.根据权利要求1所述的制造闪存装置的方法，其中所述第一蚀刻工艺暴露所述半导体衬底。
9.根据权利要求1所述的制造闪存装置的方法，其中当去除部分所述第三氧化物层图案和部分所述第二氮化物层图案时，部分去除所述第五氧化物层图案。
10.根据权利要求1所述的制造闪存装置的方法，其中所述第五氧化物层图案在所述第一多晶硅图案和所述第二多晶硅图案之间以及在所述掩模图案和所述第一多晶硅图案之间对准。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108288648A (zh) * 2017-01-10 2018-07-17 三星电子株式会社 半导体器件及其制造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101106567B1 (ko) 2011-09-29 2012-01-19 한국종합설계 주식회사 도화이미지의 부분수정이 가능한 편집용 영상도화 처리시스템
KR101106566B1 (ko) 2011-09-29 2012-01-19 한국종합설계 주식회사 영상도화작업을 위한 촬영이미지 레이어 보정시스템
KR101097411B1 (ko) 2011-09-29 2011-12-23 한국종합설계 주식회사 다수 기준점의 위치 대비 좌표점 합성에 의한 영상도화이미지 편집시스템
US10014380B2 (en) 2012-12-14 2018-07-03 Cypress Semiconductor Corporation Memory first process flow and device
US9368606B2 (en) * 2012-12-14 2016-06-14 Cypress Semiconductor Corporation Memory first process flow and device
KR101350927B1 (ko) * 2013-07-23 2014-01-15 주식회사 첨단공간정보 항공촬영 이미지의 정밀도를 높인 영상처리시스템
US9236453B2 (en) 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
KR101372220B1 (ko) * 2013-11-01 2014-03-13 주식회사 지오스토리 촬영 영상물의 프레임별 수정을 기반으로 한 영상이미지의 편집 처리시스템
US9412851B2 (en) * 2013-12-23 2016-08-09 United Microelectronics Corp. Method for fabricating semiconductor device including a patterned multi-layered dielectric film with an exposed edge
KR101491827B1 (ko) 2014-07-14 2015-02-11 한국종합설계 주식회사 항공촬영영상 이미지의 정밀도를 높인 영상처리시스템
KR101447240B1 (ko) 2014-07-18 2014-10-08 삼부기술 주식회사 항공촬영영상 이미지의 정밀도를 높인 영상처리시스템
TWI728162B (zh) * 2017-08-02 2021-05-21 聯華電子股份有限公司 半導體元件及其製作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480645B1 (ko) * 2003-04-01 2005-03-31 삼성전자주식회사 역자기 정합 방식을 이용한 트윈―ｏｎｏ 형태의ｓｏｎｏｓ 메모리 소자 제조 방법
KR20050055119A (ko) * 2003-12-05 2005-06-13 삼성전자주식회사 로컬 소노스 메모리 셀 구조의 비휘발성 반도체 소자 및그 제조방법
KR100606928B1 (ko) * 2004-05-06 2006-08-01 동부일렉트로닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법
KR100661225B1 (ko) 2005-12-26 2006-12-22 동부일렉트로닉스 주식회사 이이피롬 소자 제조 방법
KR20080056469A (ko) * 2006-12-18 2008-06-23 삼성전자주식회사 반도체 장치 및 그 형성방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108288648A (zh) * 2017-01-10 2018-07-17 三星电子株式会社 半导体器件及其制造方法
CN108288648B (zh) * 2017-01-10 2023-05-26 三星电子株式会社 半导体器件及其制造方法

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