KR20080056469A - 반도체 장치 및 그 형성방법 - Google Patents
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Abstract
본 발명은 반도체 장치 및 그 형성 방법을 제공한다. 이 장치는 제 1 영역과 제 1 영역보다 리세스된 제 2 영역을 갖는 반도체 기판, 제 2 영역의 반도체 기판에 공통 소오스 영역 및 공통 소오스 영역 양측으로부터 이격된 제 1 영역의 반도체 기판에 제 1 및 제 2 드레인 영역들, 공통 소오스 영역과 일부 중첩되고, 제 1 영역 및 제 2 영역의 반도체 기판 상의 제 1 및 제 2 부유 게이트들을 포함한다.
스플릿 게이트(split gate), 터널 절연막, 부유 게이트
Description
도 1은 종래기술에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3a 내지 도 3h은 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치의 형성 방법에 관한 것으로, 보다 상세하게는 비휘발성 메모리 반도체 장치의 형성 방법에 관한 것이다.
반도체 메모리 장치들은 각종 데이터를 저장하기 위해 사용된다. 반도체 메모리 장치들은 휘발성(volatile)과 비휘발성(non-volatile) 메모리 장치들을 포함한다. 휘발성 메모리 장치는 전원 공급이 중단되면 저장된 데이터도 소멸한다. 비휘발성 메모리는 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 비휘발성 메모리 장치는 마스크롬(Mask Rom), 피롬(PROM), 이피롬(EPROM), 이이피롬(EEPROM), 및 플래시 메모리(Flash Memory)을 포함한다.
플래시 메모리 장치의 구조는 적층 게이트(stack gate) 구조와 스플릿 게이트(split gate) 구조를 포함한다. 데이터를 소거하는 경우, 적층 게이트 구조의 플래시 메모리 장치는 과잉 소거의 문제를 가질 수 있다. 과잉 소거의 문제를 해소하기 위해, 스플릿 게이트 구조의 플래시 메모리 장치가 제안된 바 있다.
도 1은 종래기술에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(1)에 공통 소오스 영역(3)이 제공된다. 상기 공통 소오스 영역(3) 양측으로부터 이격된 상기 반도체 기판(1)에 제 1 및 제 2 드레인 영역들(4)이 있다. 상기 공통 소오스 영역(3) 양측의 반도체 기판(1) 상에 상기 공통 소오스 영역(3)과 일부 중첩된 제 1 및 제 2 부유 게이트들(5)이 있다. 상기 제 1 드레인 영역(4)과 상기 공통 소오스 영역(3) 사이 및 상기 제 2 드레인 영역과 상기 공통 소오스 영역(3) 사이의 반도체 기판 상에 제공되고, 상기 제 1 및 제 2 부유 게이트들(5)과 일부 중첩된 반도체 기판(1) 상의 제 1 및 제 2 제어 게이트들(6)이 있다.
상기 제 1 및 제 2 부유 게이트들(5)과 상기 반도체 기판(1) 사이에 터널 절연막들(7)이 개재된다. 상기 제 1 제어 게이트(6)와 상기 제 1 부유 게이트(5) 사이 및 상기 제 2 제어 게이트(6)와 상기 제 2 부유 게이트(5) 사이에 개재된 게이트 층간 절연막들(9)이 있다.
데이타를 프로그램하는 것은 제어 게이트(6) 및 공통 소오스 영역(3)에 프로그램 전압을 인가하는 것을 포함한다. 채널 핫전자(channel-hot electron: CHE)가 반도체 기판(1)으로부터 터널 절연막들(7)을 통과하여, 상기 부유 게이트들(5)에 주입된다. 데이타를 소거하는 것은 드레인 영역(4) 및 공통 소오스 영역(3)은 접지되고, 제어 게이트(6)에 소거 전압을 인가하는 것을 포함한다. 이에 따라, 부유 게이트(5)에 축적된 전자는 파울러-노더하임 터널(Fowler-Nordheim: FN)에 의하여 터널 절연막(9)을 통과하여 제어 게이트(6)로 이동한다.
데이터의 프로그램 시, 공통 소오스 영역(3)과 부유 게이트(5)사이의 커패시턴스(capacitance)가 크면, 공통 소오스 영역(3)에 낮은 전압을 인가하더라도 프로그램이 수행될 수 있다. 상기 커패시턴스(capacitance)을 크게 하기 위해, 공통 소오스 영역(3)과 부유 게이트(5)의 중첩 면적을 증가시킬 수 있다.
데이타의 소거 시, 상기 부유 게이트(5)와 공통 소오스 영역(3)의 중첩 면적이 증가하면, 상기 부유 게이트(5)는 상기 공통 소오스 영역(3)의 접지 전압과 비슷한 낮은 전압 상태를 유지할 수 있다. 상기 제어 게이트(6)와 부유 게이트(5) 간에는 높은 전압차가 유지될 수 있다. 상기 부유 게이트(5)에서 제어 게이트(6)로의 FN 터널이 용이하게 발생할 수 있다.
프로그램/소거 동작시의 특성을 향상시키기 위해, 부유 게이트(5)와 공통 소오스 영역(3)간 중첩되는 부분의 면적이 증가될 수 있다. 부유 게이트(5)와 공통 소오스 영역(3) 간 중첩 부분이 증가함에 따라, 공통 소오스 영역(3)과 드레인 영역(4)간의 거리도 감소할 수 있다. 이에 따라, 단채널 효과 등의 문제가 발생할 수 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위한 것으로서, 본 발명의 이루고자 하는 기술적 과제는 스플릿 게이트 구조를 갖는 반도체 장치 및 그 형성 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체 장치을 제공한다. 이 장치는 제 1 영역과 상기 제 1 영역보다 리세스된 제 2 영역을 갖는 반도체 기판;상기 제 2 영역의 반도체 기판에 공통 소오스 영역; 상기 공통 소오스 영역 양측으로부터 이격된 상기 제 1 영역의 반도체 기판에 제 1 및 제 2 드레인 영역들; 상기 공통 소오스 영역과 일부 중첩되고, 상기 제 1 영역 및 제 2 영역의 반도체 기판 상의 제 1 및 제 2 부유 게이트들; 상기 제 1 드레인 영역과 상기 공통 소오스 영역 사이 및 상기 제 2 드레인 영역과 상기 공통 소오스 영역 사이에 제공된, 상기 제 1 및 제 2 부유 게이트들과 중첩된 제 1 영역의 반도체 기판 상의 제 1 및 제 2 제어 게이트들; 상기 제 1 및 제 2 부유 게이트들과 상기 반도체 기판 사이의 터널 절연막들; 상기 제 1 제어 게이트와 상기 제 1 부유 게이트 사이 및 상기 제 2 제어 게이트와 상기 제 2 부유 게이트 사이의 게이트 층간 절연막들을 포함한다.
본 발명의 실시예에 따르면, 상기 제 1 영역 및 제 2 영역의 경계의 반도체 기판의 측벽들이 라운드질 수 있다. 상기 제 1 및 제 2 부유 게이트들은 상기 측벽들을 덮을 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체 장치의 형성 방법을 제공한다. 이 방법은 반도체 기판를 리세스하여 제 1 영역과 상기 제 1 영역보다 리세스된 제 2 영역을 가지도록 형성하고; 상기 제 2 영역의 반도체 기판에 공통 소오스 영역을 형성하고; 상기 공통 소오스 영역 양측으로부터 이격된 상기 제 1 영역의 반도체 기판에 제 1 및 제 2 드레인 영역들을 형성하고; 상기 공통 소오스 영역과 일부 중첩된, 상기 제 1 영역 및 제 2 영역의 반도체 기판 상에 제 1 및 제 2 부유 게이트들을 형성하고; 상기 제 1 드레인 영역과 상기 공통 소오스 영역 사이 및 상기 제 2 드레인 영역과 상기 공통 소오스 영역 사이에 상기 제 1 및 제 2 부유 게이트들과 중첩된 제 1 영역의 반도체 기판 상에 제 1 및 제 2 제어 게이트들을 형성하고; 상기 제 1 및 제 2 부유 게이트들과 상기 반도체 기판 사이에 터널 절연막들을 형성하고; 상기 제 1 제어 게이트와 상기 제 1 부유 게이트 사이 및 상기 제 2 제어 게이트와 상기 제 2 부유 게이트 사이의 게이트 층간 절연막들을 형성하는 것을 포함한다.
본 발명의 실시예에 따르면, 상기 리세스 공정은: 반도체 기판 상에 제 1 마스크 패턴을 형성하여 상기 반도체 기판을 노출하고; 열 산화 공정을 수행하여 상기 노출된 반도체 기판에 제 1 산화막을 형성하고; 그리고 상기 제 1 마스크 패턴 및 상기 제 1 산화막을 제거하는 것을 포함할 수 있다. 상기 제 1 영역 및 제 2 영역의 경계의 반도체 기판의 측벽들이 라운드질 수 있다.
본 발명의 실시예에 따르면, 상기 부유 게이트를 형성하는 것은; 상기 제 1 영역과 상기 제 2 영역을 갖는 반도체 기판 상에 제 1 절연막 및 제 1 도전막을 형성하고; 산화 공정을 수행하여 상기 노출된 제 1 도전막 상에 제 2 산화막을 형성하고; 그리고 상기 제 2 마스크 패턴 및 상기 제 2 마스크 패턴 하부의 제 1 도전막을 제거하여 제 2 산화 패턴 및 제 1 도전 패턴을 형성하는 것을 포함할 수 있 다. 상기 제 1 도전 패턴은 상기 제 1 영역의 제 1 도전 패턴의 가장자리에 팁을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 제어 게이트를 형성하는 것은: 상기 제 2 산화 패턴 및 제 1 도전 패턴을 갖는 반도체 기판 상에 상기 제 2 절연막 및 제 2 도전막을 형성하고; 상기 제 2 도전막 상에 제 3 마스크 패턴을 형성하고; 상기 제 3 마스크 패턴을 사용하여 상기 제 2 절연막 및 제 2 도전막을 패터닝하여 제 2 절연 패턴 및 제 2 도전 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 공통 소오스 영역 및 상기 제 1 및 제 2 드레인 영역들을 형성하는 것은: 상기 제 1 영역의 반도체 기판을 덮는 제 4 마스크 패턴을 형성하고; 상기 제 4 마스크 패턴을 이온 주입 마스크로 사용하여 상기 제 1 및 제 2 부유 게이트들 사이의 반도체 기판에 제 1 불순물 영역을 형성하고; 상기 제 4 마스크 패턴을 제거하고; 상기 제 2 영역의 반도체 기판을 덮는 제 5 마스크 패턴을 형성하고; 상기 제 5 마스크 패턴을 이온 주입 마스크로 사용하여 상기 제 1 및 제 2 제어 게이트 일측의 반도체 기판에 제 2 및 제 3 불순물 영역을 형성하는 것을 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 일 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 일 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 일 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 트렌치들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체 기판(100)은 제 1 영역(A) 및 제 2 영역(B)을 포함할 수 있다. 상기 제 2 영역(B)은 상기 제 1 영역(A)보다 낮은 상부면을 갖도록 리세스된 영역일 수 있고, 상기 제 1 영역(A)은 상기 리세스된 영역 외의 영역일 수 있다. 상기 제 1 영역(A) 및 제 2 영역(B)의 경계의 반도체 기판(100)에 라운드진 측벽들이 있다. 상기 라운드진 측벽들은 반도체 장치의 신뢰성 및 수율의 향상에 효과적이다.
상기 제 2 영역(B)의 반도체 기판(100)에 공통 소오스 영역(116)이 제공된다. 상기 공통 소오스 영역(116) 양측으로부터 이격된 상기 제 1 영역(A)의 상기 반도체 기판(100)에 제 1 및 제 2 드레인 영역들(118)이 있다. 상기 공통 소오스 영역(116) 양측의 반도체 기판(100) 상에 상기 공통 소오스 영역(116)과 일부 중첩된 제 1 및 제 2 부유 게이트들(108a)이 있다. 상기 제 1 및 제 2 부유 게이트들(108a)은 상기 측벽을 덮고, 상기 제 1 영역(A)으로 연장된다. 상기 제 1 및 제 2 부유 게이트들(108a) 상에 절연막(108b)이 있다.
상기 제 1 드레인 영역(118)과 상기 공통 소오스 영역(116) 사이 및 상기 제 2 드레인 영역(118)과 상기 공통 소오스 영역(116) 사이의 반도체 기판 상에 제공되고, 상기 제 1 및 제 2 부유 게이트들(108a)과 일부 중첩된 반도체 기판(100) 상의 제 1 및 제 2 제어 게이트들(114)이 있다.
상기 제 1 영역(A)의 제 1 및 제 2 부유 게이트들(108a)의 가장자리에 상기 제 1 및 제 2 제어 게이트들(114)을 향하는 팁(108c)이 있다. 반도체 장치의 소거 동작시, 상기 팁(108c)에 전하가 집중될 수 있다. 이에 따라, 비교적 저전압에서 FN 터널이 용이하게 발생할 수 있다.
상기 제 1 및 제 2 부유 게이트들(108a)과 상기 반도체 기판(100) 사이에 터널 절연막들(107)이 개재된다. 상기 제 1 제어 게이트(114)와 상기 제 1 부유 게이트(112) 사이 및 상기 제 2 제어 게이트(114)와 상기 제 2 부유 게이트(112) 사이에 게이트 층간 절연막들(112)이 개재된다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체 기판(100) 상에 제 1 영역(A)을 덮고, 제 2 영역(B)을 노출하는 제 1 마스크 패턴(104)이 형성된다. 상기 제 1 마스크 패턴(104)은 질화막을 포함할 수 있다. 상기 반도체 기판(100)과 상기 제 1 마스크 패턴(104) 사이에 버퍼막(102)이 형성될 수 있다. 상기 버퍼막(102)은 산화막일 수 있다.
도 3b 및 도 3c를 참조하면, 상기 제 1 마스크 패턴(104)을 갖는 반도체 기판(100)에 산화 공정을 수행하여 상기 노출된 반도체 기판(100)에 산화막(106)이 형성될 수 있다. 상기 산화 공정은 열 산화 공정일 수 있다. 상기 산화막(106), 상기 제 1 마스크 패턴(104), 및 상기 버퍼막(102)을 제거하여, 상기 반도체 기판(100)의 제 2 영역(B)에 리세스된 영역이 형성된다. 상기 제거 공정은 습식 식각 공정일 수 있다.
한편, 상기 마스크 패턴을 식각 마스크로 하는 건식 식각 공정에 의해서도, 제 1 영역(A) 및 제 2 영역(B)의 경계의 반도체 기판의 측벽들이 형성될 수 있다. 그러나, 식각에 의하면, 상기 제 1 영역(A) 및 상기 제 2 영역(B)의 경계의 반도체 기판의 측벽들은 거칠고 손상된 면들을 가질 수 있다. 본 발명의 실시예에 따르면, 상기 제 1 영역(A) 및 제 2 영역(B)의 경계의 반도체 기판(100)의 측벽들이 라운드지게 형성되어, 거칠고 손상된 면들이 적을 수 있다. 이에 따라, 반도체 장치의 신뢰성 및 수율이 향상될 수 있다.
도 3d를 참조하면, 상기 제 1 영역(A) 및 제 2 영역(B)을 갖는 반도체 기판(100) 상에 제 1 절연막(107)이 형성된다. 상기 제 1 절연막(107)은 산화 공정을 수행하여 형성된 산화막일 수 있다. 상기 제 1 절연막(107) 상에 제 1 도전막(108)이 형성된다. 상기 제 1 도전막(108)은 폴리 실리콘막일 수 있다.
도 3e를 참조하면,상기 제 1 도전막(108) 상에 제 2 마스크 패턴(110)이 형성된다. 상기 제 2 마스크 패턴(110)은 질화막을 포함할 수 있다. 상기 제 2 마스크 패턴(110)은 상기 제 1 및 제 2 영역(A, B)의 경계의 반도체 측벽 상에 형성된 제 1 도전막(108)을 노출한다.
도 3f를 참조하면, 상기 제 2 마스크 패턴(110)을 갖는 반도체 기판(100)에 산화 공정을 수행하여 상기 노출된 제 1 도전막(108)에 제 2 절연막이 형성될 수 있다. 상기 제 2 절연막은 산화막일 수 있다. 상기 제 2 마스크 패턴(110)이 제거된다. 상기 제 2 절연막을 식각 마스크로 사용하여 상기 제 2 마스크 패턴(110) 하부의 제 1 도전막(108)이 식각될 수 있다. 이에 따라, 제 1 도전 패턴(108a) 및 상기 제 1 도전 패턴(108a) 상에 제 2 절연 패턴(108b)이 형성될 수 있다. 상기 제 1 도전 패턴(108a)은 부유 게이트일 수 있다. 상기 제 1 도전 패턴(108a)과 상기 반도체 기판(100) 사이의 제 1 절연막(107)은 터널 절연막일 수 있다.
한편, 상기 제 2 마스크 패턴(110)은 질화막이므로 상기 산화공정을 차단하는 역할을 할 수 있다. 따라서, 상기 노출된 제 1 도전막(108)의 중심부에서 산화막은 활발히 성장할 수 있다. 상기 제 2 마스크 패턴(110)에 근접한 제 1 도전막(108) 부분의 산화막 성장이 느릴 수 있다. 그 결과, 상기 제 1 도전 패턴(108a)의 가장자리에 팁(108c)이 형성될 수 있다. 상기 팁(108c)에 전하가 집중될 수 있다. 상기 반도체 장치의 소거 동작시 비교적 저전압에서 FN 터널이 용이하게 발생할 수 있다.
도 3g를 참조하면, 상기 제 1 도전 패턴(108a)을 갖는 반도체 기판(100) 상에 제 3 절연막이 형성될 수 있다. 상기 제 3 절연막은 화학 기상 증착 공정을 수행하여 형성된 산화막일 수 있다. 상기 제 3 절연막을 갖는 반도체 기판(100) 상에 제 3 도전막이 형성될 수 있다. 상기 제 3 도전막은 폴리 실리콘막일 수 있다. 상기 제 3 절연막 및 제 3 도전막을 패터닝하여 제 3 절연 패턴(112) 및 제 3 도전 패턴(114)이 형성된다. 상기 제 3 도전 패턴(114)은 상기 제 2 도전 패턴(108a)의 일부와 상기 제 1 영역(A)의 반도체 기판(100)을 덮는다. 상기 제 3 도전 패턴(114)은 제어 게이트일 수 있다. 상기 제 3 도전 패턴(114)과 상기 제 2 도전 패턴(108a) 사이의 제 3 절연 패턴(112)은 게이트 층간 절연막일 수 있다.
도 2를 재차 참조하면, 상기 제 1 영역(A)의 반도체 기판(100)을 덮는 제 4 마스크 패턴(미도시)을 형성하여, 상기 제 1 및 제 2 부유 게이트들(108a) 사이의 반도체 기판(100)이 노출된다. 상기 제 4 마스크 패턴을 이온 주입 마스크로 사용하여 상기 제 1 및 제 2 부유 게이트들(108a) 사이의 상기 제 2 영역(B)의 반도체 기판(100)에 제 1 불순물 영역(116)이 형성될 수 있다. 상기 제 1 불순물 영역(116)은 공통 소오스 영역일 수 있다. 상기 불순물 이온을 주입한 후 열 처리하여 상기 제 1 불순물 영역(116)이 확산되어 상기 제 2 영역(B)의 제 2 부유 게이트들(108a)의 하부에 위치할 수 있다.
상기 제 4 마스크 패턴이 제거된다. 상기 제 2 영역(B)의 반도체 기판(100)을 덮는 제 5 마스크 패턴(미도시)이 형성된다. 상기 제 5 마스크 패턴을 이온 주입 마스크로 사용하여, 상기 제 1 및 제 2 제어 게이트들(114) 일측의 반도체 기판(100)에 제 2 및 제 3 불순물 영역(118)이 형성될 수 있다. 상기 제 2 및 제 3 불순물 영역들(118)은 제 1 및 제 2 드레인 영역들일 수 있다.
본 발명의 실시예에 따르면, 상기 제 1 및 제 2 영역(A, B) 경계의 반도체 기판(100)의 측벽들을 덮는 상기 제 1 및 제 2 부유 게이트들(108a)이 형성된다. 즉, 상기 측벽의 면적에 대응되게, 상기 제 1 및 제 2 부유 게이트(108a)의 하부 면적을 넓힐 수 있다. 이에 따라, 상기 제 1 및 제 2 부유 게이트(108a)와 공통 소 오스 영역(116)간 중첩되는 부분의 면적이 증가될 수 있어 커패시턴스가 증가될 수 있다. 게다가, 상기 측벽의 길이에 대응되게, 채널 길이가 길어질 수 있다. 이에 따라, 단채널 효과가 감소될 수 있다.
상기한 일 실시예들의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명에 따르면, 상기 측벽의 면적에 대응되게, 상기 제 1 및 제 2 부유 게이트의 하부 면적을 넓힐 수 있다. 이에 따라, 상기 제 1 및 제 2 부유 게이트와 공통 소오스 영역 간 중첩되는 부분의 면적이 증가될 수 있어 커패시턴스가 증가될 수 있다. 그 결과, 종래에 비하여 낮은 전압에서 프로그램/소거 동작이 실행될 수 있다. 게다가, 상기 측벽의 길이에 대응되게, 채널 길이가 길어질 수 있다. 이에 따라, 단채널 효과가 감소될 수 있다.
Claims (8)
- 제 1 영역과 상기 제 1 영역보다 리세스된 제 2 영역을 갖는 반도체 기판;상기 제 2 영역의 반도체 기판에 공통 소오스 영역;상기 공통 소오스 영역 양측으로부터 이격된 상기 제 1 영역의 반도체 기판에 제 1 및 제 2 드레인 영역들;상기 공통 소오스 영역과 일부 중첩되고, 상기 제 1 영역 및 제 2 영역의 반도체 기판 상의 제 1 및 제 2 부유 게이트들;상기 제 1 드레인 영역과 상기 공통 소오스 영역 사이 및 상기 제 2 드레인 영역과 상기 공통 소오스 영역 사이에 제공된, 상기 제 1 및 제 2 부유 게이트들과 중첩된 제 1 영역의 반도체 기판 상의 제 1 및 제 2 제어 게이트들;상기 제 1 및 제 2 부유 게이트들과 상기 반도체 기판 사이의 터널 절연막들;상기 제 1 제어 게이트와 상기 제 1 부유 게이트 사이 및 상기 제 2 제어 게이트와 상기 제 2 부유 게이트 사이의 게이트 층간 절연막들을 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 제 1 영역 및 제 2 영역의 경계의 반도체 기판의 측벽들이 라운드진 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서,상기 제 1 및 제 2 부유 게이트들은 상기 측벽들을 덮는 것을 특징으로 하는 반도체 장치.
- 반도체 기판를 리세스하여 제 1 영역과 상기 제 1 영역보다 리세스된 제 2 영역을 가지도록 형성하고;상기 제 2 영역의 반도체 기판에 공통 소오스 영역을 형성하고;상기 공통 소오스 영역 양측으로부터 이격된 상기 제 1 영역의 반도체 기판에 제 1 및 제 2 드레인 영역들을 형성하고;상기 공통 소오스 영역과 일부 중첩된, 상기 제 1 영역 및 제 2 영역의 반도체 기판 상에 제 1 및 제 2 부유 게이트들을 형성하고;상기 제 1 드레인 영역과 상기 공통 소오스 영역 사이 및 상기 제 2 드레인 영역과 상기 공통 소오스 영역 사이에 상기 제 1 및 제 2 부유 게이트들과 중첩된 제 1 영역의 반도체 기판 상에 제 1 및 제 2 제어 게이트들을 형성하고;상기 제 1 및 제 2 부유 게이트들과 상기 반도체 기판 사이에 터널 절연막들을 형성하고;상기 제 1 제어 게이트와 상기 제 1 부유 게이트 사이 및 상기 제 2 제어 게이트와 상기 제 2 부유 게이트 사이의 게이트 층간 절연막들을 형성하는 것을 포함하는 반도체 장치의 형성 방법.
- 제 4 항에 있어서,상기 리세스 공정은:반도체 기판 상에 제 1 마스크 패턴을 형성하여 상기 반도체 기판을 노출하고;열 산화 공정을 수행하여 상기 노출된 반도체 기판에 제 1 산화막을 형성하고; 그리고상기 제 1 마스크 패턴 및 상기 제 1 산화막을 제거하는 것을 포함하되,상기 제 1 영역 및 제 2 영역의 경계의 반도체 기판의 측벽들이 라운드진 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 5 항에 있어서,상기 부유 게이트를 형성하는 것은;상기 제 1 영역과 상기 제 2 영역을 갖는 반도체 기판 상에 제 1 절연막 및 제 1 도전막을 형성하고;산화 공정을 수행하여 상기 노출된 제 1 도전막 상에 제 2 산화막을 형성하고; 그리고상기 제 2 마스크 패턴 및 상기 제 2 마스크 패턴 하부의 제 1 도전막을 제거하여 제 2 산화 패턴 및 제 1 도전 패턴을 형성하는 것을 포함하되,상기 제 1 도전 패턴은 상기 제 1 영역의 제 1 도전 패턴의 가장자리에 팁을 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 6 항에 있어서,상기 제어 게이트를 형성하는 것은:상기 제 2 산화 패턴 및 제 1 도전 패턴을 갖는 반도체 기판 상에 상기 제 2 절연막 및 제 2 도전막을 형성하고;상기 제 2 도전막 상에 제 3 마스크 패턴을 형성하고;상기 제 3 마스크 패턴을 사용하여 상기 제 2 절연막 및 제 2 도전막을 패터닝하여 제 2 절연 패턴 및 제 2 도전 패턴을 형성하는 것을 포함하는 반도체 장치의 형성 방법.
- 제 7 항에 있어서,상기 공통 소오스 영역 및 상기 제 1 및 제 2 드레인 영역들을 형성하는 것은:상기 제 1 영역의 반도체 기판을 덮는 제 4 마스크 패턴을 형성하고;상기 제 4 마스크 패턴을 이온 주입 마스크로 사용하여 상기 제 1 및 제 2 부유 게이트들 사이의 반도체 기판에 제 1 불순물 영역을 형성하고;상기 제 4 마스크 패턴을 제거하고;상기 제 2 영역의 반도체 기판을 덮는 제 5 마스크 패턴을 형성하고;상기 제 5 마스크 패턴을 이온 주입 마스크로 사용하여 상기 제 1 및 제 2 제어 게이트 일측의 반도체 기판에 제 2 및 제 3 불순물 영역을 형성하는 것을 포함하는 반도체 장치의 형성 방법.
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|---|---|---|---|---|
| KR101038873B1 (ko) * | 2008-11-06 | 2011-06-02 | 주식회사 동부하이텍 | 플래시 메모리 소자의 제조 방법 |
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2006
- 2006-12-18 KR KR1020060129415A patent/KR20080056469A/ko not_active Application Discontinuation
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