KR101443507B1 - 메모리 디바이스들 및 그 제조방법 - Google Patents

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Abstract

메모리 디바이스들 및 그 제조방법이 개시된다. 일 실시예에서, 메모리 디바이스는 워크피스 위에 배치된 게이트를 갖는 트랜지스터를 포함한다. 트랜지스터는 워크피스에서 게이트 근처에 배치된 소스 영역과 드레인 영역을 포함한다. 메모리 디바이스는 워크피스를 향해 연장하는 팁 부분을 포함한 소거 게이트를 포함한다. 소거 게이트는 트랜지스터의 게이트에 커플링된다.

Description

메모리 디바이스들 및 그 제조방법{MEMORY DEVICES AND METHODS OF MANUFACTURE THEREOF}
본 발명은 메모리 디바이스들 및 그 제조방법에 관한 것이다.
반도체 디바이스들은 예로서 개인 컴퓨터, 셀룰러폰, 디지털 카메라, 및 다른 전자 장비와 같은 다양한 전자 응용들에서 이용된다. 반도체 디바이스들은 일반적으로 반도체 기판 위에서 절연층들 또는 유전체층들, 도전층들, 및 반도체성 물질층들을 순차적으로 증착하고, 리소그래피를 이용하여 다양한 물질층들을 패턴화하여 기판 상에서 회로 컴포넌트들 및 엘리먼트들을 형성함으로써 제조된다.
반도체 디바이스의 한가지 유형은 메모리 디바이스들이다. 메모리 디바이스들은 일반적으로 메모리 셀들의 어레이를 포함하며, 각각의 메모리 셀은 디지털 정보 또는 데이터를 "1" 또는 "0"으로서 저장하도록 구성된다. 몇몇의 메모리 디바이스들은 데이터를 유지하기 위해 리프레쉬될 필요성 때문에 휘발성 메모리들이라고 부르는 반면에, 다른 것들은 리프레쉬를 필요하지 않기 때문에 비휘발성 메모리(non-volatile memories; NVM)라고 부른다.
NVM에서의 최근의 개발은 여러번 프로그래밍가능한 MTP(multiple-time programmable) NVM들이다. (플래쉬 메모리 또는 E2PROMS와 같은) 고밀도 NVM와 비교하여, MTP 메모리들은 저밀도 응용들에 적합하며, 이것은 보통 메모리 셀들을 제조하기 위해 필요한 보다 낮은 횟수의 마스킹 동작들 및 보다 큰 메모리 셀 크기로 특징지어진다.
본 발명개시의 몇몇의 실시예들에 따르면, 메모리 디바이스는 워크피스 위에 배치된 게이트와, 워크피스에서 게이트 근처에 배치된 소스 영역과 드레인 영역을 포함한 트랜지스터를 포함한다. 메모리 디바이스는 워크피스를 향해 연장하는 팁 부분을 포함한 소거 게이트를 포함한다. 소거 게이트는 트랜지스터의 게이트에 커플링된다.
다른 실시예들에 따르면, 메모리 디바이스는 제1 캐패시터, 제1 캐패시터와 직렬로 커플링된 제2 캐패시터, 및 제1 캐패시터와 제2 캐패시터에 커플링된 게이트를 포함한 트랜지스터를 포함한다. 제1 캐패시터는 워크피스에 배치된 제1 플레이트, 워크피스 위에 배치된 절연물질, 및 절연물질 위에 배치된 제2 플레이트를 포함한다. 제1 캐패시터의 제2 플레이트는 워크피스를 향해 연장하는 팁 부분을 포함한다.
다른 실시예들에 따르면, 메모리 디바이스를 제조하는 방법은 워크피스에서 팁 리세스를 형성하는 단계, 워크피스에서 제1 캐패시터의 제1 플레이트, 제2 캐패시터의 제1 플레이트, 및 트랜지스터의 소스 영역과 드레인 영역을 형성하는 단계를 포함한다. 제1 캐패시터의 제1 플레이트는 팁 리세스를 포함한 워크피스의 영역에서 형성된다. 본 방법은 워크피스 위에 절연물질을 형성하는 단계, 및 절연물질 위에 반도체성 물질을 형성하는 단계를 포함한다. 반도체성 물질은 패턴화되어 트랜지스터의 게이트, 제1 캐패시터의 제2 플레이트, 및 제2 캐패시터의 제2 플레이트를 형성한다. 팁 리세스는 단면도에서 바라봤을 때 v형상을 포함한다.
MTP NVM들을 포함한 메모리 디바이스들의 신규한 설계들 및 구조들이 제공된다.
본 발명개시와, 본 발명개시의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1은 몇몇의 실시예들에 따른 메모리 디바이스의 단면도를 도시한다.
도 2는 몇몇의 실시예들에 따른 메모리 디바이스의 회로도 및 메모리 디바이스의 평면도를 도시한다.
도 3은 다른 실시예들에 따른 메모리 디바이스의 평면도를 도시한다.
도 4는 다른 실시예들에 따른 메모리 디바이스의 회로도이다.
도 5 내지 도 8은 몇몇의 실시예들에 따른 다양한 제조 스테이지들에서의 메모리 디바이스의 단면도들이다.
도 9 내지 도 12는 다른 실시예들에 따른 다양한 제조 스테이지들에서의 메모리 디바이스의 단면도들을 도시한다.
도 13은 도 8 또는 도 12에서 도시된 제조 단계들 이후의 몇몇의 실시예들에 따른 메모리 디바이스의 단면도이다.
도 14는 몇몇의 실시예들에 따른 반도체 디바이스를 제조하는 방법을 나타낸 흐름도이다.
여러 도면들에서의 대응하는 숫자들 및 심볼들은 이와 다르게 언급되지 않는 한 일반적으로 대응하는 부분들을 가리킨다. 실시예들의 관련된 양태들을 명확하게 설명하기 위해 도면들이 도시되고 있으며, 도면들은 반드시 실척도로 도시되어 있지는 않다.
이하에서는 본 발명개시의 몇몇의 실시예들의 실시 및 이용을 자세하게 설명한다. 그러나, 본 발명개시는 폭넓게 다양한 특정 환경들에서 구체화될 수 있는 많은 적용가능한 발명적 개념들을 제공한다는 것을 알아야 한다. 설명하는 특정한 실시예들은 본 발명개시를 실시하고 이용하는 특정한 방법들에 대한 단순한 예시에 불과하며, 본 발명개시의 범위를 한정시키려는 것은 아니다.
본 발명개시의 몇몇의 실시예들은 메모리 디바이스들 및 그 제조방법에 관한 것이다. 본 명세서에서는 MTP NVM들을 포함한 메모리 디바이스들의 신규한 설계들 및 구조들을 설명할 것이다.
제일먼저, 도 1을 참조하면, 도 1에서는 몇몇의 실시예들에 따른 메모리 디바이스(100)를 포함한 반도체 디바이스의 단면도가 도시된다. 메모리 디바이스(100)는 워크피스(102)에서 형성된 소스 영역(S)과 드레인 영역(D)을 갖는 트랜지스터(104)를 포함한다. 몇몇의 실시예들에서, 트랜지스터(104)는 예컨대 "1" 또는 "0"을 표시하는 데이터 상태를 저장하도록 구성된 플로우팅 게이트(114)를 포함한 감지 트랜지스터를 포함한다. 메모리 디바이스(100)는 또한 소거 게이트를 포함한 제1 캐패시터(106)와 커플링 게이트를 포함한 제2 캐패시터(108)를 포함한다. 트랜지스터(104)의 게이트(114)는 소거 게이트와 일체적으로 연결된다. 트랜지스터(104)의 게이트(114)는 또한 커플링 게이트와 일체적으로 연결된다. 반도체성 물질(110)은 워크피스(102) 위에 배치된 절연물질(112) 위에 배치된다. 반도체성 물질(110)은 트랜지스터(104)의 게이트(114), 제1 캐패시터(106)의 플레이트(116), 및 제2 캐패시터(108)의 플레이트(118)를 포함한다. 트랜지스터(104)의 소스 영역(S)과 드레인 영역(D)은 게이트(114) 근처, 예컨대 게이트(114)의 양측면들 근처에서 워크피스(102)에 배치된다.
워크피스(102)의 일부분은 트랜지스터(104)의 채널 영역(124)을 포함하며, 채널 영역(124)은 소스 영역(S)과 드레인 영역(D) 사이에 배치된다. 몇몇의 실시예들에서 소스 영역(S)과 드레인 영역(D)은 워크피스(102)에서 형성된 n+ 영역들을 포함할 수 있다. 워크피스(102)의 또다른 부분은 제1 캐패시터(106)의 플레이트(126)를 포함하며, 워크피스(102)의 또다른 부분은 제2 캐패시터(108)의 플레이트(128)를 포함한다. 플레이트들(126, 128)은 예를 들어, n형 도펀트들과 같은, 도펀트 물질들로 주입된 주입 영역들을 포함할 수 있다. 몇몇의 실시예들에서, 플레이트들(126, 128)은 또다른 예로서, 셀 소거 캐패시터와 셀 커플링 캐패시터 영역들을 각각 포함한다. 대안적으로, p형 도펀트 물질들이 이용될 수 있다. 몇몇의 실시예들에서 제2 캐패시터(108)의 플레이트(128)는 플레이트(128)의 주입 영역보다 얕은 주입 영역을 포함한 확장 영역(132)을 포함할 수 있다.
본 명세서(예컨대, 일부 청구항들)에서는 플레이트들(126, 128)을 예컨대 제1 플레이트들이라고도 칭하며, 플레이트들(116, 118)을 제2 플레이트들이라고도 칭한다. 제1 캐패시터(106)와 제2 캐패시터(108)의 제2 플레이트들(116, 118) 각각은 트랜지스터(104)의 게이트(114)에 커플링된다. 몇몇의 실시예들에서, 반도체성 물질(110)은 예컨대 게이트(114)와 플레이트들(116, 118)을 포함하는 연속적인 반도체성 물질 영역을 포함한다.
몇몇의 실시예들에서 제1 캐패시터(106)의 제2 플레이트(116)는 단면도로 봤을 때 워크피스(102)를 향해 연장하는 신규한 v형상 부분(120)을 포함한다. 소거 게이트를 포함한 제1 캐패시터(106)는 단면도로 봤을 때 워크피스(102)를 향해 연장하는 v형상 부분(120)을 포함하며, 소거 게이트(106)는 예컨대 제2 플레이트(116)에서 트랜지스터(104)의 게이트(114)에 커플링된다. 제1 캐패시터(106)의 제2 플레이트(116)의 v형상 부분(120)은 트랜지스터(104)의 게이트(114)로부터의 데이터 상태의 소거를 촉진시키는데, 이것은 본 명세서에서 보다 자세하게 설명될 것이다. 본 명세서에서의 일부 청구항들에서는 제1 캐패시터(106)의 제2 플레이트(116)의 v형상 부분(120)을 또한 팁(tip) 부분라고 칭한다.
몇몇의 실시예들에서 워크피스(102)는 단면도로 봤을 때 v형상 리세스(122)를 포함한 영역을 포함한다. v형상 리세스(122)를 포함한 워크피스(102)의 영역은 제1 캐패시터(106)가 형성되는 영역을 포함한다. 본 명세서에서의 일부 청구항들에서는 v형상 리세스(122)를 또한 워크피스(102)의 리세싱된 영역 및 팁 리세스라고 칭한다. 몇몇의 실시예들에서 제1 캐패시터(106)의 제2 플레이트(116)의 v형상 부분(120)은 워크피스(102)의 리세싱된 영역(122)을 향해 연장한다. 예컨대, 소거 게이트를 포함한 제1 캐패시터(106)의 v형상 부분(120)은 워크피스(102)의 리세싱된 영역(122)을 향해 연장한다.
몇몇의 실시예들에서 제1 캐패시터(106)의 제2 플레이트(116)의 v형상 부분(120)은 워크피스(102)의 리세싱된 영역(120) 내로 연장한다. 예컨대, 소거 게이트를 포함한 제1 캐패시터(106)의 v형상 부분(120)은 워크피스(102)의 리세싱된 영역(122) 내로 연장한다. 몇몇의 실시예들에서는 소거 게이트를 포함한 제1 캐패시터(106)의 제2 플레이트(116)의 v형상 부분(120)은 플로우팅 게이트(114)의 바닥면(134)의 레벨 아래의 레벨까지 약 150 내지 3,000옹스트롱만큼 연장한다. 몇몇의 실시예들에서 v형상 부분(120)의 높이를 포함한 치수(d1)는 예컨대 약 50 내지 3,000옹스트롱을 포함한다. 대안적으로, 소거 게이트를 포함한 제1 캐패시터(106)의 제2 플레이트(116)의 v형상 부분(120)은 플로우팅 게이트(114)의 바닥면(134) 아래로 다른 치수들을 포함한 양만큼 연장할 수 있다.
메모리 셀(100)의 소거 및 프로그래밍은 도면부호 136과 138에서 각각 도시되며, 이것은 본 명세서에서 자세하게 설명될 것이다.
도 2는 몇몇의 실시예들에 따른 메모리 디바이스(100)의 회로도(140) 및 메모리 디바이스(100)의 평면도를 도시한다. 도 3은 다른 실시예들에 따른 메모리 디바이스(100)의 평면도를 도시하며, 도 4는 메모리 디바이스(100)의 회로도(140)이다.
도 2를 다시 참조하면, 평면도로 바라본 메모리 디바이스(100)의 트랜지스터(104)가 회로도(140)의 트랜지스터(104) 옆에 정렬된다. 마찬가지로, 제1 캐패시터(106)와 제2 캐패시터(108)는 회로도(140)의 제1 캐패시터(106)와 제2 캐패시터(108) 옆에 각각 정렬된다. 도 2에서 도시된 실시예들에서 반도체성 물질(110)은 제1 캐패시터(106)의 제2 플레이트(116)의 길이(LEG)보다 큰 길이(LEG')를 제2 캐패시터(108)의 제2 플레이트(118)에서 갖는다. 몇몇의 실시예들에서, 제1 캐패시터(106)의 제2 플레이트(116)의 길이(LEG)는 예로서 약 1㎛ 미만을 포함한다. 몇몇의 실시예들에서, 길이(LEG)는 또다른 예로서, 약 0.5㎛를 포함한다. 몇몇의 실시예들에서, 제2 캐패시터(108)의 제2 플레이트(118)의 길이(LEG')는 제1 캐패시터(106)의 제2 플레이트(116)의 길이(LEG)의 대략 2X(즉, 두 배)이다. 몇몇의 실시예들에서, 길이(LEG')는 또다른 예로서, 약 1.2㎛를 포함한다. 몇몇의 실시예들에서, 셀의 길이(Lcell)(즉, 트랜지스터(104)의 게이트(114)의 길이)는 제1 캐패시터(106)의 제2 플레이트(116)의 길이와 실질적으로 동일하다. 대안적으로, 길이들(LEG, LEG', Lcell)은 다른 치수들 또는 다른 상대적인 치수들을 포함할 수 있다.
몇몇의 실시예들에서, 제1 캐패시터(106)의 제1 플레이트(126)의 폭(WEG)은 예로서 약 1㎛ 미만을 포함한다. 몇몇의 실시예들에서, 폭(WEG)은 또다른 예로서, 약 0.5㎛를 포함한다. 몇몇의 실시예들에서, 제2 캐패시터(108)의 제1 플레이트(128)의 폭(WCG)은 예로서 약 1㎛ 미만을 포함한다. 몇몇의 실시예들에서, 폭(WCG)은 또다른 예로서, 제1 캐패시터(106)의 제1 플레이트(126)의 폭(WEG)과 실질적으로 동일하거나 또는 이보다 작다. 몇몇의 실시예들에서, 폭(WCG)은 또다른 예로서, 약 0.35㎛를 포함한다. 몇몇의 실시예들에서, 트랜지스터(104) 활성 영역(예컨대, 게이트(114) 아래에 배치된 워크피스(102)의 영역)의 폭(Wcell)은 약 2㎛ 미만을 포함한다. 몇몇의 실시예들에서, 폭(Wcell)은 또다른 예로서, 약 0.8㎛를 포함한다. 대안적으로, 폭들(WEG, WCG, Wcell)은 다른 치수들 또는 다른 상대적인 치수들을 포함할 수 있다.
도 2에서 도시된 바와 같이, 메모리 디바이스(100)에 대한 전기적 접속들을 제공하기 위해, 콘택트들 및/또는 비아들(142)은 제1 및 제2 캐패시터들(106, 108)의 제1 플레이트들(126, 128) 각각 및 워크피스(102)와 같은 메모리 디바이스(100)의 다양한 부분들에 커플링된다. 콘택트들 및/또는 비아들(142)은 또한 트랜지스터(104)의 도시되지 않은 소스 및 드레인 영역들(S, D) 및 게이트(114)(및, 이에 따라 제1 및 제2 캐패시터들(106, 108)의 제2 플레이트들(116, 118) 각각)에 커플링된다. 콘택트들 및/또는 비아들(142)은 예컨대 메모리 디바이스(100)의 후속하여 형성된 상부 금속화 레벨들에서의 도전성 라인들, 콘택트 패드들, 및/또는 단자들(이 또한 도시되어 있지 않다)에 전기적으로 커플링된다.
제1 캐패시터(106)의 제2 플레이트(116)의 v형상 영역(120)의 상단부는 평면도로 바라봤을 경우 길이(L)와 폭(W)을 포함하며, 길이(L)와 폭(W)은 몇몇의 실시예들에서 약 0.5㎛ 미만을 포함한다. v형상 영역(120)의 끝지점 근처의 제2 플레이트(116)의 v형상 영역(120)의 하단부는 몇몇의 실시예들에서 약 0.1 내지 약 0.2㎛ 범위의 치수를 포함한다. 대안적으로, v형상 영역(120)의 치수들(L, W), 및 뾰족한 하단부는 다른 값들을 포함할 수 있다.
v형상 영역(120)은 도 2의 평면도에서 정사각형으로서 도시된다. 대안적으로, v형상 영역(120)은 평면도에서 다른 형상들을 포함할 수 있다. v형상 영역(120)은 도면들에서 도시되지 않은, 직사각형, 원형, 타원형, 삼각형, 사다리꼴, 팔각형, 다른 기하형상들, 다른 대칭적 또는 비대칭적 형상들, 또는 다른 평면 형상들을 포함할 수 있다.
도 3은 다른 실시예들에 따른 메모리 디바이스(100)의 평면도를 도시하며, 이러한 실시예들에서 반도체성 물질(110)은 반도체 물질(110)의 전체 폭에 대해 실질적으로 동일한 길이를 포함한다. 예를 들어, 길이들(LEG, LEG', Lcell)은 도 3에서 도시된 실시예들과 실질적으로 동일하다. 폭들(WCG, Wcell)은 실질적으로 동일하며, 이것들은 폭(WEG)보다 크다.
도 2 및 도 4에서 도시된 회로도(140)는 본 명세서에서 설명된 메모리 디바이스들(100)의 다양한 컴포넌트들의 전기적 접속부들 및 기능부들을 나타낸다. 캐패시터들(106, 108)은 직렬로 커플링되며, 각각은 트랜지스터(104)의 게이트(114)에 각각 커플링된 제2 플레이트(116, 118)를 갖는다. 전압 단자(VCG)는 제2 캐패시터(108)의 제1 플레이트(128)에 커플링되며, 전압 단자(VEG)는 제1 캐패시터(106)의 제1 플레이트(126)에 커플링된다. 전압 단자(VS)는 트랜지스터(104)의 소스 영역(S)에 커플링되며, 전압 단자(VD)는 드레인 영역(D)에 커플링된다. 몇몇의 실시예들에서, 회로도(140)에서 도시되지 않은 전압 단자(Vsub)가 또한 워크피스(102)(도 1 참조)에 커플링된다. 전압 단자들(VCG, VEG, VS, VD, Vsub)은 예컨대 도 2와 도 3에서의 평면도들에서 도시된 콘택트들 및/또는 비아들(142)을 이용하여 메모리 디바이스(100)의 다양한 영역들에 커플링된 메모리 디바이스(100)의 상위 레벨들에서 도전성 라인들, 콘택트 패드들, 및/또는 단자들을 포함할 수 있다.
본 명세서에서 설명된 메모리 디바이스(100)는 MTP(multiple-time programmable) 비휘발성 메모리(NVM) 셀들 또는 디바이스들을 포함한다. 다음으로 메모리 디바이스들(100)의 소거, 프로그래밍, 및 판독을 포함하는, 메모리 디바이스들(100)의 동작을 설명할 것이다. 도 1을 다시 참조하면, 메모리 디바이스(100)는 제1 캐패시터(106)를 이용하여 소거가능하다. 몇몇의 실시예들에서, 제1 캐패시터(106)의 제2 플레이트(116)의 v형상 부분(120)은 예로서 소거 팁(erase tip)을 포함한다. 트랜지스터(104)의 게이트(114)는 정보 비트를 저장하도록 구성되며, 정보 비트는 예컨대 제1 캐패시터(106)의 제2 플레이트(116)의 소거 팁(120)을 이용하여 소거가능하다.
소거 동작에서, 트랜지스터(104)는 약 0볼트의 전압을 워크피스(102)(Vsub), 및 전압 단자들(VCG, VD, VS)에 인가하고, 약 7 내지 12볼트의 양전압을 단자(VEG)에 인가함으로써 FN(Fowler-Nordheim) 터널링을 이용하여 소거된다(도 2와 도 4의 회로도(140)를 또한 참조바란다). 이러한 전압들의 인가는 제1 캐패시터(106)에서의 FN 터널링(136)(도 1 참조)을 야기시키는데, 이것은 트랜지스터(104)의 플로우팅 게이트(114)상의 (존재하는 경우) 음전하를 소거시킨다. 이러한 FN 터널링(136)으로 인해, 제1 캐패시터(106)의 제2 플레이트(116)에 전기적으로 커플링된 플로우팅 게이트(114)상에 현존하는 임의의 감금된 전자들(e-)은 절연물질(112)을 거쳐서 제1 캐패시터(106)의 제1 플레이트(126)로 이동한다. FN 터널링(136) 효과는 게이트(114) 밖으로 전자들을 끌어당긴다. 제1 캐패시터(106)의 제2 플레이트(116)의 v형상 부분(120)의 뾰족한 형상은 예컨대 트랜지스터(104)의 플로우팅 게이트(114) 상의 전하를 소거하는데 필요한 터널링 전압량을 유리하게 감소시킨다. 몇몇의 실시예들에서, 유리하게도, 메모리 디바이스(100)를 소거시키기 위해 보다 낮은 전압량(예컨대, 전압 단자(VEG)에 인가된 7 내지 12볼트)이 이용될 수 있도록 제1 캐패시터(106)의 제2 플레이트(116)의 v형상 부분(120)의 날카롭게 뾰족한 팁은 FN 터널링(136)의 전기장을 증가시킨다. 대안적으로, 다른 실시예들에서, 트랜지스터(104)상에 저장된 데이터는 다른 방법들, 전압들 및 전압 단자들을 이용하여 소거될 수 있다.
트랜지스터(104)의 플로우팅 게이트(114)는 제2 캐패시터(108)를 이용하여 프로그래밍되고 판독가능하다. 트랜지스터(104)의 플로우팅 게이트(114)는 CHE(channel hot electron) 캐리어 주입(138)에 의해 프로그래밍가능하다. 제일먼저, 메모리 디바이스(100)의 "1" 또는 "0" 상태를 결정하기 위해 메모리 어레이에 대한 규약이 구축될 수 있다. 프로그래밍된 트랜지스터(104)는 "1"을 표현하도록 구축될 수 있고, 프로그래밍되지 않은 트랜지스터(104)는 "0"을 표현하도록 구축될 수 있다. 또는 이와 달리, 프로그래밍되지 않은 트랜지스터(104)가 "1"을 표현하도록 구축될 수 있고, 프로그래밍된 트랜지스터(104)가 "0"을 표현하도록 구축될 수 있다. 어느 쪽의 경우나, 플로우팅 게이트(114)의 프로그래밍되거나 또는 프로그래밍되지 않은 상태는 플로우팅 게이트(114)가 양으로 충전되거나(프로그래밍되지 않거나 또는 소거됨) 또는 음으로 충전되는지(프로그래밍됨)를 결정함으로써 감지될 수 있다.
프로그래밍 동작에서, 약 5 내지 8볼트의 전압이 전압 단자들(VCG, VEG, VD)에 인가되고, 약 0볼트의 전압이 전압 단자(VS)에 인가되는데, 이것은 비교적 낮은 양의 전류(예컨대, 약 1 내지 20㎂)가 소스 영역(S)으로부터 드레인 영역(D)으로 트랜지스터(104)에 흘러서 플로우팅 게이트(114)로 이동하게 한다. 소스 영역(S)으로부터의 전자들(e-)은 CHE 캐리어 주입(138)으로 인해 가속화되고 가열되며, 전자들은 절연물질(112)을 거쳐서 트랜지스터(104)의 플로우팅 게이트(114)로 이동한다. 플로우팅 게이트(114) 상에 감금된 전자들은 음전하를 가지며, 게이트(114)의 포텐셜을 낮춘다.
판독 동작에서, 트랜지스터(104)에 저장된 데이터는 약 2.3볼트의 전압을 전압 단자(VEG)에 인가하고, 약 0.8볼트의 전압을 단자(VD)에 인가하며, 약 0 내지 2.3볼트 범위의 스윕(sweep) 전압을 단자(VCG)에 인가하며(예컨대, 어레이의 어드레싱된 부분에서의 각각의 메모리 셀은 2.3볼트의 전압을 각각의 어드레싱된 메모리 셀에 인가함으로써 판독된다), 약 0볼트의 전압을 전압 단자(VS 및 Vsub)에 인가함으로써 감지된다. 트랜지스터(104)의 게이트(114)에 저장된 전하량을 표시하는 드레인 전류는 감지 증폭기(도시되지 않음)에 의해 검출된다. 만약 플로우팅 게이트(114)가 양으로 충전되면(예컨대, 프로그래밍되지 않은 경우), 플로우팅 게이트(114) 바로 아래에 있는 채널 영역(124)은 정상적으로 턴온된다. 판독 동작이 수행될 때, 전류가 드레인 영역(D)에서 소스 영역(S)으로 흐르면, 메모리 디바이스(100)는 소거된 상태 또는 프로그래밍되지 않은 상태로 감지된다. 하지만, 만약 플로우팅 게이트(114)가 음으로 충전되면(예컨대, 프로그래밍된 경우), 플로우팅 게이트(114) 아래에 있는 채널 영역(124)은 약하게 턴온되거나 또는 완전히 셧오프된다. 따라서, 드레인 영역(D)이 약 0.8볼트의 판독 포텐셜까지 상승하는 경우, 채널(124)에 흐르는 전류는 소거 상태와 비교하여 매우 작거나 또는 존재하지 않은 상태로 남게되며, 메모리 디바이스(100)는 프로그래밍된 상태로 감지된다.
대안적으로, 다른 실시예들에서, 메모리 디바이스들(100)의 트랜지스터(104)의 플로우팅 게이트(114)는 다른 방법들, 전압들, 전류들 및/또는 전압 단자들을 이용하여 프로그래밍되고 및/또는 판독될 수 있다.
도 5 내지 도 8은 몇몇의 실시예들에 따른 다양한 제조 스테이지들에서의 메모리 디바이스(100)의 단면도들이며, 워크피스(102)의 리세싱된 영역들(122)을 형성하기 위해 추가적인 마스킹 단계 및 리소그래피 단계가 이용된다. 몇몇의 실시예들에서, 도 5 내지 도 8에서 도시된 바와 같이, 제일먼저 STI 영역들(130)이 워크피스(102)에서 형성되고, 두번째로, v형상의 리세스(122)가 워크피스(102)에서 형성된다. 다른 실시예들에서는, 도면들에서는 도시되어 있지 않지만, 제일먼저 v형상의 리세스(122)가 워크피스(102)에서 형성되고, 두번째로 STI 영역들(130)이 워크피스(102)에서 형성된다.
메모리 디바이스(100)를 제조하기 위해, 제일먼저, 워크피스(102)가 제공된다. 워크피스(102)는 실리콘 또는 다른 반도체 물질들을 포함한 반도체 기판을 포함하며 이것은 예를 들어, 절연층에 의해 덮혀질 수 있다. 워크피스(102)는 또한 도시되지 않은 다른 능동 컴포넌트들 또는 회로들을 포함할 수 있다. 워크피스(102)는 예컨대, 단결정 실리콘 위에 실리콘 산화물을 포함할 수 있다. 워크피스(102)는 다른 도전층들 또는 예컨대, 트랜지스터, 다이오드 등과 같은 다른 반도체 엘리먼트들을 포함할 수 있다. 화합물 반도체들, 예컨대, GaAs, InP, Si/Ge, 또는 SiC가 실리콘을 대신하여 이용될 수 있다. 워크피스(102)는 예컨대, 실리콘 온 절연체(silicon-on-insulator; SOI) 또는 게르마늄 온 절연체(germanium-on-insulator; GOI) 기판을 포함할 수 있다.
STI 영역들(130)이 워크피스(102)에서 형성된다. STI 영역들(130)은 에칭 공정을 이용하여 워크피스(102)에서 리세스들을 에칭하고, 절연물질(152)로 리세스들을 채움으로써 형성된다. 절연물질(152)은 실리콘 이산화물, 실리콘 질화물, 다른 절연체들 또는 물질들, 또는 이들의 조합 또는 이들의 다중층들을 포함할 수 있다. 예컨대 화학적 기계적 폴리싱(chemical-mechanical polishing; CMP) 및/또는 에칭 공정을 이용하여 과잉 절연물질(152)이 워크피스(102)의 윗면 위로부터 제거되어, 도 5에서 도시된 바와 같이, 워크피스(102)에서 형성된 절연물질(152)을 포함한 STI 영역들(130)이 남겨진다.
도 6에서 도시된 바와 같이, 마스킹 물질(150)이 워크피스(102) 위에서 형성된다. 마스킹 물질(150)은 예컨대 포토레지스트 및/또는 하드 마스크 물질 층을 포함한다. 도 6에서 또한 도시된 바와 같이, 리소그래피 공정을 이용하여 마스킹 물질(150)은 리세스들(122)을 위한 희망하는 패턴으로 패턴화되고, 마스킹 물질(150)을 에칭 마스크로서 이용하여 워크피스(102)가 에칭되어 도 7에서 도시된 바와 같이, v형상 리세스(122)가 형성된다. v형상 리세스(122)는 본 명세서에서 이전에 설명된 바와 같이 리세스의 상단 부분에서 폭(W)을 포함한다. v형상 리세스(122)는 치수(d2)를 포함한 워크피스(102) 내에서의 깊이를 포함하며, 치수(d2)는 예로서 약 0.2㎛ 이하를 포함한다. 이와 달리, 치수(d2)는 다른 값들을 포함할 수 있다. 그런 후 도 8에서 도시된 바와 같이, 마스킹 물질(150)이 애싱(ashing) 및/또는 에칭 공정을 이용하여 제거된다.
도 5 내지 도 8에서 도시된 실시예들에서, STI 영역들(130)은 v형상 리세스(122)가 형성되기 전에 형성될 수 있거나 또는 그 후에 형성될 수 있다(미도시됨). 예를 들어, v형상 리세스(122)를 형성한 후 STI 영역들(130)을 형성하기 위해, 도 6에서, 마스킹 물질(150)은 STI 영역들(130)이 형성되기 전에 워크피스(102) 위에 형성될 수 있다. 도 6과 도 8에 대하여 설명된 처리 단계들이 수행되고, 그런 후 STI 영역들(130)이 형성된다. 그런 후 희생 또는 자연 산화물 제거 단계 또는 추가적인 리소그래피 공정을 이용하여 STI 영역들의 절연물질(152)(도 5 참조)이 v형상 리세스(122)로부터 제거된다.
도 9 내지 도 12는 다른 실시예들에 따른 다양한 제조 스테이지들에서의 메모리 디바이스(100)의 단면도들을 나타내며, 워크피스(102)에서 리세싱된 영역들(122)을 형성하기 위해 기존의 마스킹 단계 및 리소그래피 단계가 이용된다. 이러한 실시예들 중 몇몇의 실시예에서는, 유리하게도 어떠한 추가적인 리소그래피 마스크들, 에칭 마스크들, 또는 리소그래피 공정도 필요하지 않으며, v형상 리세스(122)는 예컨대 STI 영역들(130)과 자가정렬된다. 이러한 실시예들에서 STI 영역들(130)과 v형상 리세스(122)는 동시적으로 형성된다.
STI 영역들(130)과 v형상 리세스(122)는 도 9에서 도시된 바와 같이, 워크피스(102) 위에 마스킹 물질(150)을 형성함으로써 형성된다. 마스킹 물질(150)은 리소그래피 공정을 이용하여 패턴화되어, STI 영역들(130) 리세스 및 또한 v형상 리세스(122)를 위한 패턴들을 형성한다. STI 영역들(130)을 위한 패턴들이 보다 크며, v형상 리세스(122)를 위한 패턴들은 폭(W)을 포함한다. 도 10에서 도시된 바와 같이, v형상 리세스(122) 및 STI 영역들(130)을 위한 리세스들을 형성하기 위해 마스킹 물질(150)을 에칭 마스크로서 이용하여 워크피스(102)가 에칭된다. v형상 리세스(122)를 위한 마스킹 물질(150)에서의 패턴의 폭(W)은 STI 영역들(130)을 위한 패턴들의 폭보다 작기 때문에, STI 영역들(130)을 위한 리세스들은 v형상 리세스(122)보다 더 깊다. 도 11에서 도시된 바와 같이, 마스킹 물질(150)은 제거되고, 절연물질(152)이 워크피스(102) 위에서 형성된다. 절연물질(152)은 v형상 리세스(122) 및 STI 영역들(130)을 위한 리세스들을 채운다. 몇몇의 실시예들에서, 비록 도시되지는 않았지만, 절연물질(152)은 또한 증착될 때 워크피스(102)의 윗면을 덮는다. 도 11에서 도시된 바와 같이, 절연물질(152)은 CMP 공정 및/또는 에칭 공정을 이용하여 워크피스(102)의 윗면 위로부터 제거된다. 도 12에서 도시된 바와 같이, 절연물질(152)은 v형상 리세스(122)로부터 제거된다.
몇몇의 실시예들에서 절연물질(152)은 희생 또는 자연 산화물 제거 공정을 이용하여 v형상 리세스(122)로부터 제거된다. 다른 실시예들에서, 도시되지는 않았지만, 또다른 마스킹 물질을 증착하고, v형상 리세스(122)에서 절연물질(152)을 노출시키도록 이 마스킹 물질을 패턴화하며, v형상 리세스(122)로부터 절연물질(152)을 제거하기 위해 에칭공정을 이용함으로써, 추가적인 리소그래피 공정이 이용되어 v형상 리세스(122)로부터 절연물질(152)을 제거할 수 있다.
도 13은 몇몇의 실시예들에 따른 메모리 디바이스(100)의 단면도이다. 도 8 또는 도 12에서 도시된 제조 공정 단계들 이후, 트랜지스터(104)의 소스 영역(S)과 드레인 영역(D), 제1 및 제2 캐패시터들(106, 108) 각각의 제1 플레이트들(126, 128), 및 제2 캐패시터(108)의 제2 플레이트(128) 근처의 확장 영역(132)을 형성하기 위해 주입 공정(또는 공정들)이 이용된다. 절연물질(112)은 워크피스(102)의 윗면 위에 형성된다. 몇몇의 실시예들에서 절연물질(112)은 워크피스(102)의 리세싱된 영역(122)을 부분적으로 채우면서, 이 리세싱된 영역(122)을 막처럼 덮는다. 다른 실시예들에서, 또다른 예시로서, 절연물질(112)은 워크피스(102)의 리세싱된 영역(122)을 완전히 채운다. 몇몇의 실시예들에서 절연물질(112)은 예컨대 워크피스(102) 윗면과 실질적으로 동일한 토포그래피(topography)를 가지므로 실질적으로 컨포멀(conformal)하다. 예로서, 절연물질(112)은 몇몇의 실시예들에서 실리콘 이산화물을 포함한다. 몇몇의 실시예들에서, 절연물질(112)은 약 70옹스트롱 이상의 두께를 포함한다. 몇몇의 실시예들에서, 또다른 예시로서, 절연물질(112)은 약 120 내지 130옹스트롱의 두께를 포함한다. 몇몇의 실시예들에서 절연물질(112)은 산화 공정을 이용하여 형성된다. 대안적으로, 절연물질(112)은 다른 물질들 및 치수들을 포함할 수 있고, 절연물질(112)을 형성하기 위해 다른 방법들이 이용될 수 있다.
도 13에서 또한 도시된 바와 같이, 반도체성 물질(110)이 절연물질(112) 위에 형성된다. 반도체성 물질(110)은 예컨대 약 1000옹스트롱 이상의 두께를 갖는 폴리실리콘(폴리)을 포함한다. 대안적으로, 반도체성 물질(110)은 다른 물질들 및 치수들을 포함할 수 있다.
그런 후 도 1의 단면도에서 도시되고, 도 2와 도 3의 단면도들에서 도시된 바와 같은, 메모리 디바이스(100)의 게이트(114) 및 제2 플레이트들(116, 118)의 희망하는 형상을 형성하도록 반도체성 물질(110)은 리소그래피를 이용하여 패턴화된다. 몇몇의 실시예들에서, 절연물질(112)은 도 1에서 도시된 바와 같이, 리소그래피 공정을 이용하여 또한 패턴화된다. 다른 실시예들에서, 절연물질(112)은 패턴화되지 않는다. 그 후, 추가적인 절연 및/또는 패시베이션 층들(139)을 형성하는 것 및 캐패시터들(106, 108)의 플레이트들(126, 128), 워크피스(102), 및 트랜지스터(140)의 소스 영역(S) 및 드레인 영역(D)과 같은 메모리 디바이스(100)의 다양한 영역들에 (및 또한 도시되지는 않았지만, 또다른 예시로서, 트랜지스터(104)의 게이트(114)에) 커플링된 콘택트들 및/또는 비아들(142)(도 2와 도 3 참조)을 형성하는 것과 같은, 메모리 디바이스(100)를 위한 제조 공정은 계속된다.
도면들에서는 단하나의 메모리 디바이스(100)만이 도시되지만, 몇몇의 응용들에서는, 복수의 메모리 디바이스들(100)이 워크피스(102)에 걸쳐 동시적으로 제조된다. 도면들에서는 도시되지 않았지만, 메모리 디바이스들(100)은 어레이로 배열될 수 있으며, 워드 라인들과 비트 라인들은 메모리 디바이스들(100)에 액세스하기 위해 어레이 근처에서 형성될 수 있다. 대안적으로, 복수의 메모리 디바이스들(100)은 다른 형상들로 배열될 수 있으며, 메모리 디바이스들(100)은 다른 방법들 및 구조들을 이용하여 어드레싱될 수 있다. 각각의 메모리 어레이 및 임의의 연관된 주변 또는 지지 회로들은 워크피스(102)에 걸쳐 형성된 다른 것들로부터 단품화된다.
도 14는 실시예에 따른 메모리 디바이스(100)를 제조하는 방법을 나타내는 흐름도(160)이다. 단계(162)에서, v형상 리세스(122)가 워크피스(102)에서 형성된다. 단계(164)에서, 워크피스(102)에서 제1 캐패시터(106)의 제1 플레이트(126)가 형성되고, 제2 캐패시터(108)의 제1 플레이트(128)가 형성되며, 트랜지스터(104)의 소스 영역(S)과 드레인 영역(D)이 형성된다. 제1 캐패시터(116)의 제1 플레이트(126)가 v형상 리세스(122)를 포함한 워크피스(102)의 영역에서 형성된다. 단계(166)에서, 절연물질(112)이 워크피스(102) 위에 형성된다. 단계(168)에서, 반도체성 물질(110)이 절연물질(112) 위에 형성된다. 단계(170)에서, 반도체성 물질(110)이 패턴화되어 트랜지스터(104)의 게이트(114), 제1 캐패시터(106)의 제2 플레이트(116), 및 제2 캐패시터(108)의 제2 플레이트(118)가 형성된다.
본 발명개시의 몇몇의 실시예들은 메모리 디바이스들(100)의 제조방법을 포함한다. 다른 실시예들은 본 명세서에서 설명된 방법들을 이용하여 제조되고 신규한 v형상 리세스들(122) 및 제1 캐패시터(106)의 제2 플레이트(116)의 v형상 부분들(120)을 포함한 메모리 디바이스들(100)을 포함한다.
본 명세서에서 설명된 신규한 MTP NVM 디바이스들(100)은 예로서, 외부 플래쉬 메모리 디바이스들의 대용으로서, 또는 ROM(read-only memory) 디바이스들, PROM(programmable ROM) 디바이스들, EPROM(erasable PROM) 디바이스들, EEPROM(electrically erasable PROM) 디바이스들, 및 다른 유형들의 메모리 디바이스들을 위한 대체품으로서, 시스템 온 칩(SoC) 응용들상에서 프로그램 코드 및/또는 데이터를 저장하는데 있어서 유용한 응용을 갖는다.
본 발명개시의 몇몇의 실시예들의 장점들은 v형상 소거 게이트를 갖는 신규한 메모리 디바이스들(100)을 제공하는 것을 포함한다. NVM들을 위한 신규한 v형상 폴리-기판[예컨대, (반도체성 물질(110))-(워크피스(102)에서 형성된 제1 캐패시터(106)의 제1 플레이트(126))] 소거 팁들이 개시된다. 신규한 메모리 디바이스들(100)은 비교적 낮은 전압 레벨들에서 소거되거나 또는 프로그래밍되는 능력을 갖는다. 신규한 v형상 소거 게이트들은 예컨대 약 7 내지 12볼트의 전압 레벨들에서 소거들을 달성할 수 있다.
몇몇의 실시예들에서, v형상 소거 게이트는 자가정렬되고 추가적인 리소그래피 마스크와 공정은 필요하지 않은데, 이것은 얇은 터닐링 산화물을 생성하기 위해 필요한 추가적인 마스크가 회피되므로 유리하다. 다른 실시예들에서, v형상 리세스(122)를 형성하기 위해 하나 또는 두 개의 추가적인 리소그래피 마스크들 및 공정들이 이용될 수 있는데, 이것은 소거 게이트를 포함한 제1 캐패시터(106)의 제2 플레이트(116)의 v형상 부분(120)의 후속 형성을 초래시킨다.
소거 게이트의 v형상 부분(120)의 뾰족한 팁은 메모리 디바이스(100)의 프로그래밍 상태의 소거를 촉진시킨다. 소거 게이트의 v형상 부분(120)을 포함한 뾰족한 소거 팁으로 인해 FN 터널링 소거 기능을 위해 보다 작은 터널링 전압이 필요하게 된다. 날카로운 끝지점은 유리하게도 FN 터널링 소거 동안에 보다 높은 전기장을 생성시킨다. 소거 팁은 소거 게이트의 작은 영역(예컨대, 제1 캐패시터(106)의 제2 플레이트(116)의 부분만)을 이용하는데, 이것은 정확한 정렬을 위한 레이아웃 의존성을 감소시킨다.
뾰족한 소거 팁은 뾰족한 형상으로 인해, 팁 자발 중단 방전을 제공함으로써 과대 소거 문제들에 대한 잠재성을 감소시킨다. 이것은 몇몇의 응용들에서 특히 유리한데, 그 이유는 이러한 과대 소거 문제들을 극복하기 위한 추가적인 선택 게이트의 이용이 회피될 수 있기 때문이다. 뾰족한 소거 팁은 또한 메모리 디바이스들(100)의 소거를 위해 보다 작은 기판 전류를 필요로 하여, 반도체 디바이스상의 다른 회로들에게 보다 신뢰적인 환경을 제공한다. 절연물질(112)이 주어진 소거 전압에 대해서 보다 두껍기 때문에, 신규한 소거 팁은 또한 개선된 데이터 유지 성능을 갖는다.
뿐만 아니라, 본 명세서에서 설명된 신규한 메모리 디바이스들(100) 및 제조방법은 제조 공정 흐름들에서 손쉽게 구현가능하다. 몇몇의 실시예들에서는, 어떠한 추가적인 리소그래피 마스크들이나 또는 리소그래피 공정들도 필요하지 않다.
본 발명개시의 몇몇의 실시예들 및 그 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 발명개시의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다. 예를 들어, 여기서 설명한 많은 피처들, 기능들, 공정들, 및 물질들은 본 발명개시의 범위 내에 남아있으면서 달라질 수 있다는 것을 본 발명분야의 당업자에 의해 손쉽게 이해될 것이다. 또한, 본 출원의 범위는 본 명세서에서 설명된 물질, 수단, 방법, 및 단계의 프로세스, 머신, 제조품, 구성의 특정한 실시형태들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명개시에 따라 이용될 수 있다는 것을 본 발명개시의 개시물로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다.

Claims (10)

  1. 메모리 디바이스에 있어서,
    워크피스의 제1 영역 위에 배치된 게이트와, 상기 워크피스의 상기 제1 영역에서 상기 게이트 근처에 배치된 소스 영역과 드레인 영역을 포함하는 트랜지스터; 및
    상기 워크피스의 제2 영역을 향해 연장하는 팁(tip) 부분을 포함하는 소거 게이트
    를 포함하고, 상기 소거 게이트는 상기 트랜지스터의 상기 게이트에 커플링되며, 상기 워크피스의 상기 제2 영역은 상기 워크피스의 상기 제1 영역과는 상이한 것인, 메모리 디바이스.
  2. 제1항에 있어서, 상기 워크피스는 리세싱된 영역을 포함하고, 상기 소거 게이트의 상기 팁 부분은 상기 워크피스의 상기 리세싱된 영역을 향해 연장하는 것인, 메모리 디바이스.
  3. 제1항에 있어서,
    상기 워크피스와 상기 소거 게이트의 상기 팁 부분 사이에 배치된 절연물질
    을 더 포함하는, 메모리 디바이스.
  4. 제1항에 있어서,
    상기 트랜지스터의 상기 게이트에 커플링된 커플링 게이트
    를 더 포함하는, 메모리 디바이스.
  5. 메모리 디바이스에 있어서,
    제1 캐패시터;
    상기 제1 캐패시터와 직렬로 커플링된 제2 캐패시터; 및
    상기 제1 캐패시터와 상기 제2 캐패시터에 커플링된 게이트를 포함한 트랜지스터
    를 포함하고,
    상기 제1 캐패시터는 워크피스에 배치된 제1 플레이트, 상기 워크피스 위에 배치된 절연물질, 및 상기 절연물질 위에 배치된 제2 플레이트를 포함하며,
    상기 제1 캐패시터의 상기 제2 플레이트는 상기 워크피스를 향해 연장하는 팁(tip) 부분을 포함한 것인, 메모리 디바이스.
  6. 제5항에 있어서, 상기 트랜지스터는 상기 제1 캐패시터를 이용하여 소거가능한 것인, 메모리 디바이스.
  7. 제6항에 있어서, 상기 제1 캐패시터의 상기 제2 플레이트의 상기 팁 부분은 소거 팁을 포함하며, 상기 트랜지스터는 정보 비트를 저장하도록 구성되며, 상기 정보 비트는 상기 소거 팁을 이용하여 소거가능한 것인, 메모리 디바이스.
  8. 메모리 디바이스를 제조하는 방법에 있어서,
    워크피스에서 팁(tip) 리세스를 형성하는 단계;
    상기 워크피스에서 제1 캐패시터의 제1 플레이트, 제2 캐패시터의 제1 플레이트, 및 트랜지스터의 소스 영역과 드레인 영역을 형성하는 단계;
    상기 워크피스 위에 절연물질을 형성하는 단계;
    상기 절연물질 위에 반도체성 물질을 형성하는 단계; 및
    상기 트랜지스터의 게이트, 상기 제1 캐패시터의 제2 플레이트, 및 상기 제2 캐패시터의 제2 플레이트를 형성하도록 상기 반도체성 물질을 패턴화하는 단계
    를 포함하고,
    상기 제1 캐패시터의 상기 제1 플레이트는 상기 팁 리세스를 포함한 상기 워크피스의 영역에서 형성되며,
    상기 팁 리세스는 단면도에서 바라봤을 때 v형상을 포함한 것인, 메모리 디바이스 제조 방법.
  9. 제8항에 있어서,
    상기 워크피스에서 얕은 트렌치 격리(shallow trench isolation; STI) 영역들을 형성하는 단계를 더 포함하고,
    i) 상기 방법은 제일 먼저 상기 STI 영역들을 형성하고, 두번째로 상기 팁 리세스를 형성하는 단계를 포함하거나, 또는
    ii) 상기 방법은 제일 먼저 상기 팁 리세스를 형성하고, 두번째로 상기 STI 영역들을 형성하는 단계를 포함하거나, 또는
    iii) 상기 방법은 상기 STI 영역들과 상기 팁 리세스를 동시적으로 형성하는 단계를 포함한 것인, 메모리 디바이스 제조 방법.
  10. 제8항에 있어서, 상기 반도체성 물질을 패턴화하는 단계는 상기 트랜지스터의 게이트, 상기 제1 캐패시터의 제2 플레이트, 및 상기 제2 캐패시터의 제2 플레이트를 포함한 상기 반도체성 물질의 연속적인 영역을 형성하는 단계를 포함하고, 상기 제1 캐패시터의 상기 제2 플레이트는 단면도로 봤을 때에 상기 워크피스를 향해 연장하는 팁(tip) 부분을 포함한 것인, 메모리 디바이스 제조 방법.
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