JP2008300575A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法 Download PDF

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Abstract

【課題】ＳＯＩ構造の半導体記憶装置のフローティングゲート電極に短時間で電荷を注入する手段を提供する。
【解決手段】絶縁膜３上に形成された半導体層４とで形成された半導体基板と、半導体基板に設定されたトランジスタ形成領域の半導体層に形成されたソース層１８とドレイン層１９、およびこれらの間のチャネル領域を有するＭＯＳＦＥＴと、半導体基板に設定されたキャパシタ形成領域の半導体層に形成された、ソース層と同じ型の不純物を拡散させたキャパシタ電極２３を有するＭＯＳキャパシタと、を備えた半導体記憶装置であって、ＭＯＳキャパシタのキャパシタ電極２３を多角形に形成して、その周囲に絶縁膜に向かって拡大する斜面を設け、ＭＯＳＦＥＴのチャネル領域上から、キャパシタ電極２３のＭＯＳＦＥＴ側の端部の角部上に延在し、チャネル領域およびキャパシタ電極にゲート絶縁膜を挟んで対向するフローティングゲート電極１６を設ける。
【選択図】図１

Description

本発明は、電気的に書換え可能な不揮発性メモリを有する半導体記憶装置およびその製造方法に関する。
従来の半導体記憶装置は、フラッシュメモリセルを、バルク基板に形成したＰウェル層とＮウェル層にそれぞれ形成した２つのトランジスタを一つのフローティングゲート電極で直列に接続して構成し、消去動作においては、コントロールゲート電極およびドレイン層を接地してソース層に７Ｖの電圧を印加し、フローティングゲート電極からトンネル電流で電子を引抜いてフラッシュメモリのしきい電圧を下げ、書込み動作においては、ドレイン層を接地してコントロールゲート電極およびソース層に５Ｖの電圧を印加し、フローティングゲート電極にホットエレクトロンを注入してフラッシュメモリのしきい電圧を上げ、このしきい電圧の大小により記憶されたデータを読出している（例えば、特許文献１参照。）。
特開２００１−２２９６９０号公報（第５頁段落００１１−第６頁段落００２１、第１図）
しかしながら、上述した従来の技術においては、バルク基板にフラッシュメモリを形成しているので、ソース−ドレイン間の耐圧が高くゲート酸化膜を通してフローティングゲート電極に電荷を注入することが可能であるが、薄膜のシリコンからなるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層を埋込み酸化膜上に積層した完全空乏型のＳＯＩ構造の半導体記憶装置においては、ＳＯＩ層に形成するＭＯＳＦＥＴ（ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソース−ドレイン間の耐圧を十分に確保することが難しく、ゲート酸化膜を通してフローティングゲート電極に電荷を注入することができず、ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成することが困難になるという問題がある。
このため、フローティングゲート電極に電荷を注入する時間を長くすると、出荷時の検査における電荷の注入時間が長くなり、製造コストが上昇することになる。
本発明は、上記の問題点を解決するためになされたもので、ＳＯＩ構造の半導体記憶装置のフローティングゲート電極に短時間で電荷を注入する手段を提供することを目的とする。
本発明は、上記課題を解決するために、支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された半導体層とで形成された半導体基板と、該半導体基板に設定されたトランジスタ形成領域の半導体層に形成されたソース層とドレイン層、およびこれらの間のチャネル領域を有するＭＯＳＦＥＴと、前記半導体基板に設定されたキャパシタ形成領域の半導体層に形成された、前記ソース層と同じ型の不純物を拡散させたキャパシタ電極を有するＭＯＳキャパシタと、前記ＭＯＳＦＥＴが形成された半導体層と、前記ＭＯＳキャパシタが形成された半導体層との間を絶縁分離する素子分離層と、を備えた半導体記憶装置であって、前記ＭＯＳキャパシタのキャパシタ電極を多角形に形成して、その周囲に前記絶縁膜に向かって拡大する斜面を設け、前記ＭＯＳＦＥＴのチャネル領域上から、前記キャパシタ電極の前記ＭＯＳＦＥＴ側の端部の角部上に延在し、前記チャネル領域および前記キャパシタ電極にゲート絶縁膜を挟んで対向するフローティングゲート電極を設けたことを特徴とする。
これにより、本発明は、フローティングゲート電極に電荷を注入する記憶素子の消去動作において、ソース−ドレイン間の耐圧に関わらず、キャパシタ電極のフローティングゲート電極下の角部に形成される角錐状の先端部による電界集中を利用して、フローティングゲート電極への電子の注入を容易に行うことができ、ソース−ドレイン間の耐圧が低いＳＯＩ構造の半導体記憶装置においても、フローティングゲート電極に短時間で電荷を注入することができるという効果が得られる。
以下に、図面を参照して本発明による半導体記憶装置およびその製造方法の実施例について説明する。
図１は実施例１の記憶素子の上面を示す説明図、図２は図１のＡ−Ａ断面線に沿った断面を示す説明図、図３は図１のＢ−Ｂ断面線に沿った断面を示す説明図、図４は実施例１のＳＯＩ層上の領域の設定状態を示す説明図、図５、図６は実施例１の半導体記憶装置の製造方法を示す説明図、図７は実施例１の記憶素子の消去動作を示す説明図である。
なお、図１は、層間絶縁膜およびサイドウォールを除いた状態で描いてある。
図１、図２、図３において、１は半導体基板であり、シリコン（Ｓｉ）からなる支持基板２と、支持基板２上に形成された１５００Å程度の膜厚の酸化シリコン（ＳｉＯ２）からなる絶縁膜としての埋込み酸化膜３と、埋込み酸化膜３上に形成された５００Å程度の膜厚の単結晶シリコンからなる半導体層としてのＳＯＩ層４とで形成されたＳＯＩ構造の基板である。
本実施例のＳＯＩ層４上には、図４に示すように、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタ１２（後述）を形成するためのキャパシタ形成領域５と、ＭＯＳＦＥＴを形成するためのトランジスタ形成領域６、およびキャパシタ形成領域５とトランジスタ形成領域６とのそれぞれの周囲を囲って隣り合う互いの間を絶縁分離する素子分離層１４（後述）を形成するための素子分離領域７が設定されている。
本実施例のキャパシタ形成領域５は、トランジスタ形成領域６に向かって突出する山部８を設けた５つの角部９を有する多角形、つまり５角形に設定されている。
なお、図４に示すキャパシタ形成領域５およびトランジスタ形成領域６は、図１に示すＳＯＩ層４の上表面の形状に対して、それぞれの周囲に斜面２７（後述）の形成領域を加えた形状に設定されている。
本実施例のトランジスタ形成領域６には、ＭＯＳＦＥＴの一種である図２に示すｎＭＯＳ素子１１が形成され、キャパシタ形成領域５には、図３に示すＭＯＳキャパシタ１２が形成され、これらトランジスタ形成領域６に形成されたｎＭＯＳ素子１１と、キャパシタ形成領域５に形成されたＭＯＳキャパシタ１２を直列に組合せて、図１に示す一つの記憶素子１３が形成され、電気的に書換え可能な１ビットの不揮発性メモリとして機能する。
１４は素子分離層であり、素子分離領域７のＳＯＩ層４に、酸化シリコン等の絶縁材料で形成された埋込み酸化膜３に達する絶縁層であって、ＳＯＩ層４の隣合うキャパシタ形成領域５とトランジスタ形成領域６との間を電気的に絶縁分離する機能を有している。
１５はゲート絶縁膜であり、図２、図３に示すようにＳＯＩ層４上に形成されたｎＭＯＳ素子１１およびＭＯＳキャパシタ１２が共通に用いる酸化シリコン等の絶縁材料からなる５０〜１５０Å程度の膜厚の絶縁膜である。
１６はフローティングゲート電極であり、ゲート絶縁膜１５を挟んでキャパシタ形成領域５およびトランジスタ形成領域６のＳＯＩ層４に対向配置されたポリシリコン等からなる電極であって、図１に示すように、トランジスタ形成領域６をその中央部で２分するｎＭＯＳ素子１１のチャネル領域２１（後述）上から、キャパシタ形成領域５上のトランジスタ形成領域６側の山部８の頂の角部９上に延在して形成されており、ｎＭＯＳ素子１１およびＭＯＳキャパシタ１２が共通に用いるゲート電極として機能する。
また、フローティングゲート電極１６の側面には、酸化シリコン等の絶縁材料からなるサイドウォール１７が形成されており、フローティングゲート電極１６は、ゲート酸化膜１５やサイドウォール１７等により外部から電気的に絶縁されたフローティング状態にされている。
トランジスタ形成領域６のＳＯＩ層４のフローティングゲート電極１６の両側には、比較的高濃度の砒素（Ａｓ）等のＮ型不純物を拡散（例えば１×１０１８イオン／ｃｍ３以上）させたソース層１８（Ｎ＋）およびドレイン層１９（Ｎ＋）が形成され、そのソース層１８とドレイン層１９とのフローティングゲート電極１６側のサイドウォール１７下には比較的低濃度のＮ型不純物を拡散させたソース層１８およびドレイン層１９のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）部２０（Ｎ−）が形成され、これらＬＤＤ部２０に挟まれたフローティングゲート電極１６下の比較的低濃度のボロン（Ｂ）等のＰ型不純物を拡散させたＳＯＩ層４の領域（Ｐ−）がｎＭＯＳ素子１１のチャネル領域２１として機能する。
２３はキャパシタ電極であり、図３に示すように、キャパシタ形成領域５のＳＯＩ層４に、ソース層１８と同じ型の不純物（本実施例ではＮ型）を比較的高濃度に拡散（例えば１×１０１８イオン／ｃｍ３以上）させて形成されたＮ＋拡散層２４と、そのｎＭＯＳ素子１１側にＮ型不純物を比較的低濃度に拡散させて形成されたＮ−拡散層２５とで構成されている。
また、キャパシタ電極２３の周囲には、埋込み酸化膜３に向かって拡大する斜面２７が形成されており、そのｎＭＯＳ素子１１側の斜面２７を含む山部８の頂の角部９（図１に破線で示す角部９）の領域は、ゲート絶縁膜１５を介してフローティングゲート電極１６に対向配置されている。
このフローティングゲート電極１６に対向する角部９の領域には、山部８の頂とその側面の斜面２７とにより、先端部が角錐状に尖った状態で形成され、この角錐状の先端部がゲート絶縁膜１５を介してフローティングゲート電極１６に対向しているので、後述する記憶素子１３の消去動作のときに、角錐状の先端部に電界集中を生じやすくなり、フローティングゲート電極１６への電荷の注入を促進する機能を有している。
２８はキャパシタ溝であり、フローティングゲート電極１６下に形成されたキャパシタ電極２３の角錐状の先端部を構成する斜面２７およびこの斜面２７に隣接する領域の素子分離層１４を、埋込み酸化膜３まで掘り込み、更に埋込み酸化膜３をゲート絶縁膜１５の膜厚より深く掘り込んで底面を埋込み酸化膜３内に形成した溝であって、そのゲート長方向の長さは、図１に示すフローティングゲート電極１６のゲート長の長さより長く形成されている。
本実施例キャパシタ溝２８は、図３に示すように、キャパシタ電極２３のＮ−拡散層２５とチャネル領域２１との間のフローティングゲート電極１６下の素子分離層１４を掘り込んで形成されている。
２９は層間絶縁膜であり、ＳＯＩ層４上に形成されたｎＭＯＳ素子１１およびＭＯＳキャパシタ１２を覆う酸化シリコン等の絶縁材料からなる絶縁膜である。
３０ａ〜３０ｃはコンタクトプラグであり、層間絶縁膜２９を貫通してｎＭＯＳ素子１１のソース層１８とドレイン層１９、およびＭＯＳキャパシタ１２のキャパシタ電極２３のＮ＋拡散層２４上に達する貫通穴として開口されたコンタクトホール３１に、それぞれタングステン（Ｗ）等の導電材料を埋め込んで形成されたプラグである。
ｎＭＯＳ素子１１のソース層１８に接続するコンタクトプラグ３０は、図２に示すように、アルミニウム（Ａｌ）や銅（Ｃｕ）等の比較的導電性に優れた配線材料で形成された半導体記憶装置の図示しないソース線（ＳＬ）に、ｎＭＯＳ素子１１のドレイン層１９に接続するコンタクトプラグ３０ｂは図示しないビット線（ＢＬ）に、ＭＯＳキャパシタ１２のキャパシタ電極２３に接続するコンタクトプラグ３０ｃは、図３に示すように、図示しないワード線（ＷＬ）に、それぞれ電気的に接続している。
また、本実施例のＭＯＳキャパシタ１２のキャパシタ電極２３とフローティングゲート電極１６との間の静電容量Ｃ１（ＭＯＳキャパシタ１２の静電容量Ｃ１という。図６参照）、ｎＭＯＳ素子１１のソース層１８とフローティングゲート電極１６との間の静電容量Ｃ２（ソース層１８側の静電容量Ｃ２という。図６参照）は、キャパシタ面積（キャパシタ電極２３とフローティングゲート電極１６との対向面積をいう。）やＭＯＳＦＥＴ面積（ソース層１８とフローティングゲート電極１６との対向面積をいう。）または図１に示すゲート幅を調節して、Ｃ１＜Ｃ２となるように設定されている。
図５、図６において、４１はレジストマスクであり、フォトリソグラフィにより半導体基板１上に塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスク部材であって、本実施例のエッチングやイオン注入におけるマスクとして機能する。
上記のキャパシタ電極２３の斜面２７は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によりパッド酸化膜４３（図５（Ｐ３）参照）上の耐酸化性膜としてのシリコン窒化膜４４をマスクとしてＳＯＩ層４を酸化させて素子分離層１４を形成するときに、素子分離層１４の先端がキャパシタ形成領域５のシリコン窒化膜４４とＳＯＩ層４との境界部に侵入して形成される略三角形の断面形状を有するバーズビークを利用して形成することができる。
以下に、図５、図６にＰで示す工程に従って、本実施例の半導体記憶装置の製造方法について説明する。
なお、図５、図６は、図３に示した断面と同様の断面で示してある。
Ｐ１（図５）、支持基板２上に埋込み酸化膜３を介して比較的低濃度のＰ型不純物（Ｐ−）を拡散させたＳＯＩ層４を積層した半導体基板１のＳＯＩ層４に、キャパシタ形成領域５とトランジスタ形成領域６およびそれらの周囲を囲む素子分離領域７を設定した半導体基板１を準備し、ＳＯＩ層４上に熱酸化法により薄い膜厚のパッド酸化膜４３を形成し、パッド酸化膜４３上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により比較的厚い膜厚のシリコン窒化膜４４を形成する。
Ｐ２（図５）、フォトリソグラフィによりシリコン窒化膜４４上にキャパシタ形成領域５およびトランジスタ形成領域６を覆い、素子分離領域７のシリコン窒化膜４４を露出させたレジストマスク４１（不図示）を形成し、これをマスクとして、異方性エッチングによりシリコン窒化膜４４およびパッド酸化膜４３をエッチングしてＳＯＩ層４を露出させ、前記のレジストマスク４１を除去する。
Ｐ３（図５）、シリコン窒化膜４４をマスクとしてＬＯＣＯＳ法により、ＳＯＩ層４を酸化してトランジスタ形成領域６とキャパシタ形成領域５のとの間に埋込み酸化膜３に達する素子分離層１４を形成する。
このときに、ＳＯＩ層４のシリコン窒化膜４４側が酸化されてバーズビークが形成され、トランジスタ形成領域６およびキャパシタ形成領域５のＳＯＩ層４の周囲に、埋込み酸化膜３に向かって拡大する斜面２７が形成される。
Ｐ４（図５）、熱燐酸（Ｈｏｔ−Ｈ３ＰＯ４）およびフッ酸（ＨＦ）を用いたウェットエッチングによりシリコン窒化膜４４およびパッド酸化膜４３を除去してＳＯＩ層４を露出させる。
そして、フォトリソグラフィにより、トランジスタ形成領域６およびキャパシタ形成領域５のフローティングゲート電極１６の形成領域下のＳＯＩ層４の角部９に形成された斜面２７上およびこれらの斜面２７間の素子分離領域１４を露出させた開口部を有するレジストマスク４１を形成し、これをマスクとして、フッ酸等を用いたウェットエッチングにより素子分離層１４および埋込み酸化膜３をエッチングし、埋込み酸化膜３内に底面を有し、斜面２７を露出させたキャパシタ溝２８を形成する。
このとき、ウェットエッチングの等方性により、キャパシタ溝２８のゲート長方向の長さが、フローティングゲート電極１６のゲート長の長さより長く形成されると共に、斜面２７と山部８の頂の角部９とにより形成される角錐状の先端部が、キャパシタ溝２８内に突出した状態で露出する。
Ｐ５（図５）、工程Ｐ４で形成したレジストマスク４１を除去し、フォトリソグラフィにより、キャパシタ形成領域５のＳＯＩ層４を露出させたレジストマスク４１を形成し、これをマスクとして、ＳＯＩ層４上に、低濃度のＮ型不純物をイオン注入してキャパシタ形成領域５のＳＯＩ層４にキャパシタ電極２３のＮ−拡散層２５を形成するための第１のＮ型低濃度拡散層４６ａを形成する。（第１の低濃度Ｎ型イオン注入工程）。
Ｐ６（図６）、工程Ｐ５で形成したレジストマスク４１を除去し、キャパシタ形成領域５とトランジスタ形成領域６のＳＯＩ層４および素子分離層１４上、並びにキャパシタ溝２８の内面に、熱酸化法によりゲート絶縁膜１５を形成するための酸化シリコンからなるシリコン酸化膜を形成し、シリコン酸化膜上にＣＶＤ法によりフローティングゲート電極１６を形成するためのポリシリコン膜１６ａを堆積する。
そして、フォトリソグラフィによりポリシリコン膜１６ａ上にフローティングゲート電極１６の形成領域を覆うレジストマスク４１（不図示）、つまりトランジスタ形成領域６のＳＯＩ層４を２分し、キャパシタ形成領域５のＳＯＩ層４のトランジスタ形成領域６側の山部８の頂の角部９（本実施例では、図１に示す山部８の頂の破線で示す角部９）上を覆うレジストマスク４１を形成し、異方性エッチングにより露出しているポリシリコン膜およびシリコン酸化膜をエッチングしてＳＯＩ層４を露出させ、ゲート絶縁膜１５を介してトランジスタ形成領域６のＳＯＩ層４に対向すると共に、ゲート絶縁膜１５を介してキャパシタ形成領域５のＳＯＩ層４のトランジスタ形成領域６側の角部９の角錐状の先端部に対向する直線状のフローティングゲート電極１６を形成し、前記のレジストマスク４１を除去する。
次いで、形成されたフローティングゲート電極１９をマスクとして、トランジスタ形成領域６およびキャパシタ形成領域５のＳＯＩ層４上に、低濃度のＮ型不純物をイオン注入してフローティングゲート電極１６の両側のＳＯＩ層４に、ソース層１８およびドレイン層１９のＬＤＤ部２０を形成するための第２のＮ型低濃度拡散層４６ｂ（図６において紙面の手前および奥行き方向のトランジスタ形成領域６に形成されるため、不図示）を形成する。（第２の低濃度Ｎ型イオン注入工程）。
Ｐ７（図６）、第２のＮ型低濃度拡散層４６ｂの形成後に、フローティングゲート電極１６およびＳＯＩ層４上等にＣＶＤ法により酸化シリコン膜を形成し、異方性エッチングによりＳＯＩ層４上の全面をエッチングして、フローティングゲート電極１６の上面およびＳＯＩ層４の上面を露出させ、フローティングゲート電極１６の側面にサイドウォール１７を形成する。
そして、フォトリソグラフィによりキャパシタ形成領域７のＳＯＩ層４およびトランジスタ形成領域６のＳＯＩ層４上に、高濃度のＮ型不純物をイオン注入して、トランジスタ形成領域６のフローティングゲート電極１６の両側のＳＯＩ層４にソース層１８とドレイン層１９を形成し、キャパシタ形成領域５のＳＯＩ層４のフローティングゲート電極１６およびサイドウォール１７に覆われていない領域にキャパシタ電極２３のＮ＋拡散層２４を形成する。
これにより、ソース層１８とドレイン層１９のフローティングゲート電極１６側のサイドウォール１７下にＬＤＤ部２０が、ＬＤＤ部２０の間のフローティングゲート電極１６下にチャネル領域２１が形成されたｎＭＯＳ素子１１が形成されると共に、キャパシタ電極２３のフローティングゲート電極１６およびサイドウォール１７下に低濃度にＮ型不純物を拡散させたＮ−拡散層２５が形成されたＭＯＳキャパシタ１２が形成される。
Ｐ８（図６）、このようにして形成されたｎＭＯＳ素子１１、ＭＯＳキャパシタ１２および素子分離層１４上を含むＳＯＩ層４上に、ＣＶＤ法により厚膜の酸化シリコン膜を体積し、その上面を平坦化処理して層間絶縁膜２９を形成した後に、フォトリソグラフィにより層間絶縁膜２９上に、ｎＭＯＳ素子１１のソース層１８、ドレイン層１９、ＭＯＳキャパシタ１２のキャパシタ電極２３のＮ＋拡散層２４上のコンタクトホール３１の形成領域の層間絶縁膜２９を露出させたレジストマスク４１（不図示）を形成し、これをマスクとしてエッチングにより層間絶縁膜２９貫通してソース層１８、ドレイン層１９、キャパシタ電極２３に達するコンタクトホール３１を形成する。
そして、前記のレジストマスク４１を除去し、スパッタ法等によりコンタクトホール３１内に導電材料を埋め込んでコンタクトプラグ３０ａ、３０ｂ、３０ｃを形成し、その上面を平坦化処理して層間絶縁膜２９の上面を露出させる。
その後に、層間絶縁膜２９上に、スパッタ法等により配線材料からなる配線層を形成し、フォトリソグラフィ、エッチングにより配線層をパターニングして、ｎＭＯＳ素子１１のソース層１８にコンタクトプラグ３０ａを介して接続するソース線（ＳＬ）、ドレイン層１９にコンタクトプラグ３０ｂを介して接続するビット線（ＢＬ）、ＭＯＳキャパシタ１２のキャパシタ電極２３にコンタクトプラグ３０ｃを介して接続するワード線（ＷＬ）を形成して、図１ないし図３に示す本実施例の記憶素子１３を有する半導体記憶装置を形成する。
このようにして形成された記憶素子１３のデータを消去するときは、図７に示すように、記憶素子１３を形成するｎＭＯＳ素子１１のドレイン層１９に接続するビット線（ＢＬ）をオープン状態（電気的にどこにも接続されていない状態、または高インピーダンス状態をいう。）にし、ＭＯＳキャパシタ１２のキャパシタ電極２３に接続するワード線（ＷＬ）を接地（ＧＮＤ：０Ｖ）し、ｎＭＯＳ素子１１のソース層１８に接続するソース線（ＳＬ）に１０〜１５Ｖの電圧を印加する。
このとき、ｎＭＯＳ素子１１のドレイン層１９はオープン状態にされているので、ｎＭＯＳ素子１１の静電容量はソース層１８側の静電容量Ｃ２のみが有効となり、ＭＯＳキャパシタ１２の静電容量Ｃ１とｎＭＯＳ素子１１の静電容量Ｃ２とは、Ｃ１＜Ｃ２となるように設定されているため、ソース層１８に印加された電圧は容量カップリングによりほぼＭＯＳキャパシタ１２のゲート絶縁膜１５にかかる状態になる。
このとき、本実施例のＭＯＳキャパシタ２３のｎＭＯＳ素子１１側のフローティングゲート電極１６下の角部９の角錐状の先端部は、ゲート絶縁膜１５を介してフローティングゲート電極１６に対向しているので、この部位に電界集中が生じ、ＭＯＳキャパシタ１２にかかる電界が高くなって、キャパシタ電極２３からフローティング状態となっているフローティングゲート電極１６に向かってＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ）トンネル電流（ＦＮ電流という。）が流れ、フローティングゲート電極１６に電子が容易に注入される。
これにより、フローティングゲート電極１６に電荷（本実施例では電子）が短時間で蓄積され、ｎＭＯＳ素子１１のしきい電圧が上昇し、記憶素子１３のしきい電圧が高い状態、つまり消去状態になる。
この状態は、記憶素子１３にデータとして「１」が書込まれた状態であり、本実施例の消去状態は全ての記憶素子１３にデータ「１」が書込まれている状態に相当する。
この場合に、ｎＭＯＳ素子１１のソース層１８に斜面２７が形成されたとしても、その先端部がフローティングゲート電極１６とゲート絶縁膜１５を介して対向することがないので、電界集中が生じることはなく、ｎＭＯＳ素子１１のゲート絶縁膜１５でＦＮ電流が流れることはない。
このことは、ＭＯＳキャパシタ１２の静電容量Ｃ１とｎＭＯＳ素子１１のソース層１８側の静電容量Ｃ２との容量カップリング（Ｃ１＜Ｃ２）を大きくできない場合においても電子をフローティングゲート電極へ注入することが可能であることを示しており、記憶素子１３の静電容量Ｃ１、Ｃ２の設定自由度を高めて記憶素子１３の動作をより好適なものとすることができる。
また、このことは、ソース層１８にかける電圧を低くしても、消去動作におけるフローティングゲート電極１６への電子の注入が可能であることを示しており、消去時の電圧を低くして記憶素子１３の発熱を抑制することができる。
また、本実施例では、斜面２７を、ＬＯＣＯＳ法により素子分離層１４を形成するときに形成されるバーズビークを利用して形成するので、特別な工程を加えることなく、キャパシタ電極２３の周囲に斜面２７を容易に形成することができる。
上記のように、本実施例の記憶素子１３を用いれば、ＳＯＩ構造の半導体基板１に電気的に書換え可能な不揮発性メモリを形成することが可能になり、半導体記憶装置の小型化、薄型化を図ることができる。
以上説明したように、本実施例では、ＳＯＩ構造の半導体基板のＳＯＩ層上に、素子分離層で絶縁分離されたｎＭＯＳ素子と多角形のＭＯＳキャパシタを形成し、ＭＯＳキャパシタのキャパシタ電極の周囲に埋込み酸化膜に向かって拡大する斜面を設け、ＭＯＳＦＥＴのチャネル領域上から、キャパシタ電極のｎＭＯＳ素子側の端部の角部上に延在し、チャネル領域およびキャパシタ電極にゲート絶縁膜を挟んで対向するフローティングゲート電極を設けたことによって、フローティングゲート電極に電荷を注入する記憶素子の消去動作において、ソース−ドレイン間の耐圧に関わらず、キャパシタ電極のフローティングゲート電極下の角部に形成される角錐状の先端部による電界集中を利用して、フローティングゲート電極への電子の注入を容易に行うことができ、ソース−ドレイン間の耐圧が低いＳＯＩ構造の半導体記憶装置においても、フローティングゲート電極に短時間で電荷を注入することが可能になり、信頼性に優れた電気的に書換え可能な不揮発性メモリを形成することができる。
また、ＬＯＣＯＳ法により素子分離層を形成するようにしたことによって、特別な工程を加えることなく、素子分離層を形成するときに形成されるバーズビークを利用して、キャパシタ電極の周囲に斜面を容易に形成することができる。
なお、本実施例においては、キャパシタ形成領域５を５角形からなる多角形に設定するとして説明したが、図８に示すように、キャパシタ形成領域５を矩形のトランジスタ形成領域６に１辺が平行な４つの角部９を有する矩形からなる多角形に設定し、そのｎＭＯＳ素子１１側の一の角部９（本実施例では、図８において左側の破線で示す角部９）上に、クランク状に形成したフローティングゲート電極１６を延在させるようにしてもよい。
このようにしても、一の角部９の両方の側面に形成された斜面２７により角錐状の先端部が形成され、上記と同様に、キャパシタ電極のフローティングゲート電極下の角部に形成される角錐状の先端部による電界集中を利用して、フローティングゲート電極への電子の注入を容易に行うことができる。
この場合に、上記工程Ｐ４（図５）におけるキャパシタ溝２８は、そのレジストマスク４１を、キャパシタ形成領域５のフローティングゲート電極１６の形成領域下のＳＯＩ層４の一の角部９に形成された斜面２７上およびこれらの斜面２７に隣接する領域の素子分離領域１４を露出させた開口部を有するレジストマスク４１とし、これをマスクとしてウェットエッチングにより素子分離層１４および埋込み酸化膜３をエッチングして形成する。
また、上記工程Ｐ６（図６）におけるフローティングゲート電極１６は、そのフローティングゲート電極１６の形成領域を覆うレジストマスク４１を、トランジスタ形成領域６のＳＯＩ層４を２分し、キャパシタ形成領域５のＳＯＩ層４のトランジスタ形成領域６側の一の角部９（本説明では、図８に破線で示す角部９）上を覆うレジストマスク４１とし、これをマスクとして異方性エッチングにより露出しているポリシリコン膜およびシリコン酸化膜をエッチングしてＳＯＩ層４を露出させて形成する。
これにより、ゲート絶縁膜１５を介してトランジスタ形成領域６のＳＯＩ層４に対向すると共に、ゲート絶縁膜１５を介してキャパシタ形成領域５のＳＯＩ層４の一の角部９の角錐状の先端部に対向するクランク状のフローティングゲート電極１６が形成される。
図９は実施例２の記憶素子の上面を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
本実施例の記憶素子１３は、図９に示すように、キャパシタ形成領域５を矩形のトランジスタ形成領域６に１辺が平行な４つの角部９を有する矩形からなる多角形に設定し、そのｎＭＯＳ素子１１側の両方の角部９上に、曲折して延在するフローティングゲート電極１６が形成されている。
この場合のフローティングゲート電極１６と、キャパシタ電極２３との重なり幅Ｋは、その幅Ｋを比較的狭くして、重なり幅Ｋを広げて重なり領域の面積を大きくすることより、重なり領域に存在する斜面２７の長さを長くすることを優先して設定されている。
このようにすれば、電子の注入効率が高い斜面２７の先端の鋭角な角の長さを長くして電子の注入量を更に増加させることができるからである。
本実施例のキャパシタ溝２８は、上記実施例１の工程Ｐ４（図５）において、そのレジストマスク４１を、キャパシタ形成領域５のフローティングゲート電極１６の形成領域下のＳＯＩ層４の両方の角部９に形成された斜面２７上およびこれらの斜面２７に隣接する領域の素子分離領域１４を露出させた開口部を有するレジストマスク４１とし、これをマスクとしてウェットエッチングにより素子分離層１４および埋込み酸化膜３をエッチングして形成する。
また、フローティングゲート電極１６は、上記実施例１の工程Ｐ６（図６）において、フローティングゲート電極１６の形成領域を覆うレジストマスク４１を、トランジスタ形成領域６のＳＯＩ層４を２分し、キャパシタ形成領域５のＳＯＩ層４のトランジスタ形成領域６側の２つの角部９（本実施例では、図９に破線で示す２つの角部９）上を覆うレジストマスク４１とし、これをマスクとして異方性エッチングにより露出しているポリシリコン膜およびシリコン酸化膜をエッチングしてＳＯＩ層４を露出させて形成する。
これにより、ゲート絶縁膜１５を介してトランジスタ形成領域６のＳＯＩ層４に対向すると共に、ゲート絶縁膜１５を介してキャパシタ形成領域５のＳＯＩ層４の両方の角部９の角錐状の２つの先端部に対向する曲折したフローティングゲート電極１６が形成される。
以上説明したように、本実施例では、上記実施例１と同様の効果に加えて、フローティングゲート電極を、キャパシタ電極のｎＭＯＳ素子側の両方の角部上に延在させて形成するようにしたことによって、フローティングゲート電極に対向させるキャパシタ電極の斜面を、キャパシタ電極の両方の角部の角錐状の２つの先端部を含む状態で、長くすることができ、キャパシタ電極のフローティングゲート電極側の角部に形成された角錐状の２つの先端部、および斜面の比較的長い鋭角な角による電界集中を利用して、消去動作におけるフローティングゲート電極への電子の注入量を増加させることができ、フローティングゲート電極への電子の注入をより短時間で行うことができる。
なお、上記各実施例においては、各トランジスタはｎＭＯＳ素子として説明したが、トランジスタをｐＭＯＳ素子にし、キャパシタ電極や高濃度拡散層の不純物の型を逆にした場合も同様である。
実施例１の記憶素子の上面を示す説明図 図１のＡ−Ａ断面線に沿った断面を示す説明図 図１のＢ−Ｂ断面線に沿った断面を示す説明図 実施例１のＳＯＩ層上の領域の設定状態を示す説明図 実施例１の半導体記憶装置の製造方法を示す説明図 実施例１の半導体記憶装置の製造方法を示す説明図 実施例１の記憶素子の消去動作を示す説明図 実施例１の記憶素子の他の形態の上面を示す説明図 実施例２の記憶素子の上面を示す説明図
符号の説明
１ 半導体基板
２ 支持基板
３ 埋込み酸化膜
４ ＳＯＩ層
５ キャパシタ形成領域
６ トランジスタ形成領域
７ 素子分離領域
８ 山部
９ 角部
１１ ｎＭＯＳ素子（ＭＯＳＦＥＴ）
１２ ＭＯＳキャパシタ
１３ 記憶素子
１４ 素子分離層
１５ ゲート絶縁膜
１６ フローティングゲート電極
１６ａ ポリシリコン膜
１７ サイドウォール
１８ ソース層
１９ ドレイン層
２０ ＬＤＤ部
２１ チャネル領域
２３ キャパシタ電極
２４ Ｎ＋拡散層
２５ Ｎ−拡散層
２７ 斜面
２８ キャパシタ溝
２９ 層間絶縁膜
３０ａ〜３０ｃ コンタクトプラグ
３１ コンタクトホール
４１ レジストマスク
４３ パッド酸化膜
４４ シリコン窒化膜
４６ａ 第１のＮ型低濃度拡散層
４６ｂ 第２のＮ型低濃度拡散層

Claims (8)

  1. 支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された半導体層とで形成された半導体基板と、
    該半導体基板に設定されたトランジスタ形成領域の半導体層に形成されたソース層とドレイン層、およびこれらの間のチャネル領域を有するＭＯＳＦＥＴと、
    前記半導体基板に設定されたキャパシタ形成領域の半導体層に形成された、前記ソース層と同じ型の不純物を拡散させたキャパシタ電極を有するＭＯＳキャパシタと、
    前記ＭＯＳＦＥＴが形成された半導体層と、前記ＭＯＳキャパシタが形成された半導体層との間を絶縁分離する素子分離層と、を備えた半導体記憶装置であって、
    前記ＭＯＳキャパシタのキャパシタ電極を多角形に形成して、その周囲に前記絶縁膜に向かって拡大する斜面を設け、
    前記ＭＯＳＦＥＴのチャネル領域上から、前記キャパシタ電極の前記ＭＯＳＦＥＴ側の端部の角部上に延在し、前記チャネル領域および前記キャパシタ電極にゲート絶縁膜を挟んで対向するフローティングゲート電極を設けたことを特徴とする半導体記憶装置。
  2. 請求項１において、
    前記キャパシタ電極を、前記ＭＯＳＦＥＴに向かって突出する山部を有する多角形に形成し、
    該山部の頂の角部上に、前記フローティングゲート電極を延在させたことを特徴とする半導体記憶装置。
  3. 請求項１において、
    前記キャパシタ電極を、矩形の多角形に形成し、
    該キャパシタ電極の前記ＭＯＳＦＥＴ側の一の角部上に、前記フローティングゲート電極を延在させたことを特徴とする半導体記憶装置。
  4. 請求項１において、
    前記キャパシタ電極を、矩形の多角形に形成し、
    該キャパシタ電極の前記ＭＯＳＦＥＴ側の両方の角部上に、前記フローティングゲート電極を延在させたことを特徴とする半導体記憶装置。
  5. 支持基板上に絶縁膜を介して半導体層を積層した半導体基板に形成されたＭＯＳＦＥＴとＭＯＳキャパシタとを一つのフローティングゲート電極で接続した記憶素子を有する半導体記憶装置の製造方法であって、
    前記半導体層にトランジスタ形成領域、多角形のキャパシタ形成領域、および前記トランジスタ形成領域とキャパシタ形成領域との周囲を囲う素子分離領域を設定し、該トランジスタ形成領域とキャパシタ形成領域のとの間の素子分離領域に、ＬＯＣＯＳ法により素子分離層を形成し、キャパシタ形成領域の半導体層の周囲に前記絶縁膜に向かって拡大する斜面を形成する工程と、
    前記半導体層および前記素子分離層上に、前記フローティングゲート電極の形成領域の半導体層に形成された斜面上、および該斜面に隣接する領域の素子分離層を露出させた開口部を有するレジストマスクを形成し、該レジストマスクをマスクとして前記素子分離層および前記絶縁膜をエッチングし、前記絶縁膜内に底面を有し、前記斜面を露出させたキャパシタ溝を形成する工程と、
    前記レジストマスクを除去し、前記斜面を含む前記半導体層および前記素子分離層上、並びに前記キャパシタ溝の内面にゲート絶縁膜を形成する工程と、
    該ゲート酸化膜上に、前記トランジスタ形成領域を２分し、前記キャパシタ形成領域の前記トランジスタ形成領域側の角部上に延在するフローティングゲート電極を形成する工程と、
    前記トランジスタ形成領域の前記フローティングゲート電極の両側の半導体層上、および前記キャパシタ形成領域の半導体層上に、前記ＭＯＳＦＥＴのソース層に拡散される不純物と同じ型の不純物をイオン注入して、前記ＭＯＳＦＥＴのソース層とドレイン層、および前記ＭＯＳキャパシタのキャパシタ電極を形成する工程と、を備えることを特徴とする半導体記憶装置の製造方法。
  6. 請求項５において、
    前記キャパシタ形成領域を、前記トランジスタ形成領域に向かって突出する山部を有する多角形に設定し、
    該山部の頂の角部上に延在させて、前記フローティングゲート電極を形成することを特徴とする半導体記憶装置の製造方法。
  7. 請求項５において、
    前記キャパシタ形成領域を、矩形の多角形に設定し、
    該キャパシタ形成領域の前記トランジスタ形成領域側の一の角部上に延在させて、前記フローティングゲート電極を形成することを特徴とする半導体記憶装置の製造方法。
  8. 請求項５において、
    前記キャパシタ形成領域を、矩形の多角形に設定し、
    該キャパシタ形成領域の、前記トランジスタ形成領域側の両方の角部上に延在させて、前記フローティングゲート電極を形成することを特徴とする半導体記憶装置の製造方法。
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