JP5289748B2 - 不揮発性半導体記憶装置、不揮発性半導体記憶装置の製造方法 - Google Patents
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Description
そのフローティングゲート(8)の第2部分(8b)と導電体膜(9)との間には、誘電体である第1絶縁膜(14)が備えられている。そのため、不揮発性半導体記憶装置は、第2部分(8b)と、その第1絶縁膜(14)およびその導電体層(9)とで構成されるキャパシタの作用により、静電容量を増加させている。
ここにおいて、第2部分の第1側面は、フローティングゲート(8)の第2部分(8b)と、第1絶縁膜(14)との界面に対応していることが好ましい。この場合に、第2部分の第1側面が、第1部分の第2側面と同一平面である必要は無い。第1絶縁膜(14)は、導電体膜(9)とフローティングゲート(8)との間のサイドウォールに対応している。
以下に、図面を参照して本発明を実施するための第1の形態について説明を行う。図4は、本実施形態の不揮発性半導体記憶装置(以下、スプリットゲート型不揮発性半導体記憶装置1と呼ぶ)の構成を例示する断面図である。本実施形態のスプリットゲート型不揮発性半導体記憶装置1は、基板に発生したチャネルホットエレクトロンが、フローティングゲート注入されることで、書き込みが行われる。また、フローティングゲートからコントロールゲートに電子を引き抜くことでデータの消去を行っている。さらに、コントロールゲートに読み出し用の電圧を印加することで、メモリセルの状態(ON、OFF)を検出している。
図7A、図7Bは、スプリットゲート型不揮発性半導体記憶装置1の製造の第2工程を例示している。図7Aは、その第2工程におけるビット線方向の断面を例示している。その第2工程では、第1ポリシリコン膜22の上に、開口26を有する第1スペーサー形成用窒化膜25を形成する。そして、その第1スペーサー用窒化膜25をマスクにして、開口26に対応するウェル10に、不純物(例えば、ホウ素)をイオン注入してCGB領域拡散層23を形成する。
以下に、図面を参照して、本発明の第2実施形態について説明を行う。第2実施形態では、第1実施形態と異なる方法で、第2ポリシリコン膜27を分離している。図22A〜図22Eは、第2実施形態における、第2ポリシリコン膜27を分離するための第1工程を例示する図である。
以下に、図面を参照して、本発明の第3実施形態について説明を行う。図25は、本発明の第3実施形態におけるスプリットゲート型不揮発性半導体記憶装置1の構成を例示する断面図である。上述の第1、第2実施形態は、セルフアライン技術を用いて製造されるスプリットゲート型不揮発性半導体記憶装置1に、本願発明を適用した場合の実施形態である。第3実施形態においては、セルフアライン技術を用いることなく製造されるスプリットゲート型不揮発性半導体記憶装置1に本願発明を適用した場合の構成を例示する。図25に示されているように、第3実施形態におけるスプリットゲート型不揮発性半導体記憶装置1は、フローティングゲート8の上に覆いかぶさるように形成されたコントロールゲート7を備えている。そのコントロールゲート7とフローティングゲート8とは、層間絶縁膜によって電気的絶縁されている。フローティングゲート8とポリシリコンプラグ9との間には、第3スペーサー絶縁膜14が形成されている。フローティングゲート8のポリシリコンプラグ9側の側面の面積は、コントロールゲート7側の面積よりも広くなるように構成されている。そのため、フローティングゲート8とポリシリコンプラグ9とのカップリングを増加させることができる。これによって、第2ソース/ドレイン拡散層6とフローティングゲート8とのオーバーラップ面積を削減することができ、セルサイズの縮小および使用電圧の低減を図ることが可能となる。
以下に、図面を参照して、本発明の第4実施形態について説明を行う。上述の複数の実施形態においては、第3スペーサー絶縁膜14が単一の層の酸化膜である場合を例示している。第4実施形態のスプリットゲート型不揮発性半導体記憶装置1は、複数層の第3スペーサー絶縁膜14を備えている。図26は、本発明の第4実施形態におけるスプリットゲート型不揮発性半導体記憶装置1の構成を例示する断面図である。図26に示されているように、例えば、第3スペーサー絶縁膜14を、ONO(Oxide Nitride Oxide)膜で構成することも可能である。このONO膜の第3スペーサー絶縁膜14は、酸化膜、窒化膜、酸化膜を順番に成膜した後、その三層構造の絶縁膜をエッチバックすることによって形成することが好ましい。
ONO(Oxide Nitride Oxide)膜で構成される第3スペーサー絶縁膜14は、誘電率の高い窒化膜を挟んでいる。そのため、単一の層の酸化膜で構成される第3スペーサー絶縁膜14と同じ容量(キャパシタンス)にする場合、膜厚の増加による容量値の低下を抑えつつ、酸化膜にかかる電界を緩和し、フローティングゲート8に蓄えられた電荷を効果的に保持することができる。
なお、上述の複数の実施形態は、その構成・動作に矛盾が生じない範囲において組み合わせて実施可能である。
1a…不揮発性メモリセル
2…素子分離絶縁膜(STI)
4…半導体基板
5…第1ソース/ドレイン拡散層
5a…LDD領域
6…第2ソース/ドレイン拡散層
7…コントロールゲート
8…フローティングゲート
8a…フローティングゲート第1部分
8b…フローティングゲート第2部分
9…ポリシリコンプラグ
10…ウェル
11…トンネル絶縁膜
12…ゲート絶縁膜
13…第1スペーサー絶縁膜
14…第3スペーサー絶縁膜
15…LDDサイドウォール
16…コンタクト
18…第2スペーサー絶縁膜
19…CGB領域
21…ゲート絶縁膜用酸化膜
22…第1ポリシリコン膜
23…CGB領域拡散層
24…傾斜部
25…第1スペーサー用窒化膜
26…開口
27…第2ポリシリコン膜
28…トンネル絶縁膜用酸化膜
29…コントロールゲート用ポリシリコン膜
31…フォトレジスト
32…ソースポリ保護酸化膜
101…スプリットゲート型不揮発性メモリセル
102…基板
103…第1ソース/ドレイン拡散層
104…第2ソース/ドレイン拡散層
105…フローティングゲート
106…コントロールゲート
107…ゲート酸化膜
108…トンネル酸化膜
109…ポリシリコンプラグ
111…スペーサー
204…チャネル領域
204a…第1部分
204b…第2部分
204c…第3部分
210…半導体基板
246a…浮動ゲート
258…ソース領域
260…ポリブロック
280…ドレイン領域
Claims (9)
- 半導体基板の表面部を含んで前記半導体基板内に形成された第1拡散層と、
前記第1拡散層から離れて前記半導体基板の表面部を含んで前記半導体基板内に形成された第2拡散層と、前記第1拡散層と前記第2拡散層との間の前記半導体基板の表面部にはチャンネル層が形成可能であり、
ゲート絶縁膜を介して前記半導体基板内の前記第1拡散層の一部の上に形成され、前記ゲート絶縁膜と接する第1部分と、前記第1部分の上面の前記第1拡散層側の一端部から上方に延伸する形状を有する第2部分とを有するフローティングゲートと、前記第1部分は、前記第2拡散層側の他端部から上方に伸びた鋭角部を有し、
前記ゲート酸化膜から上方に延び、前記第1部分の前記他端部の側面と前記一端部の側面と、前記第1部分の上面と、前記第2部分を覆うように形成され第1絶縁膜と、
前記チャネル領域に対応する前記ゲート絶縁膜の部分から上方に延び、前記第1絶縁膜を介して前記フローティングゲートと接するように形成されたコントロールゲートと、
前記第1拡散層に接続され、前記第1絶縁膜を介して前記第1部分及び前記第2部分の前記第1拡散層側側面に接するように形成された導電体膜と
を備える
不揮発性半導体記憶装置。 - 請求項1に記載の不揮発性半導体記憶装置であって、更に、
前記第1絶縁膜は、前記第1部分の上面に、前記第2部分の、前記第1拡散層側側面と反対側の側面と接するように形成された第2絶縁膜を備える
不揮発性半導体記憶装置。 - 請求項2に記載の不揮発性半導体記憶装置であって、更に、
前記第1絶縁膜は、
前記第1部分の前記他端部の側面と前記コントロールゲートとの間に形成されたトンネル絶縁膜と、
前記第2部分の上面に形成され、前記導電体膜と前記第2部分との間を絶縁する第3絶縁膜とを備える
不揮発性半導体記憶装置。 - 請求項3に記載の不揮発性半導体記憶装置であって、
前記第1絶縁膜は、
第1酸化膜と窒化膜と第2酸化膜の3層構造を有する
不揮発性半導体記憶装置。 - 第1絶縁膜及びフローティングゲート用の第1導電体膜で覆われた半導体基板に素子分離絶縁膜を形成する工程と、
前記第1導電体膜及び前記素子分離絶縁膜上に、前記素子分離絶縁膜が延伸する方向とは異なる方向に開口部を有する窒化膜を形成し、前記開口部の側面の各々にサイドウォール状の第1スペーサー絶縁膜を形成する工程と、
前記第1スペーサー絶縁膜の間にフローティングゲート用の第2導電体膜を形成する工程と、
前記第2導電体膜及び前記第1スペーサー絶縁膜との表面に第2絶縁膜を形成し、前記第2絶縁膜をエッチバックして、前記第2導電体膜の上に、サイドウォール状の第2スペーサー絶縁膜を形成する工程と、
前記第2スペーサー絶縁膜をマスクとして前記第2導電体膜と前記第1導電体膜とを除去する工程と、
前記第1導電体膜及び前記第2導電体膜の側面に第3スペーサー絶縁膜を形成する工程と、
前記第3スペーサー絶縁膜をマスクとして前記第1絶縁膜を除去する工程と、
前記開口部に対応する前記半導体基板内に拡散層を形成し、前記拡散層上に第3導電体膜を形成する工程と、
前記窒化膜を除去した後、前記第1スペーサー絶縁膜をマスクに前記第1導電体膜を選択的に除去して、先端部に鋭角部を有する前記第1導電体膜と、前記第2導電体膜とを有するフローティングゲートを形成する工程と
を具備する
不揮発性半導体記憶装置の製造方法。 - 請求項5に記載の不揮発性半導体記憶装置の製造方法であって、更に、
前記第2スペーサー絶縁膜をマスクとして前記第2導電体膜と前記第1導電体膜とを選択的に除去した後に、
前記素子分離絶縁膜上の前記第2スペーサー絶縁膜と、前記素子分離絶縁膜上の前記第2導電体膜とを除去する工程を備える
不揮発性半導体記憶装置の製造方法。 - 請求項5に記載の不揮発性半導体記憶装置の製造方法であって、更に、
前記第2導電体膜を形成した後に、前記素子分離絶縁膜上の前記第2導電体膜を選択的に除去する工程と、
露出した前記素子分離絶縁膜と、前記第2導電体膜と、前記第1スペーサー絶縁膜の上に第2絶縁膜を形成し、前記第2絶縁膜をエッチバックして、前記第2スペーサー絶縁膜を形成する工程と
を備える
不揮発性半導体記憶装置の製造方法。 - 請求項5から7の何れか1項に記載の不揮発性半導体記憶装置の製造方法において、
前記第2導電体膜を形成する工程は、
前記第1導電体膜の上に前記第2導電体膜を積層し、前記フローティングゲートのソース側の端面の膜厚を、前記フローティングゲートのコントロールゲート側の端面の膜厚よりも厚くする工程を含む
不揮発性半導体記憶装置の製造方法。 - 請求項5から8の何れか1項に記載の不揮発性半導体記憶装置の製造方法において、
前記第2絶縁膜を、50nm以下の膜厚で構成する
不揮発性半導体記憶装置の製造方法。
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