CN107293547B - 存储器装置及其形成方法 - Google Patents

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Abstract

本发明提供一种存储器装置及其形成方法，该方法包含基底，介电层设置于基底上，第一多晶硅栅极设置于介电层上，数据存储元件设置于第一多晶硅栅极的相对两侧壁上。

Description

存储器装置及其形成方法
技术领域
本发明是有关于存储器装置，特别是有关于存储器装置的数据存储元件。
背景技术
存储器大致上可以区分为两类，一种是非易失性存储器(Non-volatile memory)，另一种是易失性存储器(Volatile memory)，而非易失性存储器与易失性存储器最大的差别就在于非易失性存储器在不通电之下，还能保有所存储的数据，易失性存储器一旦不通电数据则随之消失。由于非易失性存储器具有可进行多次数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，因此许多电器产品中必须具备此类存储器，以维持电器产品开机时的正常操作，而成为个人电脑和电子设备所广泛采用的一种存储器元件。非易失性存储器可再细分为掩膜式只读存储器(Mask ROM)、可抹除式只读存储器(EPROM)、电气式可抹除只读存储器(EEPROM)及快闪存储器(Flash Memory)。
常用的非易失性存储器为利用通道晶体管当作存储单元，藉由改变临界电压(Threshold Voltage)来控制存储单元导通或是关闭，并以字元线(Word Line，WL)横跨在位线(Bit Line，BL)之上的阵列结构，对应连接每个存储单元，达到控制读取两位数据“0”或“1”，由此可知，字线、位线的线宽及存储单元的大小面积，直接影响非易失性存储器的面积大小。因此，如何缩减每一个存储单元的大小面积成为一个重要的课题。
再者，非易失性存储器常被嵌入于互补式金属-氧化物-半导体场效应晶体管(CMOSFET)的逻辑(Logic)产品中，所以如何利用CMOS制造工艺来生产非易失性存储器，且不影响原有逻辑产品的特性仍是现今值得探讨的问题。
发明内容
本发明提供一种存储器装置及其形成方法，以解决现有技术中的一项或多项缺失。
本发明的一些实施例是关于存储器装置，其包含基底，介电层设置于基底上，第一多晶硅栅极设置于介电层上；数据存储元件设置于第一多晶硅栅极的相对两侧壁上。
本发明的另一些实施例是关于存储器装置的形成方法，其包含提供基底，形成介电层于基底上，形成第一多晶硅栅极于介电层上，形成数据存储元件于第一多晶硅栅极的相对两侧壁上，且数据存储元件直接接触第一多晶硅栅极，形成掺杂区于基底内，且掺杂区位于数据存储元件的相对两侧。
附图说明
本发明的各种样态最好的理解方式为阅读以下说明书的详细说明并配合所附图式。应该注意的是，本发明的各种不同特征部件并未依据工业标准作业的尺寸而绘制。事实上，为使说明书能清楚叙述，各种不同特征部件的尺寸可以任意放大或缩小。
图1A是显示根据本发明一些实施例，形成存储器装置的一阶段的俯视图。
图1B是显示根据本发明一些实施例，沿图1A中AA’线段的剖面示意图。
图2A是显示根据本发明一些实施例，形成存储器装置的一阶段的俯视图。
图2B是显示根据本发明一些实施例，沿图2A中AA’线段的剖面示意图。
图3A是显示根据本发明一些实施例，形成存储器装置的一阶段的俯视图。
图3B是显示根据本发明一些实施例，沿图3A中AA’线段的剖面示意图。
图4A是显示根据本发明一些实施例，形成存储器装置的一阶段的俯视图。
图4B是显示根据本发明一些实施例，沿图4A中AA’线段的剖面示意图。
图4C是显示根据本发明一些实施例，沿图4A中BB’线段的剖面示意图。
图5是显示根据本发明一些实施例，形成存储器装置的一阶段的俯视图。
符号说明：
100～存储器装置；
110～基底；
120～介电层；
130～第一多晶硅栅极；
140～数据存储元件；
150～第一掺杂区；
160～第二多晶硅层；
170～第二掺杂区。
具体实施方式
以下针对本发明的存储器装置及其制造方法作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本发明的不同样态。以下所述特定的元件及排列方式尽为简单描述本发明。当然，这些仅用以举例而非本发明的限定。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。
必需了解的是，为特别描述图示的元件可以此技术人士所熟知的各种形式存在。此外，当某层在其它层或基板“上”时，有可能是指“直接”在其它层或基板上，或指其它层或基板之间夹设其它层。
此外，实施例中可能使用相对性的用语，例如“较低”或“底部”及“较高”或“顶部”，以描述图示的一个元件对于另一元件的相对关系。能理解的是，如果将图示的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。
本发明是揭露存储器装置的实施例，且上述实施例可被包含于例如微处理器、存储器及/或其他集成电路(IC)的集成电路(IC)中。上述集成电路(IC)也可包含不同的被动和主动微电子元件，例如薄膜电阻、其他类型电容(例如金属-绝缘体-金属电容(MIMCAP))、电感、二极管、金属-氧化物-半导体(MOS)场效应晶体管(FETs)、互补式MOS晶体管、双载子接面晶体管(BJTs)、横向扩散型MOS晶体管(LDMOS)、高功率MOS晶体管或其他类型的晶体管，上述存储器例如反及栅快闪存储器(NAND flash memory)、或是固态硬盘(solid statedisk)。在其他实施例中，非易失性存储器亦可为电阻式随机存取存储器(resistiverandom access memory，RRAM)、磁阻式随机存取存储器(magnetoresistance randomaccess memory，MRAM)、铁电式随机存取存储器(ferroelectric random access memory，FRAM)、相变式随机存取存储器(phase change random access memory，PRAM)、电导桥式随机存取存储器conductive bridge random access memory，CBRAM)或是其他可实现本发明实施例的存储器。该发明所属技术领域的技术人员可以了解也可使用其他类型的半导体元件或存储元件。
本发明的一些实施例如下所述，并且额外的制造工艺可以在如下所述的图1A-5所述的阶段之前、之中、及/或之后提供。一些所述的阶段在不同的实施例中可以被取代或移除。存储器装置可以增加额外的特征部件。一些如下所述的元件在不同的实施例中可以被取代或移除。
参阅图1A-1B，图1A是显示根据本发明一些实施例，形成存储器装置的一阶段的俯视图。图1B是显示根据本发明一些实施例，沿图1A中AA’线段的剖面示意图。应该注意的是在图1A中，为了简洁叙述各元件的配置关系，因此未绘示介电层120。
参阅图1A-1B，首先，提供基底110。基底110包含硅。或者，基底110可包含其他元素半导体，也可包含化合物半导体，例如碳化硅(silicon carbide)、砷化镓(galliumarsenic)、砷化铟(indium arsenide)及磷化铟(indium phosphide)。基底110可包含合金半导体，例如硅锗(silicon germanium)、硅锗碳(silicon germanium carbide)、砷磷化镓(gallium arsenic phosphide)及铟磷化镓(gallium indium phosphide)。在一些实施例，基底110包含外延层，例如，基底110具有位于半导体块材上的外延层。再者，基底110可包含绝缘上覆半导体(semiconductor-on-insulator,SOI)结构。例如，基底110可包含下埋氧化(buried oxide,BOX)层，其藉由例如注氧分离(separation by implanted oxide,SIMOX)或其他适合的技术，例如晶圆接合(bonding)和研磨制造工艺来形成。在一些实施例，基底110具有第一导电型态，例如为P型井区。
如图1B所示，存储器装置亦包含介电层120。介电层120设置于基底110上，且第一多晶硅栅极130设置于介电层120上。介电层120是由氮化硅、氮氧化硅、碳化硅、氧化硅、氮碳化硅、其他适合的材料或其组合制成。此外，介电层120可藉由化学气相沉积制造工艺、原子层沉积(atomic layer deposition,ALD)制造工艺、物理气相沉积制造工艺、其他可应用的制造工艺或其组合沉积。在一些实施例，介电层120由氧化硅制成。
如图1B所示，存储器装置亦包含第一多晶硅栅极130，如图1A所示，第一多晶硅栅极130以第一方向(例如为Y方向)排列在基底110上。第一多晶硅栅极130由含硅气体制成，含硅气体包括二氯硅烷(DCS)、硅烷(SiH4)、甲基硅烷(SiCH6)及其他适合的气体或其组合。第一多晶硅栅极130可藉由化学气相沉积(chemical vapor deposition,CVD)制造工艺、物理气相沉积(physical vapor deposition,PVD)制造工艺或其他适合的制造工艺来沉积多晶硅材料，并且藉由光刻制造工艺及蚀刻制造工艺来图案化多晶硅材料，再实施化学机械研磨制造工艺来平坦化多晶硅材料而形成第一多晶硅栅极130的图案，并且使第一多晶硅栅极130的该些多晶性条状物以第一方向排列在基底110上。
参阅图2A-2B，图2A是显示根据本发明一些实施例，形成存储器装置的一阶段的俯视图。图2B是显示根据本发明一些实施例，沿图2A中AA’线段的剖面示意图。应该注意的是在图2A中，为了简洁叙述各元件的配置关系，因此未绘示介电层120。
如图2A所示，在一些实施例，形成第一多晶硅栅极130后，形成数据存储元件140于基底110上。数据存储元件140以第一方向(例如Y方向)排列在基底110上，且位于第一多晶硅栅极130的两侧，数据存储元件140是形成于第一多晶硅栅极130的相对两侧壁上。
数据存储元件140是选自能够使电荷陷入(trap)于其中的材料，例如为氮化硅、氮氧化硅、氧化钽、钛酸锶或多晶硅。数据存储元件140可藉由化学气相沉积制造工艺、物理气相沉积制造工艺或其他适合的制造工艺在第一多晶硅栅极130及介电层120上沉积数据存储材料，再藉由光刻制造工艺和蚀刻制造工艺以图案化上述介电材料或氮化硅来形成数据存储元件140。光刻制造工艺包含光阻涂布(例如旋转涂布)、软烤、掩膜对位、曝光、曝后烤、将光阻显影、冲洗、干燥(例如硬烤)、其他合适的制造工艺或前述的组合。另外，光刻制造工艺可由其他适当的方法，例如无掩膜板光刻、电子束写入(electron-beam writing)及离子束写入(ion-beam writing)进行或取代。蚀刻制造工艺包含干蚀刻、湿蚀刻或其他蚀刻方法。在一些实施例，数据存储元件140由氮化硅制成。在一些实施例，数据存储元件140与第一多晶硅栅极130直接接触。在一些实施例，如图2B所示，数据存储元件140设置于第一多晶硅栅极130的两侧。
在一些实施例，可在形成数据存储元件140前，形成穿隧氧化层(未绘示)于基底110上，穿隧氧化层可藉由热氧化制造工艺形成，穿隧氧化层的材料例如为氧化硅，其厚度范围介于
Figure BDA0001060932340000051
的范围间。
参阅图3A-3B，图3A是显示根据本发明一些实施例，形成存储器装置的一阶段的俯视图。图3B是显示根据本发明一些实施例，沿图3A中AA’线段的剖面示意图。应该注意的是在图3A中，为了简洁叙述各元件的配置关系，因此未绘示介电层120。
在一些实施例，如图3A所示，在第一多晶硅栅极130的两侧形成数据存储元件140后，在第一多晶硅栅极130的两侧的基底110内形成第一掺杂区150。第一掺杂区150位于第一多晶硅栅极130两个相邻多晶硅条状物的侧壁上的相邻的两个数据存储元件140间，且以第一方向(例如Y方向)排列于基底110内。
第一掺杂区150可藉由离子注入制造工艺将具有第二导电型态的掺杂质注入基底110内来形成。在一些实施例，第一掺杂区150是形成在如上述的两个相邻的数据存储元件140之间，并且利用此相邻的数据存储元件140和第一多晶硅栅极130作为注入的掩膜板来实施自我对准(self-aligned)制造工艺而形成。在此实施例，由于第一掺杂区150是利用自我对准制造工艺来注入，相较于现有技术利用掩膜来注入掺杂区，此实施例可以减少一道掩膜的制造工艺及掩膜的使用，且可避免因为使用光刻制造工艺而造成第一掺杂区偏移(shift)的问题。此外，在一些实施例，第一多晶硅栅极130亦可被注入此具有第二导电型态的掺杂质。
在一些实施例，第二导电型态例如为N型，第一掺杂区150的掺杂浓度介于1019-1021/cm3。第二导电型态的掺杂质例如为砷(As)或磷(P)。
参阅图4A-4C，图4A是显示根据本发明一些实施例，形成存储器装置的一阶段的俯视图。图4B是显示根据本发明一些实施例，沿图4A中AA’线段的剖面示意图。图4C是显示根据本发明一些实施例，沿图4A中BB’线段的剖面示意图。应该注意的是在图4A中，为了简洁叙述各元件的配置关系，因此未绘示介电层120。
在一些实施例，如图4A所示，形成第一掺杂区150后，形成第二多晶硅层160于基底110上，并且移除第二方向(例如为X方向)排列于基板上BB’线段区域的第一多晶硅栅极130、数据存储元件140、第二多晶硅层160及部分的介电层120，如图4C所示。如图4A所示，第二多晶硅层160包含多个多晶硅条状物以第二方向(例如为X方向)排列在基底110上。
第二多晶硅层160是藉由在第一多晶硅栅极130、数据存储元件140及介电层120上沉积多晶硅材料，并且经由光刻制造工艺及蚀刻制造工艺来图案化多晶硅材料，使第二多晶硅层160的该些多晶硅条状物以第二方向(例如为X方向)排列在基底110上。此外，亦藉由上述的光刻制造工艺及蚀刻制造工艺，来移除未被第二多晶硅层160覆盖的第一多晶硅栅极130、数据存储元件140及介电层120，以定义出第一多晶硅栅极130的图案。第二多晶硅层160的材料可及形成方法可与第一多晶硅栅极130类似，在此不再赘述。如图4B所示，在一些实施例，第二多晶硅层160与第一多晶硅栅极130直接接触，第二多晶硅层160亦与数据存储元件140直接接触。此外，在一些实施例，如图4B所示，第二多晶硅层160覆盖第一掺杂区150。
如图4A所示，在前述图案化第二多晶硅层160的蚀刻制造工艺中，亦移除部分的第一多晶硅栅极130、数据存储元件140及介电层120而露出基底110和第一掺杂区150。如图4A所示，第二多晶硅层160的该些多晶硅条状物以垂直于第一方向(例如Y方向)的第二方向(例如X方向)延伸排列在基底110上。此外，第二多晶硅层160所露出基底110的区域亦沿第二方向(例如X方向)排列，且与第一掺杂区150延伸排列的第一方向(例如Y方向)垂直，在此第二多晶硅层160所露出基底110和第一掺杂区150的区域，原本沉积于基底110和第一掺杂区150上的介电层120、第一多晶硅栅极130及数据存储元件140藉由用来图案化第二多晶硅层160的光刻制造工艺及蚀刻制造工艺来移除。
参阅图5，图5是显示根据本发明一些实施例，形成存储器装置的一阶段的俯视图。如图5所示，在一些实施例，形成第二多晶硅层160后，在未被第二多晶硅层160覆盖的基底110内实施离子组入制造工艺，将具有第一导电型态的掺杂质注入基底110内以形成第二掺杂区170，完成存储器装置100。第二掺杂区170具有第一导电型态，例如为P型，其掺杂浓度介于1016-1018/cm3的范围间。第一导电型态的掺杂质包含硼(B)。
如上所述，存储器装置100包含基底110、介电层120、第一多晶硅栅极130、数据存储元件140、第一掺杂区150、第二多晶硅层160及第二掺杂区170。
第一掺杂区150可作为存储器装置100的位线(bit line)，而第二多晶硅层160可作为存储器装置100的字元线(word line)，第一掺杂区150与第二多晶硅层160藉由介电层120来电性隔绝。而存储器装置100可利用施加在位线(例如第一掺杂区150)、字元线(例如第二多晶硅层160)上的不同电压而使原本只会在通道区(例如为相邻两个第一掺杂区150内的基底110)内流通的电荷穿透介电层120，使电荷写入数据存储元件140(例如将电子注入数据存储元件140)或从数据存储元件140抹除(例如将空穴注入数据存储元件140)。在本实施例，作为栅极的第一多晶硅栅极130的相对两侧壁上各别具有一个数据存储元件140，每一个数据存储元件140可存储一个位数据，因此本实施例的存储器装置100的一个胞元(cell)可存储两个位数据。
在一些实施例中，数据存储元件140为一层氮化硅间隔物，且此氮化硅间隔物与第一多晶硅栅极130直接接触。现有存储器装置的数据存储构件是由氧化物-氮化物-氧化物(ONO)膜组成，由于ONO膜组成的数据存储构件占据了较大的体积，因此现有存储器装置的每一个胞元也占据了较大的空间。在本实施例，仅用一氮化硅间隔物组成的数据存储元件140可以缩减每一胞元的体积，因此本实施例的存储器装置100相对于现有的存储器装置具有更大的功能密度(即，单位面积内互相连接的装置数目)，亦即，可在相同的单位面积内容纳更多胞元的存储器装置100。
此外，现有的存储器装置利用硅的局部氧化(Local Oxidation of Silicon，LOCOS)作为存储器装置每一胞元间的隔离构件。本发明的实施例则是利用在具有P型的第一掺杂区150两侧注入具有N型的第二掺杂区170来形成隔离构件，相较于现有存储器装置利用硅的局部氧化制造工艺形成隔离构件，本实施例的存储器装置100可得到较平整的结构，不会发生使用硅的局部氧化制造工艺产生的鸟嘴(bird's beak)效应所导致结构不平整的问题。
再者，本发明的存储器装置100与一般形成互补式金属-氧化物-半导体场效应晶体管的制造工艺相似，可轻易地嵌入于一般制作互补式金属-氧化物-半导体场效应晶体管的制造工艺中，且不影响互补式金属-氧化物-半导体场效应晶体管的产品品质。
以上叙述许多实施例的特征，使所属技术领域中技术人员能够清楚理解以下的说明。所属技术领域中技术人员能够理解其可利用本发明揭示内容作为基础，以设计或更动其他制造工艺及结构而完成相同于上述实施例的目的及/或达到相同于上述实施例的优点。所属技术领域中技术人员亦能够理解不脱离本发明的精神和范围的等效构造可在不脱离本发明的精神和范围内作任意的更动、替代与润饰。

Claims (8)

1.一种存储器装置，其特征在于，包括：
一基底；
一介电层，设置于该基底上；
一第一多晶硅栅极，设置于该介电层上；
一数据存储元件，设置于该第一多晶硅栅极的相对两侧壁上；
其中，所述第一多晶硅栅极的相对两侧壁上分别具有一个数据存储元件，每一个数据存储元件用于存储一个位数据；第一多晶硅栅极两侧壁上的两个数据存储元件共可存储两个位数据；
另外，存储器装置还包括：
一第二多晶硅层，设置于该第一多晶硅栅极上，且该第二多晶硅层直接接触该第一多晶硅栅极和该数据存储元件。
2.如权利要求1所述的存储器装置，其特征在于，该数据存储元件是一氮化物间隔物。
3.如权利要求1所述的存储器装置，其特征在于，还包括：
一掺杂区，设置于该基底内且位于该第一多晶硅栅极的两侧，其中该基底具有一第一导电型态，且该掺杂区具有一第二导电型态。
4.如权利要求3所述的存储器装置，其特征在于，该第二多晶硅层覆盖该掺杂区。
5.如权利要求1所述的存储器装置，其特征在于，该数据存储元件设置于该介电层上，且该第二多晶硅层直接接触该介电层。
6.一种存储器装置的形成方法，其特征在于，包括：
提供一基底；
形成一介电层于该基底上；
形成一第一多晶硅栅极于该介电层上；
形成一数据存储元件于该第一多晶硅栅极的相对两侧壁上，且该数据存储元件直接接触该第一多晶硅栅极；以及
形成一掺杂区于该基底内，且该掺杂区位于该第一多晶硅栅极的相对两侧；
其中，所述第一多晶硅栅极的相对两侧壁上分别具有一个数据存储元件，每一个数据存储元件用于存储一个位数据；第一多晶硅栅极两侧壁上的两个数据存储元件共可存储两个位数据；
存储器装置的形成方法还包括：
形成一第二多晶硅层于该第一多晶硅栅极上，该第二多晶硅层直接接触该第一多晶硅栅极和该数据存储元件。
7.如权利要求6所述的存储器装置的形成方法，其特征在于，该数据存储元件是一氮化物间隔物。
8.如权利要求6所述的存储器装置的形成方法，其特征在于，该掺杂区是利用该数据存储元件和该第一多晶硅栅极作为一注入掩膜板进行自我对准制造工艺而形成。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11588031B2 (en) * 2019-12-30 2023-02-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure for memory device and method for forming the same
US11508753B2 (en) * 2020-02-24 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded ferroelectric FinFET memory device
CN111979524B (zh) * 2020-08-19 2021-12-14 福建省晋华集成电路有限公司 一种多晶硅层形成方法、多晶硅层以及半导体结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1239826A (zh) * 1998-06-24 1999-12-29 世大积体电路股份有限公司 快闪存储器分离栅极结构的制造方法
US6013552A (en) * 1997-06-04 2000-01-11 Nec Corporation Method of manufacturing a split-gate flash memory cell
TW200719440A (en) * 2005-11-11 2007-05-16 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method and operating method thereof
TW200721492A (en) * 2005-11-17 2007-06-01 Ememory Technology Inc Non-volatile memory and manufacturing method and operation method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6013552A (en) * 1997-06-04 2000-01-11 Nec Corporation Method of manufacturing a split-gate flash memory cell
CN1239826A (zh) * 1998-06-24 1999-12-29 世大积体电路股份有限公司 快闪存储器分离栅极结构的制造方法
TW200719440A (en) * 2005-11-11 2007-05-16 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method and operating method thereof
TW200721492A (en) * 2005-11-17 2007-06-01 Ememory Technology Inc Non-volatile memory and manufacturing method and operation method thereof

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