CN1239826A - 快闪存储器分离栅极结构的制造方法 - Google Patents

Abstract

本发明快闪存储器分离栅极结构的制造方法，藉由内介电层的沉积与化学机械研磨法，平坦化原本高低不平的分离栅极表面，进而提高选择栅的沉积及蚀刻品质。本发明除可简化制作工艺外，还可以有效缩小存储单元尺寸，并同时兼顾分离栅极所具有的高可编程效能，具有高存储单元电流却可避免引起过度擦除相关的影响。

Description

快闪存储器分离栅极 结构的制造方法

本发明涉及一种快闪存储器的制造方法，特别是涉及一种快闪存储器分离栅极(Split Gate)结构的制造方法。

永久性存储器(Nonvolatile memory)应用在各种电子装置上，如存储结构数据、程序数据及其它可以重复存取的数据。而在可编程永久存储器上，最近更强调如快闪存储器(flash memory)结构的可擦除且可编程只读存储器(Erasable Programmable Read-Only Memory，EPROM)或可电擦除且可编程只读存储器(Electrically Erased Programmable ROM)的应用。通常快闪存储器具有两个栅极，其中分为以多晶硅(Poly-Silicon)所制作用来存储电荷(Charge)的浮置栅(Floating Gate)，以及用来控制数据存取的控制栅(Control Gate)。浮置栅位于控制栅下方，且通常处于“浮置”的状态，没有和任何线路相连接，而控制栅通常与字线(Word Line)相接。由于快闪存储器中的数据可以进行多次存入、读取与清除等操作，因此成为半导体市场上成长颇为快速的产品。

利用快闪存储器中的一种分离栅极的源极侧注入单元(Spilt-gate source-side-injection cell)的方式，可使存储单元具有较高的编程效率与较低的存写电流(write current)。而此高注入效率的存储单元主要单元为由沿着导通的通道的一弱启(weakly-on)与一高启(highly-on)的区域组成，但是通过狭窄区大幅度的能量落差将造成靠近浮置栅的源极处产生大量的热电子。而大部分的源极侧注入分离栅极快闪存储器大都具有高电阻的现象或发生过度擦除(over-erase)的问题。

因此近来，针对元件过度擦除的问题，发展出一种具有三层次栅极高密度的快闪存储器，如Y.Ma在1994年的一次VLSI技术研讨会上所发表的“Anovel high density contactless flash memory array using split-gate source-sideinjection cell for 5V-only applications(在5V下工作采用分离栅极的源极侧注入单元的新型高密度非接触式快闪存储器)”。请参照图1，此快闪存储器在P型的硅基底10上，具有穿隧氧化层(Tunnelling oxide)11，以及以多晶硅形成的浮置栅12与控制栅13，且浮置栅12位于控制栅13的下方。在浮置栅12与控制栅13形成后，在基底10注入杂质，以形成源/漏极区14、15，而最大的不同在于形成源/漏极区14、15后，再在其上形成一多晶硅层，作为选择栅(Select Gate)16。

其中选择栅在编程操作进行时可控制弱启的区域，且防止未经选择的存储单元导通为编程与读取的形式。选择栅沿着穿隧的方向进行，这可满足多晶硅尺寸逐渐缩小的需求，同时降低选择栅的延迟，且增进选择栅越过边墙的速度。而选择栅的形成使存储单元在抑制模式(depletion mode)下也能操作。

在图1所示的结构中，由于两分离栅极共用一漏极区14，因此两分离栅极间的距离较小，使得在沉积作为选择栅的多晶硅层时，可能因阶梯覆盖(step coverage)能力不佳，而使位于两分离栅极间多晶硅层沉积品质较差，甚至形成孔洞(void)而降低多晶硅层的导电性，另一方面，在不同的选择栅之间，由于高低落差过大，在光致抗蚀剂曝光及蚀刻时会引起短路的现象。

因此，本发明的主要目的在于兼顾分离栅极所具有的高可编程效能，具有高存储单元电流却不会引起与过擦除(over-erase)相关的影响，且能缩小存储单元尺寸的前提下，藉由沉积一介电层平坦化原本高低不平的表面，进而提高选择栅的沉积品质，除可简化制作工艺外，还可以缩小存储单元的尺寸。

为实现上述目的，本发明提供一种快闪存储器分离栅极结构的制造方法，其至少包括下列步骤：首先提供一基底，基底至少包括一第一区域与一第二区域。在基底上依次形成一穿隧氧化层、一第一多晶硅层与一介电层。接着，形成一光致抗蚀剂层，覆盖住第一区域上方的介电层，去除未被光致抗蚀剂覆盖的介电层与第一多晶硅层，而暴露出第二区域上的穿隧氧化层。之后，在基底上依次形成一第二多晶硅层与一掩模层，并限定第一区域，去除第一区域部分掩模层、第二多晶硅层、介电层与第一多晶硅层，而形成一第一分离栅极与一第二分离栅极。同时限定第二区域，去除第二区域部分掩模层与第二多晶硅层，形成一栅极。在第一分离栅极、第二分离栅极与第一栅极的侧边形成一间隙壁，并对基底注入杂质，分别在第一区域与第二区域形成一第一源/漏极区与一第二源/漏极区，其中第一分离栅极与该第二分离栅极具有一共源极区。在基底上形成一内介电层，限定内介电层，去除第一区域上部分内介电层。最后，在基底上形成一第三多晶硅层，限定第三多晶硅层，去除第二区域上的第三多晶硅层，以完成快闪存储器分离栅极结构。

为实现上述的目的，本发明还提供一种快闪存储器分离栅极结构的制造方法，其至少包括下列步骤：首先提供一基底，基底至少包括一第一区域与一第二区域。在基底上依次形成一穿隧氧化层、一第一多晶硅层与一介电层、一第二多晶硅层与一掩模层，并限定第一区域，去除第一区域部分掩模层、第二多晶硅层、介电层与第一多晶硅层以及去除第二区域掩模层、第二多晶硅层、介电层与第一多晶硅层，在第一区域上形成一第一分离栅极与一第二分离栅极，并暴露出第二区域的该穿隧氧化层。接着，在第一分离栅极与第二分离栅极侧边形成一间隙壁，并对第一区域的基底注入杂质，以形成一第一源/漏极区，其中第一分离栅极与该第二分离栅极具有一共源极。之后，在基底上形成一内介电层，且限定内介电层，去除第一区域上部分内介电层与第二区域上内介电层。接着，在内介电层上形成一第三多晶硅层，并限定第二区域上的第三多晶硅层，而形成一栅极。最后，在栅极侧边形成一间隙壁，并对第二区域的基底注入杂质，以形成一第二源/漏极区，完成快闪存储器分离栅极结构。

为使本发明的上述和其他目的、特征和优点能更明显易懂，下文特举一优选实施例，并配合附图作详细说明。附图中：

图1显示一种现有技术的快闪存储器分离栅极结构；

图2A至图2F显示根据本发明的优选实施例的快闪存储器分离栅极结构的制造流程剖面图；

图3A至图3F显示根据本发明的优选实施例的快闪存储器分离栅极结构的制造流程剖面图。

图2A至图2F显示根据本发明的优选实施例的快闪存储器分离栅极结构的制造流程剖面图。

请参照图2A。首先，在半导体基底20上形成一栅极氧化层作为穿隧氧化层21，穿隧氧化层21例如以热氧化法形成，厚度控制在100埃以下。接着，在穿隧氧化层21上形成一第一多晶硅层22，例如以低压化学气相沉积法进行，再在第一多晶硅层22表面形成一介电层23，例如为氧化物-氮化物-氧化物(ONO)，厚度约为220埃。之后，在部分介电层23表面上形成一光致抗蚀剂层24，被光致抗蚀剂24覆盖的基底为形成快闪存储器的第一区域25，未被光致抗蚀剂24覆盖的区域为形成MOS元件的第二区域26。

接着，利用光刻与腐蚀技术，去除未被光致抗蚀剂24覆盖的第二区域26上的介电层23与第一多晶硅层22，依次蚀刻第二区域上的介电层23与第一多晶硅层22，暴露出第二区域的穿隧氧化层21，例如以干蚀刻法进行。再去除光致抗蚀剂24，则第一区域上有介电层23a、第一多晶硅层22a、穿隧氧化层21与基底20存在，而第二区域经蚀刻制作工艺后，仅剩下穿隧氧化层21与基底20，因此暴露出第二区域的穿隧氧化层21，如图2B所示。

请参照图2C。之后，在第一区域的介电层23a表面与第二区域暴露出的穿隧氧化层21表面形成一第二多晶硅层27，并在第二多晶硅层27表面形成一导电能力比多晶硅层更好的硅化金属层28(Silicide)，例如钨硅化物。再在硅化金属层28上形成一蚀刻保护的掩模层29，例如氮化硅。接着，分别在第一区域与第二区域的掩模层29上形成一光致抗蚀剂层200、200a，其中，利用光致抗蚀剂200对第一区域构图，以形成快闪存储器的一第一分离栅极与一第二分离栅极，以光致抗蚀剂200a对第二区域构图，形成MOS元件的一栅极区。

再请参照图2D。接着，以光致抗蚀剂限定出第一分离栅极与一第二分离栅极区域后，去除第一区域部分的掩模层、钨硅化物层、第二多晶硅层、介电层与第二多晶硅层，而形成由掩模层29a、钨硅化物28a、第二多晶硅层27a、介电层23b与第二多晶硅层22b所组成的第一分离栅极202与第二分离栅极204。且第一多晶硅层作为分离栅极的浮置栅，而第二多晶硅层作为其控制栅。同时以光致抗蚀剂限定第二区域的栅极，去除第二区域部分的掩模层、钨硅化物与第二多晶硅层，而形成由掩模层29b、钨硅化物28b与第二多晶硅层27b组成的栅极206。

接着，在第一分离栅极202、第二分离栅极204与栅极206侧边形成一间隙壁(spacer)207，例如在基底上沉积一氮化硅层，再回蚀刻氮化硅层而形成。再对半导体基底20进行离子注入的步骤，则在第一区域的基底上形成一第一源/漏极区208、208a，而第二区域的基底上形成一第二源/漏极区208b。其中，第一区域的第一分离栅极202与第二分离栅极204具有一共同源极区208a。

请参照图2E。在第一区域的分离栅极与第二区域的栅极上形成一内介电层210，例如以CVD法沉积，其沉积高度至少需覆盖住第一分离栅极与第二分离栅极，再以化学机械研磨法平坦化内介电层210表面。接着，再经光刻腐刻步骤限定第一区域的介电层，去除第一区域部分的内介电层，余下的介电层210a至少需覆盖住部分第一分离栅极202与第二分离栅极204，且覆盖住第一分离栅极与第二分离栅极的共源极区208a。

之后，在介电层上形成一第三多晶硅层，对第三多晶硅层构图，同时去除第二区域表面的第三多晶硅层，则第一区域表面的第三多晶硅层212作为快闪存储器的选择栅，如图2F所示，而第三多晶硅层厚度约为2000-5000埃。

因此，在本实施例中，是以第一多晶硅层作为快闪存储器分离栅极的浮置栅，以第二多晶硅层与钨硅化物作为分离栅极的控制栅及作为MOS元件栅极，及以第三多晶硅层与钨硅化物作为分离栅极的选择栅。

图3A至图3F显示根据本发明另一优选实施例的快闪存储器分离栅极结构的制造流程剖面图。

请参照图3A。在基底30上依次形成一穿隧氧化层31、一第一多晶硅层32、一介电层33、一第二多晶硅层34、一钨硅化物35与一掩模层36，其中介电层33与掩模层36例如为氧化物-氮化物-氧化物与氮化硅。接着，在欲形成快闪存储器的第一区域38上形成一光致抗蚀剂37，以限定分离栅极。

接着，蚀刻去除第一区域38未被光致抗蚀剂覆盖的掩模层、硅钨化物、第二多晶硅层、介电层与第一多晶硅层，则第一区域具有掩模层36a、硅钨化物35a、第二多晶硅层34a、介电层33a与第一多晶硅层32a，且第一多晶硅层作为分离栅极的浮置栅，而第二多晶硅层作为其控制栅。同时去除欲形成MOS元件第二区域39的掩模层、硅钨化物、第二多晶硅层、介电层与第一多晶硅层而暴露出第二区域39表面的穿隧氧化层31，如图3B所示。并在第一分离栅极300与第二分离栅极302形成间隙壁304，例如在基底上沉积一氮化硅层，再回蚀刻氮化硅层而形成。再对半导体基底20进行离子注入的步骤，则在第一区域的基底上形成一第一源/漏极区306、306a，其中，第一区域的第一分离栅极300与第二分离栅极302共同具有一源极区306a。

请参照图3C。之后，在第一区域分离栅极上与第二区域暴露出的穿隧氧化层31上，形成一内介电层308，例如以CVD法沉积，其沉积高度至少需覆盖住第一分离栅极与第二分离栅极，再以化学机械研磨法平坦化内介电层308表面。接着，再在第一区域的内介电层308表面上形成一光致抗蚀剂层，藉以限定第一区域的内介电层308，去除第一区域部分的内介电层，而第一区域剩下的介电层308a至少需覆盖住部分第一分离栅极与第二分离栅极，且覆盖住第一分离栅极与第二分离栅极的共源极区，同时去除第二区域的内介电层，再次暴露出第二区域的穿隧氧化层31，如图3D所示。

请参照图3E。再在内介电层308a上与第二区域暴露出的穿隧氧化层31上形成一第三多晶硅层312，并在第三多晶硅层上形成一钨硅化物314，以第三多晶硅层312与钨硅化物314作为快闪存储器的选择栅。接着，如图3F所示，限定第二区域的第三多晶硅层与钨硅化物，以形成MOS元件的栅极316，其由第三多晶硅层312a与钨硅化物314a组成。再对栅极316侧边形成间隙壁318，并对第二区域的基底注入杂质，形成一第二源/漏极区320。

因此，在本实施例中，以第一多晶硅层作为快闪存储器分离栅极的浮置栅，以第二多晶硅层与钨硅化物作为分离栅极的控制栅，以第三多晶硅层与钨硅化物作为MOS栅极及分离栅极的选择栅。

本发明主要是藉由一内介电层的沉积与化学机械研磨法的进行，平坦化原本高低不平的分离栅极表面，进而提高选择栅的沉积与蚀刻品质。因此，本发明除可简化制作工艺外，更可使缩小存储单元尺寸能够顺利进行，并同时兼顾分离栅极所具有的高可编程效能，具有高存储单元电流却不会引起过度擦除相关的影响，且也缩小了存储器尺寸。

虽然本发明已结合优选实施例揭露如上，但是其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作出各种更动与润饰，因此本发明的保护范围应当由后附的权利要求界定。

Claims (24)

1.一种快闪存储器分离栅极结构的制造方法，其提供一基底，该基底至少包括一第一分离栅极与一第二分离栅极，该制造方法至少包括下列步骤：

在该基底上形成一内介电层，覆盖住该第一分离栅极与该第二分离栅极；

限定该内介电层，使该内介电层至少覆盖住部分该第一分离栅极、部分该第二分离栅极与该第一分离栅极及该第二分离栅极间的一共源极；以及

在该内介电层上形成一多晶硅层，且限定该多晶硅层，以完成该快闪存储器分离栅极结构。

2.如权利要求1所述的制造方法，其中，在形成该内介电层后，还包括以化学机械研磨法平坦化该内介电层的步骤。

3.如权利要求1所述的制造方法，其中，该多晶硅层作为该快闪存储器的选择栅。

4.一种快闪存储器分离栅极结构的制造方法，其提供一基底，该基底至少包括一第一区域与一第二区域，该制造方法至少包括下列步骤：

a.在该基底上依次形成一穿隧氧化层、一第一多晶硅层与一介电层；

b.形成一光致抗蚀剂层，覆盖住该第一区域上方的该介电层，去除未被光致抗蚀剂覆盖的该介电层与该第一多晶硅层，暴露出该第二区域上的该穿隧氧化层；

c.在该基底上依次形成一第二多晶硅层与一掩模层；

d.限定该第一区域，去除部分该掩模层、该第二多晶硅层、该介电层与该第一多晶硅层，形成一第一分离栅极与一第二分离栅极，同时限定该第二区域，去除部分该掩模层与该第二多晶硅层，形成一栅极；

e.在该第一分离栅极、该第二分离栅极与该栅极的侧边形成一间隙壁；

f.对该基底注入杂质，分别在该第一区域与该第二区域形成一第一源/漏极区与一第二源/漏极区，其中该第一分离栅极与该第二分离栅极具有一共源极区；

g.在该基底上形成一内介电层，限定该内介电层，去除该第一区域上部分该内介电层，该内介电层用以填满在该第一分离栅极与该第二分离栅极之间的空隙；以及

h.在该基底上形成一第三多晶硅层，限定该第三多晶硅层，去除该第二区域上的该第三多晶硅层，以完成该快闪存储器分离栅极结构。

5.如权利要求4所述的制造方法，其中，在该步骤c中，还包括在该第二多晶硅层表面形成一钨硅化物的步骤。

6.如权利要求4所述的制造方法，其中，在该步骤g中，形成该内介电层后还包括以化学机械研磨法平坦化该内介电层的步骤。

7.如权利要求4所述的制造方法，其中，该介电层材料为氧化物-氮化物-氧化物。

8.如权利要求4所述的制造方法，其中，该掩模层为氮化硅。

9.如权利要求4所述的制造方法，其中，该间隙壁为氮化硅。

10.如权利要求4所述的制造方法，其中，该第二区域的该栅极结构包括该第二多晶硅层与该掩模层。

11.如权利要求4所述的制造方法，其中，第一多晶硅层作为该第一分离栅极与该第二分离栅极的浮置栅。

12.如权利要求4所述的制造方法，其中，该第二多晶硅层作为该快闪存储器的控制栅。

13.如权利要求4所述的制造方法，其中，该第三多晶硅层作为该快闪存储器的选择栅。

14.一种快闪存储器分离栅极结构的制造方法，其提供一基底，该基底至少包括一第一区域与一第二区域，该制造方法至少包括下列步骤：

a.在该基底上依次形成一穿隧氧化层、一第一多晶硅层与一介电层、一第二多晶硅层与一掩模层；

b.限定该第一区域，去除该第一区域部分该掩模层、该第二多晶硅层、该介电层与该第一多晶硅层以及去除该第二区域上该掩模层、该第二多晶硅层、该介电层与该第一多晶硅层，在该第一区域上形成一第一分离栅极与一第二分离栅极，并暴露出该第二区域的该穿隧氧化层；

c.在该第一分离栅极与该第二分离栅极侧边形成一间隙壁；

d.对该第一区域的该基底注入杂质，以形成一第一源/漏极区，其中该第一分离栅极与该第二分离栅极具有一共源极；

e.在该基底上形成一内介电层，限定该内介电层，去除该第一区域上部分该内介电层与该第二区域上该内介电层；

f.在该内介电层上形成一第三多晶硅层，限定该第二区域上的该第三多晶硅层，形成一栅极；

g.在该栅极侧边形成一间隙壁；以及

h.对该第二区域的该基底注入杂质，以形成一第二源/漏极区，以完成该快闪存储器分离栅极结构。

15.如权利要求14所述的制造方法，其中，在该步骤a中，还包括在该第二多晶硅层表面形成一第一钨硅化物的步骤。

16.如权利要求14所述的制造方法，其中，在该步骤e中，形成该内介电层后还包括以化学机械研磨法平坦化该内介电层的步骤。

17.如权利要求14所述的制造方法，其中，在该步骤g中，还包括在该第三多晶硅层表面形成一第二钨硅化物的步骤。

18.如权利要求14所述的制造方法，其中，该介电层材料为氧化物-氮化物-氧化物。

19.如权利要求14所述的制造方法，其中，该掩模层为氮化硅。

20.如权利要求14所述的制造方法，其中，该间隙壁为氮化硅。

21.如权利要求14所述的制造方法，其中，该第二区域的该栅极结构由该第三多晶硅层组成。

22.如权利要求14所述的制造方法，其中，该第一多晶硅层作为该第一分离栅极与该第二分离栅极的浮置栅。

23.如权利要求14所述的制造方法，其中，该第二多晶硅层与该第一钨硅化物作为该快闪存储器的控制栅。

24.如权利要求14所述的制造方法，其中，该第三多晶硅层与该第二钨硅化物作为该快闪存储器的选择栅。

Images