CN102005458B - 集成电路装置、存储装置及其制造方法 - Google Patents
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Abstract
本发明提供了一种集成电路装置、存储装置及其制造方法，包括具有较佳抗反向穿隧能力的浮置栅存储单元的一浮置栅结构的电路与方法。该存储装置包括一浮置栅设置于包括一浮置栅的一半导体基板之上，并形成有一电荷捕捉介电层与一控制栅。此浮置栅结构具有垂直侧壁，其一侧邻近于一源极区以及一侧邻近于一漏极区。于浮置栅结构的源极侧与漏极侧的侧壁上皆形成有一对称侧壁介电层。一非对称侧壁介电层则仅形成于漏极侧侧壁之上。本发明使用位于漏极侧侧壁上的此非对称侧壁介电层具有较佳的抗反向穿隧能力。
Description
技术领域
本发明涉及浮置栅存储单元结构(floating gate memory cell structure)以及形成包括了非对称侧壁且具有较佳抗反向穿隧干扰能力(reverse tunneldisturb immunity)的浮置栅存储单元的方法。透过本发明的使用，浮置栅存储单元可具有较佳的抗干扰能力，且可应用现今的浮置栅半导体工艺形成，并不需要额外支出或需要额外的光掩模制作。
背景技术
于半导体工艺中，如浮置栅存储单元(floating gate memory cell)的非易失性存储元件对于电子电路而言，特别是对于构成集成电路的电子电路而言，为常见的需求。通常为采用如闪存(FLASH)、电子可擦除可编程只读存储器(EEPROM)或可擦除可编程只读存储器(EPROM)的一模块。于此些电路中，非易失性存储器通常与其他的定制化逻辑(customer defined logic)或经授权核心(licensed cores)相整合，且可与如微处理器、数字信号处理器(digital signalprocessors)、如ARM、RISC或相似核心功能的核心(core)、行动电话模块(cellphone modules)或相似物的其他的预先定义或巨集存储单元(predefined ormacro cells)相整合。
非易失性存储单元的类型之一是基于所谓的”浮置栅(floating gate)”。浮置栅为一存储元件，其凭借着使用来自一沟道区域或一端点的电子传输的不同程序化与擦除机制以存储电荷。经存储电荷可接着于一非破坏性感测程序中被读取。借由感测是否有电荷的存储，因而可依据电荷存储/非存储于存储单元内而指定其”1”或”0”的逻辑值，因此可存储资料并于稍后读取之。使用控制栅且于浮置栅装置的控制栅与漏极区与源极区出施加不同的能势电压，则可编程(program)或擦除(erase)经存储的电荷。借由于一区域内制作出数千个的此存储单元，存储模块便可于移除电源或自集成电路处分离时仍保有存储资料。对于如行动电话与个人数字助理(PDA)等电池驱动装置而言，浮置栅型非易失性存储单元(floating gate non-volatile memory cells)可用于存储包括了系统设定、电话号码、接触信息、照片、录音或相似物等使用者希望永久地存储的重要信息。不像如动态随机存取存储器(DRAM)的公知易失性存储器，当电源消失(当于电池驱动装置的电池没电时)或移除时，非易失性存储单元并不会损失其存储状态。
浮置栅通常为晶体管结构的一部。控制栅耦接至一栅极端并至少部分覆盖浮置栅。浮置栅电性绝缘于控制栅与基板，从而具有”浮置”的命名。可借由掺杂基板内的数个区域以形成源极与漏极，以及于此些区域间形成电性连结关系，因而使得沟道区位于浮置栅下方。借由于控制栅及源极区与漏极区处提供不同的电性势能，可强迫电子进入浮置栅以编程存储单元。此外，借由施加适当的势能，以自浮置栅内移除电子而擦除存储单元。存储电荷的存在与否可借由读取存储单元而判定，例如是借由于控制栅施加一适当势能并观察电流情形。经编程的存储单元具有相较于经擦除的存储单元为不同的反应。于一读取势能中观察存储单元的反应，则可感测到是否存储有电荷。依照上述方式，浮置栅晶体管可作为一非易失性存储单元。
图1显示了一种公知的分离栅浮置栅存储单元结构(split gate floatinggate cell structure)。于本实施例中，浮置栅晶体管以具有特定的共用或分享端点的成对方式形成，并于下文中详细描述之。
于如图1所示的剖面情形中，于浮置栅结构10中显示了分享位于半导体基板11内的共用源极区23的两个浮置栅存储单元装置14与16。半导体基板11可用于形成有具有许多其他装置设置于其上的一集成电路，包括了额外的浮置栅存储单元、DRAM、SRAM存储单元、调节器、逻辑栅、处理器、混合信号与逻辑电路，以及如缓冲器(buffers)与驱动器(drivers)的输出/输入装置。半导体基板11可为硅、掺杂硅材质，或其可为一外延半导体层，例如为绝缘层上覆硅(SOI)层。半导体基板11也可为砷化镓(GaAs)或其他的半导体材料。一薄栅氧化物层12形成于半导体基板11之上。此外，薄栅氧化物层12可借由如二氧化硅的一热氧化物所形成，虽然也可使用其他的栅氧化物与栅介电层。于薄栅氧化物12之上形成有经图案化的数个浮置栅13。此些浮置栅13通常由如多晶硅或经掺杂多晶硅的导电栅极材料所形成。由于此些栅极电性地绝缘于装置的其他端点，因此通称其为浮置栅(floatinggates)。于浮置栅之上通常形成有一介电层15，其通常使用一薄的氧化物-氮化物-氧化物(ONO)膜层，如图2内的介电层15的设置情形，虽然也可使用其他的公知介电层。也可使用高介电常数与低介电常数的介电材料。
接着形成控制栅17于介电层15之上。此外，控制栅17通常由已知的栅极材料所形成，例如为多晶硅、经掺杂多晶硅与其他的公知栅极导体材料。控制栅17也经过图案化。于控制栅17之上形成一隔离介电层19，其通常由氮化硅所形成。于隔离介电层19之上形成另一隔离氧化物层21，其由如四乙氧基硅烷(TEOS)的材料所形成。此些垂直的浮置栅存储单元装置14或16形成了浮置栅装置。于如图1所示的浮置栅存储单元内，浮置栅存储单元装置14与16的垂直侧边通称为侧壁，其显示了一侧壁氧化物层25形成于其上。通常侧壁氧化物层25由如高温热氧化物(high temperature oxide，HTO)的一热氧化物所形成。接着侧壁氧化物层25提供了对于侧壁的保护，且电性地隔离了浮置栅13的侧边与ONO膜层15。由于ONO膜层15通常形成于多晶硅浮置栅13与多晶硅控制栅17之间，因此ONO层15也可称为多晶硅间(inter-poly)或多晶硅间氧化物(inter-poly oxide)。于本申请中，设置于较接近于中间的共用源极区23处的此些侧壁可称为源极侧侧壁(source sidesidewalls)。浮置栅结构具有源极侧侧壁，如图1内的标号33所示，以及具有位于共用源极区23相对侧的最远处的漏极侧侧壁，如图1内标号27所示。
于图1中，此结构显示了经过后续的一氧化物蚀刻步骤以自浮置栅结构10的区域外的半导体基板11处移除高温热氧化物的情形，标号为29的膜层为一光致抗蚀剂层，其设置于存储单元结构之上且于图案化之后于此氧化物蚀刻步骤中保护了源极侧侧壁31。
当如图1所示的公知浮置栅结构10提供了基本操作能力时，于使用此结构的实际装置中则产生了许多问题。问题之一为可察觉到反向穿隧干扰(reverse tunnel disturbs，RTD)。于对于反向穿隧干扰为敏感的电路装置中，于浮置栅存储单元经过擦除或编程后，局未经过选择而不会倾向于被改变的另一浮置栅存储单元装置处则发现有干扰情形而错误地损失了电荷。如此之干扰于一存储单元选择线(cell select line)处的偏压电容地耦合于控制栅时，而浮置栅错误地接收一电压时发生。于如图1所示的浮置栅结构的制造中，可观察于区域24内的侧壁氧化物为非均匀的。此经薄化的氧化物轮廓(即于部分存储单元中，侧壁氧化物不当地形成有薄化侧壁区域)于装置操作时导致了显著的反向穿隧干扰效应。当反向穿隧干扰效应的产生越来越严重时，浮置栅存储单元将无法正确地存储电荷，且因此最终将导致集成电路装置的无法使用。
因此，便需要对于反向穿隧干扰效应具有较佳抵抗能力的一浮置栅存储单元。经改善的浮置栅存储单元结构与用于制造上述结构的制法需对于用于集成电路的既存与未来半导体工艺具有相容性，且而不会增加显著步骤或增加制造成本。
发明内容
有鉴于此，本发明的实施例提供了具有非对称侧壁的分离栅浮置栅存储单元及其制造方法，其具有抗反向穿隧能力。上述方法可形成具有抗反向穿隧能力的一非对称侧壁，且其相容于现今半导体制作中所应用的制造流程。
依据一实施例，本发明提供了一种存储装置，包括：一半导体基板；至少一浮置栅结构，具有多个垂直侧壁且包括：一浮置栅，设置于该半导体基板之上；一第一介电层，设置于该浮置栅之上；一控制栅，设置于该第一介电层之上；至少一介电层，设置于该控制栅之上；一第一对称垂直侧壁介电层，设置于该至少一浮置栅结构的所述多个垂直侧壁的一源极侧侧壁以及一漏极侧侧壁之上；以及一第二非对称垂直侧壁介电层，设置于位于该浮置栅结构的该源极侧侧壁上的该第一对称垂直侧壁介电层之上。
依据另一实施例，本发明提供了一种集成电路装置，包括：一半导体基板；至少一对浮置栅存储单元，形成于邻近该半导体基板内的一共用源极区，所述多个浮置栅存储单元分别包括：至少一浮置栅结构，具有多个垂直侧壁且包括：一浮置栅，设置于该半导体基板之上；一第一介电层，设置于该浮置栅之上；一控制栅，设置于该第一介电层之上；至少一介电层，设置于该控制栅之上；一第一对称垂直侧壁介电层，设置于该至少一浮置栅结构的所述多个垂直侧壁的一源极侧侧壁以及一漏极侧侧壁之上；以及一第二非对称垂直侧壁介电层，设置于位于该浮置栅结构的该源极侧侧壁上的该第一对称垂直侧壁介电层之上。
依据又一实施例，本发明提供了一种存储装置的制造方法，包括：提供一半导体基板：定义一源极区于该半导体基板之上；形成邻近该源极区且具有多个垂直侧壁的至少一浮置栅结构，邻近该源极区的所述多个垂直侧壁形成了一源极侧侧壁，而远离该源极区的该垂直侧壁形成了一漏极侧侧壁，该至少一浮置栅结构包括一浮置栅、位于该浮置栅上的一介电层、位于该介电层上的一控制栅，以及位于该控制栅上的至少一介电层；形成一第一对称垂直侧壁介电层于该浮置栅结构与该半导体基板之上，且位于该源极侧侧壁与该漏极侧侧壁之上；图案化一光致抗蚀剂层于该第一非对称垂直侧壁介电层之上；自该半导体基板处移除该第一对称垂直侧壁介电层，而于该源极侧与该浮置栅结构的该漏极侧侧壁上仍存在有该第一对称侧壁介电层；形成一第二非对称垂直侧壁介电层于该第一浮置栅结构与该半导体基板之上；图案化一第二光致抗蚀剂层于该浮置栅结构与该半导体基板之上；以及自该浮置栅结构的该源极侧侧壁与该半导体基板处移除该第二非对称垂直侧壁介电层，而于该漏极侧侧壁上留下该第二非对称垂直侧壁介电层。
本发明较公知浮置栅结构提供了较佳抑制能力，且维持了一良好的耦合比例(coupling ratio)。本发明的使用也提供具有浮置栅结构的浮置栅存储单元的较佳的抗反向穿隧能力。
为让本发明之上述目的、特征及优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下：
附图说明
图1显示了一种公知浮置栅装置于制作时的一中间阶段；
图2显示了具有分享一共用源极的两浮置栅装置的一种公知浮置栅结构于制造时的一中间阶段；
图3显示了图2的浮置栅结构于经过一蚀刻步骤后的情形；
图4显示了图3的浮置栅结构于经过形成共用源极的一注入步骤后的情形；
图5为一剖面图，显示了图4的浮置栅结构于经过于该浮置栅结构上的形成侧壁的一氧化步骤后的情形；
图6显示了图5的浮置栅结构于经过另一蚀刻步骤后的情形；
图7为一简化的剖面情形，显示了于本发明的一实施例中于一中间工艺步骤的情形；
图8显示了如图7的实施例于经过一蚀刻步骤后的一剖面情形；
图9显示了如图8的实施例于经过一注入步骤后的一剖面情形；
图10显示了如图9的实施例于经过一氧化步骤后的另一剖面情形；
图11显示了如图10的实施例于经过另一蚀刻步骤后的另一剖面情形；
图12显示了如图11的实施例于经过一多晶硅沉积步骤后的另一剖面情形；以及
图13显示了如图11的实施例中的特别强调构件的另一剖面情形。
其中，附图标记说明如下：
10～浮置栅结构；
11～半导体基板；
12～薄栅氧化物层；
13～浮置栅；
14、16～浮置栅存储单元装置；
15～介电层；
17～控制栅；
19～隔离介电层；
21～隔离氧化物层；
23～共用源极区；
24～区域；
25～侧壁氧化物层/氧化物层；
27～漏极侧侧壁；
29～光致抗蚀剂层；
31～源极侧侧壁；
33～源极侧侧壁；
45～掩模；
51～氧化物层；
55～空间；
61～光致抗蚀剂；
70～浮置栅结构；
72、74～浮置栅存储单元；
73～第一氮化硅层；
75～第二氮化硅层；
79～光致抗蚀剂；
81～空间；
85～薄穿隧氧化物层；
87～光致抗蚀剂；
88～选择栅；
89～擦除栅；
91、93～栅氧化物；
94、96～虚线区域。
具体实施方式
图2显示了于一实施例中，一公知浮置栅结构10于一中间制造步骤中的剖面情形。于分享位于其间的共用源极(尚未形成)的两个浮置栅存储单元装置14与16之上形成有一氧化物层25。半导体基板11为一薄栅氧化物层12所覆盖，浮置栅13形成于薄栅氧化物层12之上，介电层(例如为一ONO膜层)15则形成于浮置栅13之上，控制栅17设置于介电层或介电层15之上，由氮化硅、氧化硅、氮氧化硅或其他介电材料所形成的隔离介电层19则如图所示般形成于控制栅17之上，而如TEOS材料所形成的隔离氧化物层21则位于隔离介电层19之上。图2的剖面情形显示了处于一中间工艺步骤的浮置栅结构10，并接着沉积一第一高温氧化物层以于隔离氧化物层21的表面、浮置栅结构的垂直侧壁以及半导体基板11上形成氧化物层25。在此，浮置栅装置具有最接近于用于进行源极沉积的中间区域的一侧壁。此侧即为每一浮置栅存储单元装置内的源极侧侧壁33，而位于浮置栅结构的相对侧的另一侧壁则为漏极侧侧壁。
图3显示了图2所示的浮置栅结构10于施行一额外工艺步骤后的情形。于图3中，于一第一间隔物蚀刻工艺内蚀刻氧化物层25。氧化物层25自半导体基板的表面与浮置栅结构之上部表面上部分地或完全地被移除。上述蚀刻可为一湿蚀刻或一干蚀刻，且可使用如经稀释氢氟酸的蚀刻化学品。
图4显示了浮置栅结构10于施行数个额外的工艺步骤后的情形。于图4中，沉积光致抗蚀剂材料的掩模45并图案化之，露出介于此两浮置栅存储单元间的共用源极区域，以施行一共用源极注入并形成共用源极区23。光致抗蚀剂材质的掩模45经过图案化以形成位于两浮置栅结构之间的一空间55。上述的共用源极注入可采用一高电压离子注入或其他的注入步骤而施行。掺杂原子可导入至半导体基板11内以形成共用源极区23，其位于两浮置栅存储单元装置14与16之间且为之所分享或共用。于共用源极注入步骤之后，则施行蚀刻以自两浮置栅存储单元装置14与16的侧壁上移除氧化物层25。掩模45则保护了源极侧侧壁27免于接触到蚀刻化学品。
图5显示了如图4所示的公知浮置栅结构10于施行一额外工艺步骤后的情形。于图5中，浮置栅结构10暴露于一第二高温热氧化物沉积中。接着于浮置栅存储单元的顶表面以及半导体基板11之上(包括位于共用源极区23部分之上)形成由高温热氧化物材料所形成的氧化物层51。此氧化物层51也形成于于源极侧侧壁33之上。
图6显示了公知浮置栅结构10于经过另一工艺步骤后的情形。于图6中，沉积光致抗蚀剂61并图案化之以形成位于浮置栅存储单元的源极侧侧壁33处以保护氧化物层51的一掩模。于图案化光致抗蚀剂之后，可接着采用一氧化物移除蚀刻以蚀刻基板，并自半导体基板11处移除氧化物层51。此步骤也适用于同时处理具有不同种类的元件设置于其内的集成电路的其他部分，例如处理未显示于图6中的逻辑核心、输出/输入或I/O与字线等部分。上述区域也可存在有氧化物故可于本步骤中被移除。接着暴露半导体基板11于其他工艺步骤中。此些工艺步骤也可继续以于图6结构形成后完成集成电路的其他部分。如本申请的先前技术内容所述，如图6所示的公知浮置栅结构具有不良的反相穿隧干扰特性。而检视采用如图2-图6所示的公知工艺所形成的装置可发现到形成于漏极侧侧壁的热氧化物层有时较期望厚度为薄。如此的薄化问题，特别是于接近介电层15的顶部边角处，为当装置存在有如此的反相穿隧干扰问题的原因。再者，采用前述的公知工艺步骤于漏极侧侧壁之上形成均匀厚度与均匀品质穿隧氧化物的能力则受到限制，因此可能发生并观察许多缺陷。
图7显示了依据本发明的一实施例的适用于浮置栅结构70的一中间制造步骤的剖面情形。于图7中，浮置栅存储单元72与74包括了位于一半导体基板11上的一薄氧化物层12，形成于薄氧化物层12上的一浮置栅13、一控制栅17、位于浮置栅13与控制栅17间的一介电层15以及一隔离介电层19。隔离介电层19通常为氮化硅材质，虽然其也可使用二氧化硅、氮氧化硅或其他介电材料。另一隔离氧化物层21，通常为TEOS或其他氧化物材质，则可形成于隔离介电层19之上。一第一氮化硅层73则可形成于浮置栅结构之上以及于浮置栅结构的垂直侧壁之上。如图7所示，显示了一第二氮化硅层75覆盖于浮置栅结构的顶面上，以及覆盖侧壁的垂直表面与位于半导体基板11之上。此第二膜层可形成采用众多公知技术的一所形成。于一实施例中，可使用再氧化(reoxidation)或重新氧化方式并接着再采用一氮化硅沉积，其可包括另一重新氧化、一高温热氧化步骤或一后续氮化硅沉积的使用以形成第二氮化硅层75。可采用如等离子体增强型沉积。或者，也可采用热氮化硅沉积。
图8显示了如图7所示的浮置栅结构的实施情形于经过一间隔物回蚀刻工艺步骤后的情形。此各向异性蚀刻自基板11的表面部分地或全部地移除了第二氮化硅层75。
图9显示了如图8所示的浮置栅结构70经过了其他工艺步骤后的情形。于图9中，浮置栅存储单元72与74首先为一光致抗蚀剂79所覆盖，并接着经过图案化以露出位于两浮置栅存储单元间的空间81。接着采用高电压离子注入或其他的离子注入以形成位于基板11内的掺杂区，并作为一共用源极区23。于两个浮置栅存储单元72与74间的共用源极区23为共享的。接着针对浮置栅存储单元的源极侧侧壁进行施行一各向同性侧壁蚀刻，以移除此些部分的第二氮化硅层75。上述蚀刻可为选择性地且可停止于形成于第一氮化硅层73与第二氮化硅层75间的选择性高温热氧化物层上(未显示)。当使用此选择性高温热氧化物层时，高温热氧化物可做为一蚀刻停止层。可使用如时间的其他工艺控制以控制源极侧氮化硅的蚀刻情形。光致抗蚀剂79保护了第二氮化硅层75使得其于此各向同性蚀刻后仍为保留。因此，最终得到的侧壁情形为非对称的，存储单元72与74的源极侧侧壁具有一层氮化硅层，其延伸至浮置栅13的顶面且轻微地通过其顶面，而漏极侧侧壁存储单元72与74则具有第一氮化硅层73与第二氮化硅层75覆盖于其上。于此非限定的实施例中，第二氮化硅层75延伸至浮置栅的底部，并因此于浮置栅结构70内的浮置栅存储单元72与74的漏极侧侧壁上提供了额外的隔离情形。
图10显示了如图9所示实施例的浮置栅结构于经过额外工艺步骤后的剖面情形。于图10中，浮置栅结构70再次地经历了一高温热氧化物沉积，因而于浮置栅存储单元72与74上源极侧与漏极侧的侧壁上、包括了共用源极区23的半导体基板11上以及位于第一氮化硅层73上的浮置栅存储单元的上部表面上形成了薄穿隧氧化物层85。此高温热氧化物沉积于源极侧侧壁上形成了一薄穿隧氧化物层85，而此膜层的厚度与品质与浮置栅存储单元的表现极为相关。如此，可于工艺装置中使用工艺监控控制晶片，借以提供可于工艺中临场地或于工艺之后非临场地施行的此膜层的重要量测方法，以确保薄穿隧氧化物层85符合工艺的期望品质与厚度标准。
图11显示了浮置栅结构70于经过自浮置栅存储单元72与74的漏极侧侧壁处移除薄穿隧氧化物层85的一图案化与蚀刻步骤后的剖面情形。形成光致抗蚀剂87并经过图案化以于蚀刻过程中保护源极侧侧壁以及部分的薄穿隧氧化物层85(高温热氧化物膜层)。可施行一各向同性氧化物蚀刻步骤以自漏极侧侧壁处移除高温热氧化物，自源极侧侧壁与第二氮化硅层75处以及位于浮置栅存储单元区域以外区域的半导体基板11处移除了高温热氧化物，而此时于浮置栅存储单元的源极侧侧壁上的垂直侧壁上以及浮置栅存储单元的顶面的一部上仍存在有薄穿隧氧化物层85。于图示内残存于存储单元结构顶面的高温热氧化物层可于后续工艺步骤中被移除。
图12显示了于经历前述数个工艺步骤后的浮置栅结构70。可于集成电路中沉积形成其他多晶硅时同时形成由多晶硅所组成的选择栅88与擦除栅89，其例如于沉积多晶硅材质的字线时同时形成。经完成的浮置栅结构70的特征在于使用非对称侧壁结构。于浮置栅存储单元72与74的源极侧侧壁处，此些侧壁上形成有氮化硅材质的一膜层，即第一氮化硅层73以及一薄穿隧氧化物层85。而于漏极侧侧壁处，于浮置栅存储单元72与74的侧壁上则形成有第一氮化硅层73与第二氮化硅层75，且于该处并未形成有高温热氧化物层。于形成其他元件内的时可于集成电路之上同时形成额外的栅氧化物，例如于形成用于核心或周边晶体管的栅氧化层，此些栅氧化物显示于图示中并标示为元件91与93。
图13示出了本发明的多个特征。于虚线区域94中，显示了环绕了介电层15的对称的氮化硅材质的第一氮化硅层73，如此可较公知浮置栅结构提供了较佳抑制能力，且维持了一良好的耦合比例(coupling ratio)。此耦合比例代表了耦接于浮置栅的控制栅电压的比例，且其与介电层15的电容值有关。为了维持良好的耦合比例，氮化硅的对称的第一氮化硅层73可保护介电层15。如此可避免了起因于于后续工艺中的热扩散所导致的侵入情形。区域96显示了非对称侧壁区域，其仅位于漏极侧侧壁处，并形成有一第二氮化硅层75。此额外的氮化硅间隔物延伸至，或接近邻近浮置栅13底部的一区域且相较于采用公知方法所得到的不一致侧壁具有更佳的侧壁轮廓控制情形，本发明的使用也提供具有浮置栅结构70的浮置栅存储单元的较佳的抗反向穿隧能力。
虽然本发明已以优选实施例揭示如上，然而其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
Claims (9)
1.一种存储装置，包括：
一半导体基板；
至少一浮置栅结构，具有多个垂直侧壁且包括：
一浮置栅，设置于该半导体基板之上；
一第一介电层，设置于该浮置栅之上；
一控制栅，设置于该第一介电层之上；
至少一介电层，设置于该控制栅之上；
一第一对称垂直侧壁介电层，设置于该至少一浮置栅结构的所述多个垂直侧壁的一源极侧侧壁以及一漏极侧侧壁之上；
一第二非对称垂直侧壁介电层，设置于位于该浮置栅结构的该源极侧侧壁上的该第一对称垂直侧壁介电层之上；以及
一穿隧氧化物层，设置于该第一对称垂直侧壁介电层之上，而该穿隧氧化物层包括一高温氧化物层。
2.如权利要求1所述的存储装置，还包括一共用源极区，形成于该半导体基板内且邻近于该浮置栅结构的该源极侧侧壁，该共用源极区具有邻近该源极侧侧壁的一第一侧以及相对的一第二侧。
3.如权利要求2所述的存储装置，还包括：
一第二浮置栅结构，设置于该半导体基板之上且邻近于该源极区的该第二侧，该第二浮置栅结构包括：
一第二浮置栅，设置于该半导体基板之上；
一第四介电层，设置于该浮置栅之上；
一控制栅，设置于该第四介电层之上；
至少一介电层，设置于该控制栅之上；
一第三对称垂直侧壁介电层，设置于该第二浮置栅结构的所述多个垂直侧壁的一源极侧侧壁与一漏极侧侧壁之上；以及
一第四非对称垂直侧壁介电层，设置于该第三对称垂直侧壁介电层之上，且仅位于该第二浮置栅结构的该漏极侧侧壁之上。
4.如权利要求1所述的存储装置，其中该第二非对称垂直侧壁介电层包括一氮化硅层。
5.一种集成电路装置，包括：
一半导体基板；
至少一对浮置栅存储单元，形成于邻近该半导体基板内的一共用源极区，所述多个浮置栅存储单元分别包括：
至少一浮置栅结构，具有多个垂直侧壁且包括：
一浮置栅，设置于该半导体基板之上；
一第一介电层，设置于该浮置栅之上；
一控制栅，设置于该第一介电层之上；
至少一介电层，设置于该控制栅之上；
一第一对称垂直侧壁介电层，设置于该至少一浮置栅结构的所述多个垂直侧壁的一源极侧侧壁以及一漏极侧侧壁之上；
一第二非对称垂直侧壁介电层，设置于位于该浮置栅结构的该源极侧侧壁上的该第一对称垂直侧壁介电层之上；以及
一穿隧氧化物层，设置于位于该浮置栅结构的该源极侧侧壁上的该第一对称侧壁介电层之上。
6.如权利要求5所述的集成电路装置，其中该第一对称垂直侧壁介电层包括一氮化物层，而该第二非对称垂直侧壁介电层包括一氮化硅层。
7.一种存储装置的制造方法，包括：
提供一半导体基板：
定义一源极区于该半导体基板之上；
形成邻近该源极区且具有多个垂直侧壁的至少一浮置栅结构，邻近该源极区的所述多个垂直侧壁形成了一源极侧侧壁，而远离该源极区的该垂直侧壁形成了一漏极侧侧壁，该至少一浮置栅结构包括一浮置栅、位于该浮置栅上的一介电层、位于该介电层上的一控制栅，以及位于该控制栅上的至少一介电层；
形成一第一对称垂直侧壁介电层于该浮置栅结构与该半导体基板之上，且位于该源极侧侧壁与该漏极侧侧壁之上；
图案化一光致抗蚀剂层于该第一非对称垂直侧壁介电层之上；
自该半导体基板处移除该第一对称垂直侧壁介电层，而于该源极侧与该浮置栅结构的该漏极侧侧壁上仍存在有该第一对称侧壁介电层；
形成一第二非对称垂直侧壁介电层于该第一浮置栅结构与该半导体基板之上；
图案化一第二光致抗蚀剂层于该浮置栅结构与该半导体基板之上；以及
自该浮置栅结构的该源极侧侧壁与该半导体基板处移除该第二非对称垂直侧壁介电层，而于该漏极侧侧壁上留下该第二非对称垂直侧壁介电层。
8.如权利要求7所述的存储装置的制造方法，其中形成一第一对称垂直侧壁介电层包括沉积一氮化硅层，而形成一第二非对称垂直侧壁介电层包括沉积氮化硅层。
9.如权利要求8所述的存储装置的制造方法，其中形成一第二非对称垂直侧壁介电层包括沉积一蚀刻停止层以及沉积氮化硅层于该蚀刻停止层之上，而自该浮置栅结构的该源极侧侧壁与该半导体基板处移除该第二非对称垂直侧壁介电层包括实施一选择性蚀刻以移除该氮化硅层并停止该选择性蚀刻于该蚀刻停止层上。
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