CN114899189A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN114899189A
CN114899189A CN202210508900.1A CN202210508900A CN114899189A CN 114899189 A CN114899189 A CN 114899189A CN 202210508900 A CN202210508900 A CN 202210508900A CN 114899189 A CN114899189 A CN 114899189A
Authority
CN
China
Prior art keywords
gate
floating gate
erase
region
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210508900.1A
Other languages
English (en)
Inventor
王春明
王绍迪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Witinmem Technology Co ltd
Original Assignee
Beijing Witinmem Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Witinmem Technology Co ltd filed Critical Beijing Witinmem Technology Co ltd
Priority to CN202210508900.1A priority Critical patent/CN114899189A/zh
Priority to PCT/CN2022/099904 priority patent/WO2023216367A1/zh
Publication of CN114899189A publication Critical patent/CN114899189A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)

Abstract

提供了一种半导体器件及其制造方法。该半导体器件包括：衬底，包括存储器单元区域，存储器单元区域包括第一漏极区域、第一沟道区域和源极区域，第一沟道区域在第一漏极区域与源极区域之间延伸；第一浮置栅极，位于第一沟道区域的第一部分上方；第一擦除栅极，位于第一浮置栅极上方；第一选择栅极，位于第一沟道区域的第二部分上方，并且在第一浮置栅极的远离源极区域的一侧；第一编程通道，从第一漏极区域延伸到第一浮置栅极的面对第一选择栅极的边缘部位；第二编程通道，从第一漏极区域延伸到源极区域；以及第一擦除通道，从第一浮置栅极的面对第一擦除栅极的边缘部分延伸到第一擦除栅极。

Description

半导体器件及其制造方法
技术领域
本公开涉及半导体技术领域，特别是涉及一种半导体器件及其制造方法。
背景技术
在电子设备中，需要借助存储器来进行数据的读取和存储。因此，随着对电子设备的需求不断增长，对存储器技术的要求也越来越高。
闪存是一种可电擦除和重新编程的电非易失性计算机存储介质，即使在供电电源关闭后，仍能保持片内信息。闪存使用方便，既具有读写灵活性和较快的访问速度，又具有在断电后可不丢失信息的特点，因而，闪存技术发展非常迅猛。
闪存包括可寻址的存储器单元阵列，其中，每个存储器单元包括用于存储对应信息的浮置栅极晶体管。因此，期望改善闪存中的存储器单元的性能和/或参数，以改善闪存的整体性能和/或尺寸。
发明内容
根据本公开的一些实施例，提供了一种半导体器件，包括：衬底，包括存储器单元区域，其中，所述存储器单元区域包括第一漏极区域、第一沟道区域和源极区域，其中，所述第一沟道区域在所述第一漏极区域与所述源极区域之间延伸；第一浮置栅极，位于所述第一沟道区域的第一部分上方；第一擦除栅极，位于所述第一浮置栅极上方；第一选择栅极，位于所述第一沟道区域的第二部分上方，并且在所述第一浮置栅极的远离所述源极区域的一侧；第一编程通道，从所述第一漏极区域延伸到所述第一浮置栅极的面对所述第一选择栅极的边缘部位；第二编程通道，从所述第一漏极区域延伸到所述源极区域；以及第一擦除通道，从所述第一浮置栅极的面对所述第一擦除栅极的边缘部分延伸到所述第一擦除栅极。
根据本公开的一些实施例，还提供了一种半导体器件的制造方法，包括：在衬底上形成氧化物层；在所述氧化物层上形成浮置栅极层；在所述浮置栅极层上形成所述硬掩模层；蚀刻所述硬掩膜层，以形成穿过所述硬掩膜层的第一开口；在所述第一开口中沉积多晶硅；对所述多晶硅进行刻蚀，以形成穿过所述多晶硅和所述浮置栅极层的第二开口以及擦除栅极；在所述衬底中位于所述第二开口下方的区域中，形成源极区域；蚀刻所述浮置栅极层的剩余部分，以形成所述浮置栅极；在所述浮置栅极的远离所述源极区域的一侧形成选择栅极；以及在所述选择栅极的与所述浮置栅极相对的一侧的衬底中形成漏极区域。
根据本公开的一些实施例，还提供了一种半导体器件的制造方法，包括：在衬底上形成氧化物层；在所述氧化物层上形成浮置栅极层；在所述浮置栅极层上形成所述硬掩模层；蚀刻所述硬掩膜层，以形成穿过所述硬掩膜层的第一开口和第二开口；分别在所述第一开口和所述第二开口中沉积多晶硅，以形成第一擦除栅极和第二擦除栅极；蚀刻所述浮置栅极层的在所述第一开口和所述第二开口以外的部分，以形成第一浮置栅极和第二浮置栅极；在所述第一浮置栅极和所述第二浮置栅极之间区域下方的所述衬底中，形成源极区域；在所述第一浮置栅极和所述第二浮置栅极的远离所述源极区域的一侧分别形成第一选择栅极和第二选择栅极；以及在所述第一选择栅极与所述第一浮置栅极相对的一侧的衬底中以及所述第二选择栅极与所述第二浮置栅极相对的一侧的衬底中分别形成漏极区域。
根据在下文中所描述的实施例，本公开的这些和其它方面将是清楚明白的，并且将参考在下文中所描述的实施例而被阐明。
附图说明
在下面结合附图对于示例性实施例的描述中，本公开的更多细节、特征和优点被公开，在附图中：
图1是根据本公开的一些实施例的半导体器件的剖面结构示意图；
图2是根据本公开的一些实施例的存储器单元阵列的电路示意图；
图3是根据本公开的一些实施例的存储器单元阵列的俯视平面图；
图4是根据本公开的一些实施例的半导体器件的剖面结构示意图；
图5是根据本公开的一些实施例的半导体器件的剖面结构示意图；
图6是根据本公开的一些实施例的半导体器件的剖面结构示意图；
图7是根据本公开的一些实施例的半导体器件的剖面结构示意图；
图8是根据本公开的一些实施例的半导体器件的剖面结构示意图；
图9是根据本公开的一些实施例的半导体器件的制作方法的示意性流程图；
图10A-10H是根据本公开的一些实施例的半导体器件的制作方法的步骤的示意剖面图；
图11A-11L是根据本公开的一些实施例的半导体器件的制作方法的步骤的示意剖面图；
图12是根据本公开的一些实施例的半导体器件的制作方法的示意性流程图；
图13A-13G是根据本公开的一些实施例的半导体器件的制作方法的步骤的示意剖面图；
图14A-14L是根据本公开的一些实施例的半导体器件的制作方法的步骤的示意剖面图。
具体实施方式
将理解的是，尽管术语第一、第二、第三等等在本文中可以用来描述各种元件、部件、区、层和/或部分，但是这些元件、部件、区、层和/或部分不应当由这些术语限制。这些术语仅用来将一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分相区分。因此，下面讨论的第一元件、部件、区、层或部分可以被称为第二元件、部件、区、层或部分而不偏离本公开的教导。
诸如“在…下面”、“在…之下”、“较下”、“在…下方”、“在…之上”、“较上”等等之类的空间相对术语在本文中可以为了便于描述而用来描述如图中所图示的一个元件或特征与另一个(些)元件或特征的关系。将理解的是，这些空间相对术语意图涵盖除了图中描绘的取向之外在使用或操作中的器件的不同取向。例如，如果翻转图中的器件，那么被描述为“在其他元件或特征之下”或“在其他元件或特征下面”或“在其他元件或特征下方”的元件将取向为“在其他元件或特征之上”。因此，示例性术语“在…之下”和“在…下方”可以涵盖在…之上和在…之下的取向两者。诸如“在…之前”或“在…前”和“在…之后”或“接着是”之类的术语可以类似地例如用来指示光穿过元件所依的次序。器件可以取向为其他方式(旋转90度或以其他取向)并且相应地解释本文中使用的空间相对描述符。另外，还将理解的是，当层被称为“在两个层之间”时，其可以是在该两个层之间的唯一的层，或者也可以存在一个或多个中间层。
本文中使用的术语仅出于描述特定实施例的目的并且不意图限制本公开。如本文中使用的，单数形式“一个”、“一”和“该”意图也包括复数形式，除非上下文清楚地另有指示。将进一步理解的是，术语“包括”和/或“包含”当在本说明书中使用时指定所述及特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组的存在或添加一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组。如本文中使用的，术语“和/或”包括相关联的列出项目中的一个或多个的任意和全部组合，并且短语“A和B中的至少一个”是指仅A、仅B、或A和B两者。
将理解的是，当元件或层被称为“在另一个元件或层上”、“连接到另一个元件或层”、“耦合到另一个元件或层”或“邻近另一个元件或层”时，其可以直接在另一个元件或层上、直接连接到另一个元件或层、直接耦合到另一个元件或层或者直接邻近另一个元件或层，或者可以存在中间元件或层。相反，当元件被称为“直接在另一个元件或层上”、“直接连接到另一个元件或层”、“直接耦合到另一个元件或层”、“直接邻近另一个元件或层”时，没有中间元件或层存在。然而，在任何情况下“在…上”或“直接在…上”都不应当被解释为要求一个层完全覆盖下面的层。
本文中参考本公开的理想化实施例的示意性图示(以及中间结构)描述本公开的实施例。正因为如此，应预期例如作为制造技术和/或公差的结果而对于图示形状的变化。因此，本公开的实施例不应当被解释为限于本文中图示的区的特定形状，而应包括例如由于制造导致的形状偏差。因此，图中图示的区本质上是示意性的，并且其形状不意图图示器件的区的实际形状并且不意图限制本公开的范围。
除非另有定义，本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员所通常理解的相同含义。将进一步理解的是，诸如那些在通常使用的字典中定义的之类的术语应当被解释为具有与其在相关领域和/或本说明书上下文中的含义相一致的含义，并且将不在理想化或过于正式的意义上进行解释，除非本文中明确地如此定义。
如本文使用的，术语“衬底”可以表示经切割的晶圆的衬底，或者可以指示未经切割的晶圆的衬底。类似地，术语芯片和裸片可以互换使用，除非这种互换会引起冲突。
在现有技术中，闪存中的存储器单元存在擦除效率较低和器件体积较大的问题。为了解决上述问题，本公开提供了一种半导体器件，包括：衬底，包括存储器单元区域，其中，存储器单元区域包括第一漏极区域、第一沟道区域和源极区域，其中，第一沟道区域在第一漏极区域与源极区域之间延伸；第一浮置栅极，位于第一沟道区域的第一部分上方；第一擦除栅极，位于第一浮置栅极上方；第一选择栅极，位于第一沟道区域的第二部分上方，并且在第一浮置栅极的远离源极区域的一侧；第一编程通道，从第一漏极区域延伸到第一浮置栅极的面对第一选择栅极的边缘部位；第二编程通道，从第一漏极区域延伸到源极区域；以及第一擦除通道，从第一浮置栅极的面对第一擦除栅极的边缘部分延伸到所述第一擦除栅极。
图1是根据本公开的一些实施例的半导体器件100的剖面结构示意图。
如图1所示，半导体器件100包括衬底110以及形成在衬底上方的栅极结构121a、123a和124a。其中，衬底110包括存储器单元区域110a，存储器单元区域110a包括第一漏极区域111a、源极区域112和在第一漏极区域111a和源极区域112之间延伸的第一沟道区域113a，栅极结构121a、123a和124a包括第一浮置栅极121a、第一擦除栅极123a和第一选择栅极124a。
具体地，如图1所示，第一擦除栅极123a位于第一浮置栅极121a上方，第一浮置栅极121a位于第一沟道区域113a的第一部分上方，第一选择栅极124a位于第一沟道区域113a的第二部分上方，并且在第一浮置栅极121a的远离源极区域112的一侧。
根据一些实施例，第一浮置栅极121a、第一擦除栅极123a和第一选择栅极124a彼此之间电绝缘。根据一些实施例，可以在第一浮置栅极121a、第一擦除栅极123a和第一选择栅极124a中的任两者之间设置间隔体(例如，氧化物结构和/或氮化硅结构)，以实现电绝缘的效果。
根据一些实施例，第一浮置栅极121a和第一选择栅极124a均与衬底110电绝缘。根据一些实施例，可以在第一浮置栅极121a和第一选择栅极124a与衬底之间设置氧化物结构，以实现电绝缘的效果。根据一些实施例，可以将第一浮置栅极121a与衬底110之间的氧化物结构与第一选择栅极124a与衬底110之间的氧化物结构设置为不同的厚度，以实现期望的性能。
如图1所示，半导体器件100包括第一编程通道131a、第二编程通道131b和擦除通道132a，其中，第一编程通道131a从第一漏极区域111a延伸到第一浮置栅极121a的面对第一选择栅极124a的边缘部位，第二编程通道131b从第一漏极区域111a延伸到源极区域112，第一擦除通道132a从第一浮置栅极121a的面对第一擦除栅极123a的边缘部分延伸到第一擦除栅极123a。
根据一些实施例，当进行编程操作时，在第一选择栅极124a上施加一个比阈值电压高的正电压(例如，1V)；而在源极区域112和第一擦除栅极123a都施加正电压，以提供横向的强电场，例如，在源极区域112施加5～8V的正电压、在第一擦除栅极123a施加4.5V的正电压；在第一漏极区域111a灌入负电流(例如，-1μA)，此时，由于电子源测注入效应，一部分热电子通过第一编程通道131a注入第一浮置栅极121a中，而一部分热电子通过第二编程通道131b迁移到源极区域112。
根据一些实施例，当进行擦除操作时，在第一擦除栅极123a上施加一个较高的正电压(例如，11V)，而将第一选择栅极124a、第一漏极区域111a和源极区域112均设置为0V，此时，由于FN(Fowler-Nordheim)隧穿效应，在第一擦除栅极123a和第一浮置栅极121a之间的电压差的作用下，第一浮置栅极121a中的电子被拉到第一擦除栅极123a。
根据一些实施例，当进行读取操作时，通过在第一选择栅极124a上施加一个正电压(例如，1.8V)，在第一漏极区域111a上施加较低的正电压(例如，0.6V)，在第一擦除栅极123a上施加一个正电压，而源极区域112设置为0V，此时，通过源极与漏极之间的电流值大小，来判断半导体器件100中的存储器单元所处的状态。
在如本公开所述的实施例中，由于将擦除栅极设置在浮置栅极上方，可以通过调节擦除栅极的宽度方便地调节擦除栅极与浮置栅极之间的耦合面积，从而降低擦除栅极与浮置栅极之间的耦合电压，使得可以更高效地进行擦除操作；以及，由于将擦除栅极设置在浮置栅极上方，可以降低对浮置栅极的厚度的要求，降低制造工艺的难度。
图2是根据本公开的一些实施例的存储器单元阵列200的电路示意图。应当理解，图2中的存储器单元、字线、位线、源线和擦除线的数量仅为示意性的，并且，可以根据实际应用需求调整上述数量中的任一者，以实现更大或更小规模的存储器单元阵列。
如图2所示，存储器单元阵列200包括多个存储器单元(例如，图2所示的存储器单元210)，其中，每个存储器单元可以是如图1所示的半导体器件100。根据一些实施例，每个存储器单元包括串联连接的选择晶体管和浮置晶体管，例如，图2中的存储器单元210包括选择晶体管211和浮栅晶体管212，其中，通过选择晶体管211可以选择固定地址的存储器单元进行操作，而浮栅晶体管212可以存储信息。
根据一些实施例，每一行的存储器单元对应于一条字线，例如，在图2中，上面一行的存储器单元对应于字线WLn-1，下面一行的存储器单元对应于字线WLn，而每条字线连接到对应的存储器单元中的选择晶体管的栅极。根据一些实施例，每一列的存储器单元对应于一条位线，例如，在图2中，左边一列的存储器单元对应于位线BLn-1，中间一列的存储器单元对应于位线BLn，右边一列的存储器单元对应于位线BLn+1，而每条位线连接到对应的存储器单元中的选择晶体管的漏极。根据一些实施例，相邻两行的存储器单元对应于一条源线，例如，在图2中，上下两行的存储器单元均对应于源线SL，而每条源线连接到对应的存储器单元中的浮栅晶体管的源极。根据一些实施例每一行的存储器单元对应于一条擦除线，例如，在图2中，上面一行的存储器单元对应擦除线EGn-1，下面一行的存储器单元对应于擦除线EGn。根据一些实施例，存储器中的每个扇区中的全部存储器单元的源线电连接在一起。
根据一些实施例，存储器单元中的选择晶体管的漏极对应于图1所示的半导体器件100中的第一漏极区域111a，存储器单元中的选择晶体管的栅极对应于图1所示的半导体器件100中的第一选择栅极124a，存储器单元中的浮置晶体管的浮置栅极对应于图1所示的半导体器件100中的第一浮置栅极121a，存储器单元中的浮置晶体管的源极对应于图1所示的半导体器件100中的源极区域112。
图3是根据本公开的一些实施例的存储器单元阵列300(例如，图2的电路图所示出的存储器单元阵列200)的俯视平面图。如图3所示，存储器单元阵列300包括多条位线BLn-1、BLn和BLn+1、多条字线WLn-1和WLn、多个浮置栅极FG1-FG6、源线SL、擦除线EGn和EGn-1。
根据一些实施例，每一列的存储器单元对应于同一位线，例如，如图3所示，左边一列的两个存储器单元均对应于位线BLn-1。应当理解，虽然未示出，但是同一列的存储器单元的位线结构电连接。
根据一些实施例，每一行的存储器单元对应于同一字线，例如，如图3所示，上面一行的三个存储器单元均对应于字线WLn-1。根据一些实施例，如图3所示，每条字线延伸穿过同一行中的多个存储器单元。
根据一些实施例，每个存储器单元具有对应的浮置栅极，例如，如图3所示，左上角的存储器单元具有对应的浮置栅极FG1。
根据一些实施例，相邻行的存储器单元对应于同一源线，例如，如图3所示，上下两行中的六个存储器单元均对应于源线SL。根据一些实施例，如图3所示，源线SL延伸穿过相邻行的存储器单元。根据一些实施例，每一行的存储器单元对应于同一擦除线例如，如图3所示，上面一行的三个存储器单元均对应于擦除线EGn-1。
图4是根据本公开的一些实施例的半导体器件400的剖面结构示意图。图4和图1中的相同或相似附图标记指示相同或相似的结构。
根据一些实施例，除了具有参考图1中的半导体器件100所描述的特征，图4所示出的半导体器件400还具有如下特征：第一擦除栅极123a位于所述第一浮置栅极121a的靠近源极区域112的第一部分上方。根据一些实施例，半导体器件400还可以包括第一擦除栅极间隔体125，形成在第一浮置栅极121a的远离源极区域112的第二部分上方。在一些示例中，通过设置擦除栅极间隔体125，可以方便地调节第一擦除栅极123a的宽度，进而调节第一擦除栅极123a的与第一浮置栅极121a的耦合面积。从而，降低擦除栅极与浮置栅极之间的耦合电压，使得可以更高效地进行擦除操作。
图5是根据本公开的一些实施例的半导体器件500的剖面结构示意图。图5和图1中的相同或相似附图标记指示相同或相似的结构。
根据一些实施例，除了具有参考图1中的半导体器件100所描述的特征，图5所示出的半导体器件500还具有如下特征：第一擦除栅极123a位于所述第一浮置栅极121a的第一部分上方，该第一部分靠近第一浮置栅极121a的中心区域。第一擦除栅极间隔体125包括第一擦除栅极间隔体125a和第一擦除栅极间隔体125b，分别形成在第一浮置栅极121a的第一部分以外的第二部分(即第一擦除栅极123a两侧)上方。
根据一些实施例，如本公开所述的半导体器件还包括：位于第一浮置栅极和第一选择栅极之间的第一浮置栅极间隔体。
根据一些实施例，如本公开所述的半导体器件还包括：形成在第一浮置栅极与第一擦除栅极之间以及第一浮置栅极与第一擦除栅极间隔体之间的第一隧穿氧化物结构。
根据一些实施例，如本公开所述的半导体器件还包括：位于第一浮置栅极的远离第一选择栅极一侧的第二浮置栅极间隔体。
根据一些实施例，如本公开所述的半导体器件还包括：位于第一浮置栅极与衬底之间的第一衬底氧化物结构；以及位于第一选择栅极与衬底之间的第二衬底氧化物结构。
根据一些实施例，第一衬底氧化物结构具有和第二衬底氧化物不同的厚度，以适应存储器单元的不同结构(例如，第一浮置栅极和第一选择栅极)的需求。
根据一些实施例，第一漏极区域还包括轻掺杂漏极区域和重掺杂漏极区域，并且，如本公开所述的半导体器件还包括：第一轻掺杂漏极间隔体，位于第一漏极区域上方，并且在第一选择栅极的与第一浮置栅极相对的一侧。
根据另一些实施例，第一漏极区域仅包括同一掺杂浓度的漏极区域，例如，不对存储器单元执行轻掺杂漏极工艺。
根据一些实施例，如本公开所述的半导体器件还包括：位于第一漏极区域、第一选择栅极和擦除栅极上方的硅化物结构。在如本公开所述的实施例中，在第一漏极区域、第一选择栅极和擦除栅极上方设置硅化物结构，便于后续引出电极，以施加电压进行相应的操作。
图6是根据本公开的一些实施例的半导体器件600的剖面结构示意图。图6和图4中的相同或相似附图标记指示相同或相似的结构。
根据一些实施例，除了具有参考图4中的半导体器件400所描述的特征，图6所示出的半导体器件600还具有如下特征：
1)半导体器件600还包括：位于第一浮置栅极121a与第一选择栅极124a之间的第一浮置栅极间隔体141a、以及形成在第一擦除栅极123a与第一浮置栅极121a之间的下表面以及第一擦除栅极123a与第一擦除栅极间隔体125之间的第一隧穿氧化物结构142a；
2)半导体器件600还包括：位于第一浮置栅极121a与第一选择栅极124a相对的一侧的第二浮置栅极间隔体143a；
3)半导体器件600还包括：位于第一浮置栅极121a与衬底110之间的第一衬底氧化物结构151、以及位于第一选择栅极124a与衬底110之间的第二衬底氧化物结构152；
4)在半导体器件600中，第一漏极区域111a还包括重掺杂漏极区域1111a和轻掺杂漏极区域1112a，并且，半导体器件600还包括：位于第一漏极区域111a上方并且在第一选择栅极124a的与第一浮置栅极121a相对的一侧的第一轻掺杂漏极间隔体144；
5)半导体器件600还包括：分别形成在第一擦除栅极123a、第一选择栅极124a和第一漏极区域111a上方的硅化物结构161a-161c。
根据一些实施例，第二浮置栅极间隔体可以由两层材料制成，例如，氧化物和氮化硅。根据另一些实施例，第二浮置栅极间隔体可以仅由一层材料制成，例如，氧化物或氮化硅。
图7是根据本公开的一些实施例的半导体器件700的剖面结构示意图。图7和图5中的相同或相似附图标记指示相同或相似的结构。
根据一些实施例，除了具有参考图5中的半导体器件500所描述的特征，图7所示出的半导体器件700还具有如下特征：
1)半导体器件700还包括：位于第一浮置栅极121a与第一选择栅极124a之间的第一浮置栅极间隔体141a、以及形成在第一擦除栅极123与第一浮置栅极121a之间的下表面以及第一擦除栅极123a与第一擦除栅极间隔体125(125a和125b)之间的第一隧穿氧化物结构142a；
2)半导体器件700还包括：位于第一浮置栅极121a与第一选择栅极124a相对的一侧的第二浮置栅极间隔体143a；
3)半导体器件700还包括：位于第一浮置栅极121a与衬底110之间的第一衬底氧化物结构151、以及位于第一选择栅极124a与衬底110之间的第二衬底氧化物结构152；
4)在半导体器件700中，第一漏极区域111a还包括重掺杂漏极区域1111a和轻掺杂漏极区域1112a，并且，半导体器件700还包括：位于第一漏极区域111a上方并且在第一选择栅极124a的与第一浮置栅极121a相对的一侧的第一轻掺杂漏极间隔体144；
5)半导体器件700还包括：分别形成在第一擦除栅极123a、第一选择栅极124a和第一漏极区域111a上方的硅化物结构161a-161c。
根据一些实施例，第二浮置栅极间隔体可以由两层材料制成，例如，氧化物和氮化硅。根据另一些实施例，第二浮置栅极间隔体可以仅由一层材料制成，例如，氧化物或氮化硅。
根据一些实施例，存储器单元区域还包括：第二漏极区域和第二沟道区域，其中，第二沟道区域在第二漏极区域与源极区域之间延伸；并且如本公开所述的半导体器件还包括：第二浮置栅极，位于第二沟道区域的第一部分上方；第二擦除栅极，位于第二浮置栅极上方；第二选择栅极，位于第二沟道区域的第二部分上方，并且在第二浮置栅极的远离源极区域的一侧；第三编程通道，从第二漏极区域延伸到第二浮置栅极的面对第二选择栅极的边缘部位；第四编程通道，从第二漏极区域延伸到源极区域；以及第二擦除通道，从第二浮置栅极的面对第二擦除栅极的边缘部分延伸到第二擦除栅极。在如本公开所述的半导体结构中，通过对称地设置一对栅极结构(即，浮置栅极、选择栅极和擦除栅极)，使得一对存储器单元(例如，图2中位于同一列的两个存储器单元)可以共用源极区域，缩小存储器单元阵列的整体面积和尺寸。
图8是根据本公开的一些实施例的半导体器件800的剖面结构示意图。图8和图1中的相同或相似附图标记指示相同或相似的结构。
根据一些实施例，除了具有参考图1中的半导体器件100所描述的特征，图8所示出的半导体器件800还具有如下特征：
1)存储器单元区域110a还包括：与第一漏极区域111a对称设置的第二漏极区域111b、以及在第二漏极区域111b与源极区域112之间延伸的第二沟道区域113b。
2)半导体器件800还包括：与第一浮置栅极121a对称设置的第二浮置栅极121b，位于第二沟道区域113b的第一部分上方；以及与第一选择栅极124a对称设置的第二选择栅极124b，位于第二沟道区域的第二部分上方，并且在第二浮置栅极121b的远离源极区域112的一侧。
3)与图1中的半导体器件100类似，半导体器件800具有用于对左侧的存储器单元进行编程操作的第一编程通道131a和第二编程通道131b、以及用于对左侧的存储器单元进行擦除操作的第一擦除通道132a；并且，半导体器件800具有用于对右侧的存储器单元进行编程操作的第三编程通道131c和第四编程通道131d、以及用于对右侧的存储器单元进行擦除操作的第二擦除通道132b，其中，第三编程通道131c从第二漏极区域111b延伸到第二浮置栅极121b的面对第二选择栅极124b的边缘部位，第四编程通道从第二漏极区域111b延伸到源极区域112，第二擦除通道132b从第二浮置栅极121b的面对第二擦除栅极121b的边缘部分延伸到第二擦除栅极123b。根据一些实施例，可以与上述参考图1所描述的类似的方式，对半导体器件800中的存储器单元进行编程操作、擦除操作或读取操作。
根据另一些实施例，与参考图8所描述的类似的，还可以在半导体器件的源极区域的两侧，设置其它对称的栅极结构、间隔体、氧化物结构和/或漏极结构，以使得一对存储器单元(例如，图2中位于同一列的两个存储器单元)可以共用源极区域，缩小存储器单元阵列的整体面积和尺寸。例如，与图8类似，可以将半导体结构设置为图4-7中的半导体结构的对称结构。
根据一些实施例，第二擦除栅极位于第二浮置栅极的第一部分上方，如本公开所述的半导体器件还包括：形成在第二浮置栅极的第二部分上方的第二擦除栅极间隔体。
根据一些实施例，如本公开所述的半导体器件还包括：位于第二浮置栅极和第二选择栅极之间的第三浮置栅极间隔体。
根据一些实施例，如本公开所述的半导体器件还包括：形成在第二浮置栅极与第二擦除栅极之间以及第二擦除栅极间隔体与第二擦除栅极之间的第二隧穿氧化物结构。
根据一些实施例，如本公开所述的半导体器件还包括：位于第二浮置栅极的与第二选择栅极相对的一侧的第四浮置栅极间隔体。
根据一些实施例，衬底还包括逻辑区域，并且，如本公开所述的半导体器件还包括：位于衬底的逻辑区域上方的逻辑器件。根据一些实施例，可以在逻辑器件和存储器单元之间设置浅沟槽隔离，以电隔离逻辑器件和存储器单元。根据一些实施例，逻辑器件包括但不限于对存储器单元进行编程操作、擦除操作或读取操作的控制器件和状态读取器件。
本公开提供了一种半导体器件的制造方法，包括：在衬底上形成氧化物层；在氧化物层上形成浮置栅极层；在浮置栅极层上形成硬掩模层；蚀刻硬掩膜层，以形成穿过硬掩膜层的第一开口；在第一开口中沉积多晶硅；对多晶硅进行刻蚀，以形成穿过多晶硅以及浮置栅极层的第二开口以及擦除栅极；在衬底中位于第二开口下方的区域中，形成源极区域；蚀刻浮置栅极层的剩余部分，以形成浮置栅极；在浮置栅极的远离源极区域的一侧形成选择栅极；以及在选择栅极的与浮置栅极相对的一侧的衬底中形成漏极区域。
图9是根据本公开的一些实施例的半导体器件的制作方法900的示意性流程图。
在步骤S901处，在衬底上形成氧化物层。
根据一些实施例，制造方法900还包括：在衬底上形成氧化物层之前，预先在衬底中形成浅沟槽隔离，例如，在衬底上形成与如图3所示的存储器单元阵列300中的位线平行的浅沟槽隔离。根据一些实施例，制造方法900还包括：在衬底上形成氧化物层之前，预先在衬底中植入存储器单元井(memory cell well)。
根据一些实施例，形成浅沟槽隔离的工艺可以包括但不限于以下步骤：形成衬垫氧化物、沉积氮化硅、有源区域曝光、浅绝缘沟槽蚀刻、浅绝缘沟槽填充、浅绝缘沟槽平坦化、以及移除氮化硅。
根据一些实施例，在衬底的上表面上生长氧化物层。
在步骤S902处，在氧化物层上形成浮置栅极层。
根据一些实施例，在氧化物层的上表面上沉积浮置栅极多晶硅，并且，对浮置栅极多晶硅进行平坦化。
在步骤S903处，在浮置栅极层上形成硬掩模层。
根据一些实施例，在浮置栅极层的上表面上沉积硬掩模材料。
图10A示出了经步骤S901-S903后所形成的示例性结构的剖面图。如图10A所示，半导体结构1000从下至上依次包括：衬底110、氧化物层1001、浮置栅极层1002和硬掩膜层1003。
在步骤S904处，蚀刻硬掩膜层，以形成穿过硬掩膜层的第一开口。
根据一些实施例，在蚀刻硬掩模层之前，在硬掩模层上涂覆光刻胶，并执行光刻工艺，以形成后续蚀刻工艺所需的光刻胶图形。
图10B示出了经步骤S901～S904后所形成的示例性结构的剖面图。如图10B所示，半导体结构1000还包括穿过硬掩膜层1003的第一开口1010。
在步骤S905处，在第一开口中沉积多晶硅。
根据一些实施例，在第一开口中沉积多晶硅之前，在第一开口中的硬掩模层的侧面上沉积氧化物，以形成第一擦除栅极间隔体。根据一些实施例，还包括在第一擦除栅极间隔体远离硬掩模层的侧面以及第一开口中的浮置栅极层上形成隧穿氧化物结构。
根据一些实施例，在第一开口中沉积多晶硅的工艺可以包括但不限于以下步骤：沉积多晶硅、多晶硅平坦化(具有或不具有虚设多晶硅(dummy poly))、对多晶硅进行光刻和蚀刻多晶硅。
图10C示出了经步骤S901～S905后所形成的示例性结构的剖面图，如图10C所示，半导体结构1000包括在第一开口1010中沉积的多晶硅1020。如图10C所示，在一些实施例中，在第一开口1010中沉积多晶硅1020之前，半导体结构1000还可以包括在第一开口1010中的硬掩模层1003的侧面上沉积氧化物以形成的第一擦除栅极间隔体125和第二擦除栅极间隔体126、以及在第一擦除栅极间隔体125和第二擦除栅极间隔体126之间上的侧面以及第一开口1010中的浮置栅极层1002上形成的隧穿氧化物结构142。
在步骤S906处，对多晶硅进行刻蚀，以形成穿过多晶硅和浮置栅极层的第二开口以及擦除栅极。
根据一些实施例，在对多晶硅进行刻蚀之前，在硬掩膜层以及多晶硅的部分上涂覆光刻胶1004，并执行光刻工艺，以形成后续蚀刻工艺所需的光刻胶图形。
图10D示出了经步骤S901～S906后所形成的示例性结构的剖面图。如图10D所示，半导体结构1000还包括位于硬掩膜层1003上方的光刻胶1004，以及通过刻蚀所形成的第二开口1030、第一擦除栅极123a以及第二擦除栅极123b。隧穿氧化物结构142在步骤S906后被形成为第一隧穿氧化物结构142a和第二隧穿氧化物结构142b。
在步骤S907处，在衬底中位于第二开口下方的区域中，形成源极区域。
根据一些实施例，进行源极注入工艺(例如，使用砷或磷)，以在在衬底中位于第一开口下方的区域中形成源极区域。
图10E示出了经步骤S901～S907后所形成的示例性结构的剖面图。如图10E所示，半导体结构1000还包括位于第二开口1030下方的源极区域112。
在步骤S908处，蚀刻浮置栅极层的剩余部分，以形成浮置栅极。
根据一些实施例，在蚀刻所述浮置栅极层的剩余部分之前，在所述第二开口中沉积氧化物，以封闭所述第二开口。该氧化物包括但不限于二氧化硅。
根据一些实施例，在第二开口中沉积氧化物之后，对第一氧化物进行平坦化。
根据一些实施例，在所述第二开口中沉积氧化物之前，在第二开口中的浮置栅极层以及擦除栅极的侧面上形成第二浮置栅极间隔体。
图10F示出了经步骤S901～S908后所形成的示例性结构的剖面图。如图10F所示，半导体结构1000还包括刻蚀浮置栅极层的剩余部分所形成的浮置栅极121a和121b。
在步骤S909处，在浮置栅极的远离源极区域的一侧形成选择栅极。
根据一些实施例，在浮置栅极的远离源极区域的一侧形成选择栅极之前，在浮置栅极的远离源极区域的一侧形成第一浮置栅极间隔体。
根据一些实施例，在形成第一浮置栅极间隔体之后且形成选择栅极之前，蚀刻氧化物层的暴露部分(即，未在上方形成栅极结构、多晶硅或间隔体的部分)，并在衬底上生长氧化物，以为选择栅极和/或逻辑器件提供具有期望厚度的氧化物。
根据一些实施例，在浮置栅极的远离源极区域的一侧形成选择栅极之前，蚀刻氧化物层的在浮置栅极的远离源极区域的一侧的部分，以形成位于浮置栅极与衬底之间的第一衬底氧化物结构；以及在浮置栅极的远离所述源极区域的一侧，在衬底上沉积第二氧化物，以形成位于选择栅极与衬底之间的第二衬底氧化物结构。
根据一些实施例，形成选择栅极的工艺可以包括但不限于以下步骤：沉积多晶硅、多晶硅平坦化(具有或不具有虚设多晶硅(dummy poly))、对多晶硅进行光刻和蚀刻多晶硅。
根据一些实施例，可以形成选择栅极之前，进行字线阈值电压注入工艺，以改善后续形成的选择栅极的性能。
图10G示出了经步骤S901～S909后所形成的示例性结构的剖面图。如图10G所示，半导体结构1000还包括形成在第一浮置栅极121a的远离源极区域112的一侧的第一选择栅极124a和形成在第二浮置栅极121b的远离源极区域112的一侧的第二选择栅极124b。
在步骤S910处，在选择栅极的与浮置栅极相对的一侧的衬底中形成漏极区域。
根据一些实施例，进行漏极注入工艺，在选择栅极的与浮置栅极相对的一侧的衬底中形成漏极区域。
根据一些实施例，在选择栅极的与浮置栅极相对的一侧的衬底中形成漏极区域还包括：在选择栅极的与浮置栅极相对的一侧的衬底中执行轻掺杂注入，以形成轻掺杂漏极区域；在选择栅极的与浮置栅极相对的侧面形成轻掺杂漏极间隔体；以及在轻掺杂漏极间隔体的与选择栅极相对的一侧的衬底中执行重掺杂注入，以形成重掺杂漏极区域。在如本公开所述的方法中，通过执行轻掺杂注入以形成轻掺杂漏极区域，可以改善存储器单元中的沟道电场分布。
根据一些实施例，如本公开所述的制造方法还包括在选择栅极的与浮置栅极相对的一侧的衬底中形成漏极区域之后：在漏极区域、选择栅极和擦除栅极上方形成硅化物结构。
图10H示出了经步骤S901～S910后所形成的示例性结构的剖面图。如图10H所示，半导体结构1000还包括在第一选择栅极124a的与第一浮置栅极121a相对的一侧的衬底110中的第一漏极区域111a和在第二选择栅极124b的与第二浮置栅极121b相对的一侧的衬底110中的第二漏极区域111b。
根据一些实施例，在形成如图10H所示出的对称结构后，可以沿源极区域112的中线进行切分，以形成如图1、4-8所示出的单个存储器单元结构。根据另一些实施例，也可以不进行切分，使得对称结构中的相邻存储器单元共用源极区域，以缩小存储器单元阵列的整体面积和尺寸。
根据一些实施例，如本公开所述的半导体器件的制造方法还包括：在衬底的逻辑区域上方形成逻辑器件。
图11A-11L是根据本公开的一些实施例的半导体器件1100的制作方法的步骤的示意剖面图。
根据一些实施例，如图11A所示，和参考图11A描述的类似，半导体结构1100从下至上依次包括：衬底110、氧化物层1101、浮置栅极层1102和硬掩膜层1103。
根据一些实施例，首先，在衬底110的上表面上生长氧化物层1401；接着，在氧化物层1101的上表面上沉积浮置栅极多晶硅，并且，对浮置栅极多晶硅进行平坦化，以形成浮置栅极层1102；接着，在浮置栅极层1102的上表面上沉积硬掩模层1103。
根据一些实施例，在衬底110上形成氧化物层1101之前，预先在衬底110中形成浅沟槽隔离，和/或，预先在衬底110中植入存储器单元井。
根据一些实施例，如图11B所示，蚀刻硬掩模层1103，以形成穿过硬掩膜层1103的开口1110。
根据一些实施例，如图11C所示，在开口1110的侧壁上沉积氧化物(例如，通过高温氧化)，以形成第一擦除栅极间隔体125和第二擦除栅极间隔体126。根据一些实施例，形成第一擦除栅极间隔体125和第二擦除栅极间隔体126的工艺可以包括对沉积的氧化物进行刻蚀。
根据一些实施例，如图11D所示，首先，在开口1110中的浮置栅极层1102上方沉积隧穿氧化物，以形成隧穿氧化物结构142；接着，在隧穿氧化物结构142上沉积多晶硅1020。根据一些实施例，在形成隧穿氧化物结构和沉积多晶硅之后，对平坦化多晶硅进行平坦化并去除多余的隧穿氧化物结构。
根据一些实施例，如图11E所示，首先，在硬掩膜层1103、第一擦除栅极间隔体125和第二擦除栅极间隔体126、以及部分多晶硅1020的上表面上执行光刻工艺，以形成光刻胶图案1104，以对如图11E所示的多晶硅1020的剩余部分、隧穿氧化物结构和浮置栅极层1102进行蚀刻，从而形成穿过多晶硅1020、隧穿氧化物结构和浮置栅极层1102的第二开口1130，并形成第一擦除栅极123a和第二擦除栅极123b。
根据一些实施例，如图11F所示，在第二开口1130下方的衬底110中的区域中执行源极注入工艺，以形成源极区域112。
根据一些实施例，如图11G所示，首先，移除光刻胶1104；其次，在源极区域112上方沉积第一氧化物1140，以填充如图11F所示的第二开口1130，并且，对所沉积的第一氧化物进行平坦化。根据一些实施例，在源极区域112上方沉积氧化物1140之前，在第二开口1130中的浮置栅极层1102、第一擦除栅极123a的侧面上形成第二浮置栅极间隔体143a；在第二开口1130中的浮置栅极层1102、第二擦除栅极123b的侧面上形成第四浮置栅极间隔体143b。
根据一些实施例，可以使用两种材料(例如，氧化物和氮化硅)来形成第二控制栅极间隔体和第四浮置栅极间隔体，例如，通过沉积氧化物、沉积氮化硅、以及蚀刻所沉积的氧化物和氮化硅来形成第二控制栅极间隔体和第四浮置栅极间隔体。根据一些实施例，可以使用一种材料(例如，氧化物或氮化硅)来形成第二控制栅极间隔体和第四浮置栅极间隔体，例如，通过沉积间隔体材料、以及蚀刻所沉积的材料来形成第二控制栅极间隔体和第四浮置栅极间隔体。
通过在第二开口1130中的浮置栅极层1102、第一擦除栅极123a和第二擦除栅极123b的侧面上沉积，可以在后续工艺中进一步保护浮置栅极以及擦除栅极。
根据一些实施例，如图11H所示，蚀刻浮置栅极层1102的剩余部分，以形成第一浮置栅极121a、第二浮置栅极121b。
根据一些实施例，如图11I所示，在第一浮置栅极121a远离源极区域112的一侧的侧面上，形成第一浮置栅极间隔体141a，在和第二浮置栅极121b远离源极区域112的一侧的侧面上，形成第三浮置栅极间隔体141b。
根据一些实施例，可以使用两种材料(例如，氧化物和氮化硅)来形成第一控制栅极间隔体和第三浮置栅极间隔体，例如，通过沉积氧化物、沉积氮化硅、以及蚀刻所沉积的氧化物和氮化硅来形成第一控制栅极间隔体和第三浮置栅极间隔体。根据一些实施例，可以使用一种材料(例如，氧化物或氮化硅)来形成第一控制栅极间隔体和第三浮置栅极间隔体，例如，通过沉积间隔体材料、以及蚀刻所沉积的材料来形成第一控制栅极间隔体和第三浮置栅极间隔体。
根据一些实施例，如图11J所示，在形成第一选择栅极124a和第二选择栅极124b之前，蚀刻氧化物层的暴露部分(即，未在上方形成栅极结构、或间隔体的部分)；接着，在衬底110上生长氧化物结构152a和152b，以用于为后续形成的选择栅极和/或逻辑器件提供期望的衬底氧化物厚度。
根据一些实施例，如图11K所示，第一浮置栅极间隔体141a的与第一浮置栅极121a相对的一侧形成第一选择栅极124a，以及在第三浮置栅极间隔体141b的与第二浮置栅极121b相对的一侧形成第二选择栅极124b。具体地，形成选择栅极124a和124b包括但不限于以下步骤：沉积多晶硅、多晶硅平坦化(具有或不具有虚设多晶硅(dummy poly))、对多晶硅进行光刻和蚀刻多晶硅。
根据一些实施例，如图11L所示，首先，进行轻掺杂注入以形成第一轻掺杂漏极区域1112a和第二轻掺杂漏极区域1112b；接着，在第一选择栅极124a的与第二浮置栅极间隔体141b相对的一侧形成第一轻掺杂漏极间隔体144a，在第二选择栅极124b的与第四浮置栅极间隔体141d相对的一侧形成第二轻掺杂漏极间隔体144b；接着，进行重掺杂注入以形成第一重掺杂漏极区域1111a和第二重掺杂漏极区域1111b。根据一些实施例，可以在进行轻掺杂注入之前，使用光刻胶覆盖衬底上的待形成逻辑器件的区域，以保护这些区域不被暴露。
本公开提供了一种半导体器件的制造方法，包括：在衬底上形成氧化物层；在氧化物层上形成浮置栅极层；在浮置栅极层上形成硬掩模层；蚀刻硬掩膜层，以形成穿过硬掩膜层的第一开口和第二开口；分别在第一开口和第二开口中沉积多晶硅，以形成第一擦除栅极和第二擦除栅极；蚀刻浮置栅极层的在第一开口和第二开口以外的部分，以形成第一浮置栅极和第二浮置栅极；在第一浮置栅极和第二浮置栅极之间区域下方的衬底中，形成源极区域；在第一浮置栅极和第二浮置栅极的远离源极区域的一侧分别形成第一选择栅极和第二选择栅极；以及在第一选择栅极与第一浮置栅极相对的一侧的衬底中以及第二选择栅极与第二浮置栅极相对的一侧的衬底中分别形成漏极区域。
图12是根据本公开的一些实施例的半导体器件的制作方法1200的示意性流程图。
在步骤S1201处，在衬底上形成氧化物层。
根据一些实施例，步骤S1201可以与参考图9中的步骤S901描述的类似。
在步骤S1202处，在氧化物层上形成浮置栅极层。
根据一些实施例，步骤S1202可以与参考图9中的步骤S902描述的类似。
在步骤S1203处，在浮置栅极层上形成硬掩模层。
根据一些实施例，步骤S1203可以与参考图9中的步骤S903描述的类似。
图13A示出了经步骤S1201-S1203后所形成的示例性结构1300的剖面图。如图13A所示，和参考图10A描述的类似，半导体结构1300从下至上依次包括：衬底110、氧化物层1301、浮置栅极层1302和硬掩膜层1303。
在步骤S1204处，蚀刻硬掩膜层，以形成穿过硬掩模层的第一开口和第二开口。
根据一些实施例，在蚀刻硬掩模层之前，在硬掩模层上涂覆光刻胶，并执行光刻工艺，以形成后续蚀刻工艺所需的光刻胶图形。
图13B示出了经步骤S1201-S1204后所形成的示例性结构1300的剖面图。如图13B所示，半导体结构1300还包括第一开口1310以及第二开口1320。
在步骤S1205处，分别在第一开口和第二开口中沉积多晶硅，以形成第一擦除栅极和第二擦除栅极。
根据一些实施例，分别在第一开口和第二开口中沉积多晶硅之前，在第一开口和第二开口中的硬掩模层的侧面上沉积氧化物，以在第一开口和第二开口中形成第一擦除栅极间隔体和第二擦除栅极间隔体；以及在第一开口和第二开口中的第一擦除栅极间隔体和第二擦除栅极间隔体之间形成隧穿氧化物结构。
根据一些实施例，形成第一擦除栅极和第二擦除栅极的工艺可以包括但不限于以下步骤：沉积多晶硅、多晶硅平坦化(具有或不具有虚设多晶硅(dummy poly))、对多晶硅进行光刻和蚀刻多晶硅。
图13C示出了经步骤S1201-S1205后所形成的示例性结构1300的剖面图。如图13C所示，半导体结构1300还包括形成在第一开口1310中的第一擦除栅极123a以及形成在第二开口1320中的第二擦除栅极123b。
在步骤S1206处，蚀刻浮置栅极层的在第一开口和第二开口以外的部分，以形成第一浮置栅极和第二浮置栅极。
根据一些实施例，在蚀刻所述浮置栅极层的在所述第一开口和所述第二开口以外的部分之前，在第一擦除栅极和第二擦除栅极上方分别形成第三擦除栅极间隔体和第四擦除栅极间隔体。
图13D示出了经步骤S1201-S1206后所形成的示例性结构1300的剖面图。如图13D所示，半导体结构1300还包括形成的第一浮置栅极121a和第二浮置栅极121b
在步骤S1207处，在第一浮置栅极和第二浮置栅极之间区域下方的衬底中，形成源极区域。
根据一些实施例，步骤S1207可以与参考图9中的步骤S907描述的类似。
根据一些实施例，进行源极注入工艺(例如，使用砷或磷)，以在在衬底中位于第二开口下方的区域中形成源极区域。
图13E示出了经步骤S1201-S1207后所形成的示例性结构1300的剖面图。如图13E所示，半导体结构1300还包括形成在第一浮置栅极121a和第二浮置栅极121b中间区域下方的衬底中的源极区域112。
在步骤S1208处，在第一浮置栅极和第二浮置栅极的远离源极区域的一侧分别形成第一选择栅极和第二选择栅极。
根据一些实施例，步骤S1208可以与参考图9中的步骤S909描述的类似。
根据一些实施例，分别在第一浮置栅极和第二浮置栅极的远离源极区域的一侧形成第一选择栅极和第二选择栅极之前，在第一浮置栅极和第二浮置栅极的侧面上形成浮置栅极间隔体。
根据一些实施例，可以使用两种材料(例如，氧化物和氮化硅)来形成控制栅极间隔体，例如，通过沉积氧化物、沉积氮和第三浮置栅极间隔体。根据一些实施例，可以使用一种材料(例如，氧化物或氮化硅)来形成第一控制栅极间隔体和第三浮置栅极间隔体，例如，通过沉积间隔体材料、以及蚀刻所沉积的材料来形成控制栅极间隔体。
根据一些实施例，在形成浮置栅极间隔体之后且形成选择栅极之前，蚀刻氧化物层的暴露部分(即，未在上方形成栅极结构、多晶硅或间隔体的部分)，并在衬底上生长氧化物，以为选择栅极和/或逻辑器件提供具有期望厚度的氧化物。
根据一些实施例，分别在第一浮置栅极和第二浮置栅极的远离源极区域的一侧形成第一选择栅极和第二选择栅极之前，蚀刻氧化物层的在第一浮置栅极和第二浮置栅极以外的部分，以形成位于第一浮置栅极和所述第二浮置栅极与所述衬底之间的第一衬底氧化物结构；以及在第一浮置栅极和第二浮置栅极的远离源极区域的一侧，在衬底上沉积第二氧化物，以形成位于第一选择栅极述第二选择栅极与衬底之间的第二衬底氧化物结构。
根据一些实施例，可以在形成第一选择栅极和第二选择栅极之前，进行字线阈值电压注入工艺，以改善后续形成的选择栅极的性能。
根据一些实施例，形成选择栅极的工艺可以包括但不限于以下步骤：沉积多晶硅、多晶硅平坦化(具有或不具有虚设多晶硅(dummy poly))、对多晶硅进行光刻和蚀刻多晶硅。
图13F示出了经步骤S1201-S1208后所形成的示例性结构1300的剖面图。如图13F所示，半导体结构1300还包括分别在第一浮置栅极121a和第二浮置栅极121b远离源极区域112的一侧形成的第一选择栅极124a和第二选择栅极124b。
在步骤S1209处，在第一选择栅极与第一浮置栅极相对的一侧的衬底中以及第二选择栅极与第二浮置栅极相对的一侧的衬底中分别形成漏极区域。
根据一些实施例，步骤S1209可以与参考图9中的步骤S910描述的类似。
根据一些实施例，分别在第一选择栅极与第一浮置栅极相对的一侧的衬底中以及第二选择栅极与第二浮置栅极相对的一侧的衬底中形成漏极区域还包括：在第一选择栅极与第一浮置栅极相对的一侧的衬底中、以及第二选择栅极与第二浮置栅极相对的一侧的衬底中的执行轻掺杂注入，以形成第一轻掺杂漏极区域和第二轻掺杂漏极区域；在第一选择栅极的与第一浮置栅极相对的侧面、以及第二选择栅极的与第二浮置栅极相对的侧面形成第一轻掺杂漏极间隔体和第二轻掺杂漏极间隔体；以及在第一轻掺杂漏极间隔体的与第一选择栅极相对的一侧的衬底中、以及在第二轻掺杂漏极间隔体的与第二选择栅极相对的一侧的衬底中执行重掺杂注入，以形成第一重掺杂漏极区域和第二重掺杂漏极区域。
图13G出了经步骤S1201～S1209后形成的示例性结构1300的剖面图。如图13G所示，半导体结构1300还包括第一选择栅极124a的与第一浮置栅极121a相对的一侧的衬底110中的第一漏极区域111a、以及在第二选择栅极124b的与第二浮置栅极121b相对的一侧的衬底110中的第二漏极区域111b。
根据一些实施例，如本公开所述的制造方法还包括在选择栅极的与浮置栅极相对的一侧的衬底中形成漏极区域之后：在漏极区域、选择栅极和擦除栅极上方形成硅化物结构。
根据一些实施例，在形成如图13G所示出的对称结构后，可以沿擦除栅极和源极多晶硅的中线进行切分，以形成如图1、4-8所示出的单个存储器单元结构。根据另一些实施例，也可以不进行切分，使得对称结构中的相邻存储器单元共用擦除栅极、源极多晶硅和源极区域，以缩小存储器单元阵列的整体面积和尺寸。
根据一些实施例，如本公开所述的半导体器件的制造方法还包括：在衬底的逻辑区域上方形成逻辑器件。
图14A-14L是根据本公开的一些实施例的半导体器件1400的制作方法的步骤的示意剖面图。
根据一些实施例，如图14A所示，和参考图13A描述的类似，半导体结构1400从下至上依次包括：衬底110、氧化物层1401、浮置栅极层1402和硬掩膜层1403。
根据一些实施例，如图14B所示，和参考图14B描述的类似，半导体结构1400还包括第一开口1410以及第二开口1420。
根据一些实施例，如图14C所示，在开口1410的侧壁上沉积氧化物(例如，通过高温氧化)，以形成第一擦除栅极间隔体125a和125b；在开口1420的侧壁上沉积氧化物(例如，通过高温氧化)，以形成第二擦除栅极间隔体126a和126b。根据一些实施例，形成第一擦除栅极间隔体125和第二擦除栅极间隔体126的工艺可以包括对沉积的氧化物进行刻蚀。
根据一些实施例，如图14D所示，首先，在开口1410中的浮置栅极层1402上方沉积隧穿氧化物，以形成隧穿氧化物结构142a；在开口1420中的浮置栅极层1402上方沉积隧穿氧化物，以形成隧穿氧化物结构142b。接着，在隧穿氧化物结构142a和142b上沉积多晶硅，以形成第一擦除栅极123a和第二擦除栅极123b。根据一些实施例，在形成隧穿氧化物结构和沉积多晶硅之后，对多晶硅进行平坦化并去除多余的隧穿氧化物结构。
根据一些实施例，如图14E所示，在第一擦除栅极123a和第二擦除栅极123b的上方分别沉积氧化物(例如，通过高温氧化)，分别形成第三擦除栅极间隔体153a和第四擦除栅极间隔体153b。或者，在第一擦除栅极123a和第二擦除栅极123b的上方分别沉积HTO(High-Temperature Oxidation，高温氧化材料)。根据一些实施例，对沉积的HTO进行平坦化。第三擦除栅极间隔体153a和第四擦除栅极间隔体153b不仅可以对第一擦除栅极123a和第二擦除栅极123b起到保护作用，还可以在后续工艺流程中简化操作流程，具体参考图14I进行描述。
根据一些实施例，如图14F所示，和参考13D描述的类似，刻蚀浮置栅极层1403的在第一开口和第二开口以外的部分，以形成第一浮置栅极121a和第二浮置栅极121b。
根据一些实施例，如图14G所示，和参考13E描述的类似，在第一浮置栅极121a和第二浮置栅极121b中间区域下方的衬底中的源极区域112。
根据一些实施例，如图14H所示，在第一浮置栅极121a和第二浮置栅极121b的侧面上形成浮置栅极间隔体141a、143a、141b、143b。
根据一些实施例，如图14I所示，在形成浮置栅极间隔体之后，蚀刻氧化物层的暴露部分(即，未在上方形成栅极结构、多晶硅或间隔体的部分)，并在衬底上生长氧化物，以为选择栅极和/或逻辑器件提供具有期望厚度的氧化物。
具体地，由于在第一擦除栅极123a和第二擦除栅极123b的上方分别形成有第三擦除栅极间隔体153a和第四擦除栅极间隔体153b，因此可以不必进一步设置掩模，而是能够直接对半导体器件1400的表面进行刻蚀，从而在第一浮置栅极121a和第二浮置栅极121b与衬底110之间形成第一衬底氧化物结构151a和151b。并且，在第一浮置栅极121a和第二浮置栅极121b的远离源极区域112的一侧，在衬底上沉积一层氧化物，以为选择栅极和/或逻辑器件提供具有期望厚度的氧化物。
根据一些实施例，如图14J-14K所示，在第一浮置栅极121a和第二浮置栅极121b侧面沉积多晶硅，以形成第一选择栅极124a和第二选择栅极124b。此时，为简化工艺操作，第一浮置栅极121a和第二浮置栅极121b之间(源极区域112上方)区域也沉积有多晶硅。根据一些实施例，可以去除第一浮置栅极121a和第二浮置栅极121b之间区域所沉积的多晶硅，如图14K所示，例如可以通过光刻工艺(涂覆光刻胶1404)，去除源极区域112上方的多晶硅。根据一些实施例，可以通过蚀刻去除源极区域112上方的多晶硅，在此不作限制。
根据一些实施例，如图14L所示，在第一选择栅极124a与第一浮置栅极121a相对的一侧的衬底110中、以及第二选择栅极124b与第二浮置栅极121b相对的一侧的衬底中的执行轻掺杂注入，以形成第一轻掺杂漏极区域1112a和第二轻掺杂漏极区域1112b；在第一选择栅极124a的与第一浮置栅极121a相对的侧面、以及第二选择栅极124b的与第二浮置栅极121b相对的侧面形成第一轻掺杂漏极间隔体144a和第二轻掺杂漏极间隔体144b；以及在第一轻掺杂漏极间隔体144a的与第一选择栅极124a相对的一侧的衬底中、以及在第二轻掺杂漏极间隔体144b的与第二选择栅极124b相对的一侧的衬底中执行重掺杂注入，以形成第一重掺杂漏极区域1111a和第二重掺杂漏极区域1111b。
根据本公开实施例的半导体器件的制作方法，其制造的半导体器件由于将擦除栅极设置在浮置栅极上方，可以方便地调节擦除栅极与浮置栅极之间的耦合面积(例如通过调节擦除栅极的宽度)，从而降低擦除栅极与浮置栅极之间的耦合电压，使得可以更高效地进行擦除操作；以及，由于将擦除栅极设置在源极多晶硅上方，可以降低对浮置栅极的厚度的要求，降低制造工艺的难度。
并且，在如本公开所述的半导体器件的制作方法中，由于在衬底中的源极区域上方设置了源极多晶硅，可以通过源极多晶硅实现多个位线之间的电连接。因此，相对于现有技术中采用源极有源区或者钨栓塞和金属线的组合实现多个位线之间的电连接的方案，缩短了存储器单元阵列中的相邻存储器单元的浮置栅极之间的距离，从而使得可以缩小存储器单元的尺寸。
以下描述本公开的一些示例性方面。
方面1.一种半导体器件，包括：
衬底，包括存储器单元区域，其中，所述存储器单元区域包括第一漏极区域、第一沟道区域和源极区域，其中，所述第一沟道区域在所述第一漏极区域与所述源极区域之间延伸；
第一浮置栅极，位于所述第一沟道区域的第一部分上方；
第一擦除栅极，位于所述第一浮置栅极上方；
第一选择栅极，位于所述第一沟道区域的第二部分上方，并且在所述第一浮置栅极的远离所述源极区域的一侧；
第一编程通道，从所述第一漏极区域延伸到所述第一浮置栅极的面对所述第一选择栅极的边缘部位；
第二编程通道，从所述第一漏极区域延伸到所述源极区域；以及
第一擦除通道，从所述第一浮置栅极的面对所述第一擦除栅极的边缘部分延伸到所述第一擦除栅极。
方面2.根据方面1所述的半导体器件，其中，所述第一擦除栅极位于所述第一浮置栅极的第一部分上方，所述半导体器件还包括：
第一擦除栅极间隔体，形成在所述第一浮置栅极的第二部分上方。
方面3.根据方面1所述的半导体器件，还包括：
第一浮置栅极间隔体，位于所述第一浮置栅极和所述第一选择栅极之间。
方面4.根据方面2所述的半导体器件，还包括：
第一隧穿氧化物结构，形成在所述第一浮置栅极与所述第一擦除栅极之间以及所述第一浮置栅极所述第一擦除栅极间隔体之间。
方面5.根据方面1中任一项所述的半导体器件，还包括：
第二浮置栅极间隔体，位于所述第一浮置栅极的与所述第一选择栅极相对的一侧。
方面6.根据方面1-5中任一项所述的半导体器件，还包括：
第一衬底氧化物结构，位于所述第一浮置栅极与所述衬底之间；以及
第二衬底氧化物结构，位于所述第一选择栅极与所述衬底之间。
方面7.根据方面1-5中任一项所述的半导体器件，其中，所述第一漏极区域还包括轻掺杂漏极区域和重掺杂漏极区域，并且，所述半导体器件还包括：
第一轻掺杂漏极间隔体，位于所述第一漏极区域上方，并且在所述第一选择栅极的与所述第一浮置栅极相对的一侧。
方面8.根据方面1-5中任一项所述的半导体器件，其中，所述存储器单元区域还包括：
第二漏极区域和第二沟道区域，其中，所述第二沟道区域在所述第二漏极区域与所述源极区域之间延伸；并且
所述半导体器件还包括：
第二浮置栅极，位于所述第二沟道区域的第一部分上方；
第二擦除栅极，位于所述第二浮置栅极上方；
第二选择栅极，位于所述第二沟道区域的第二部分上方，并且在所述第二浮置栅极的远离所述源极区域的一侧；
第三编程通道，从所述第二漏极区域延伸到所述第二浮置栅极的面对所述第二选择栅极的边缘部位；
第四编程通道，从所述第二漏极区域延伸到所述源极区域；以及
第二擦除通道，从所述第二浮置栅极的面对所述第二擦除栅极的边缘部分延伸到所述第二擦除栅极。
方面9.根据方面8所述的半导体器件，其中，所述第二擦除栅极位于所述第二浮置栅极的第一部分上方，所述半导体器件还包括：
第二擦除栅极间隔体，形成在所述第二浮置栅极的第二部分上方。
方面10.根据方面8所述的半导体器件，还包括：
第三浮置栅极间隔体，位于所述第二浮置栅极和所述第二选择栅极之间。
方面11.根据方面9所述的半导体器件，还包括：
第二隧穿氧化物结构，形成在所述第二浮置栅极和所述第二擦除栅极间隔体与所述第二擦除栅极之间。
方面12.根据方面8中任一项所述的半导体器件，还包括：
第四浮置栅极间隔体，位于所述第二浮置栅极的与所述第二选择栅极相对的一侧。
方面13.根据方面1-5中任一项所述的半导体器件，其中，所述衬底还包括逻辑区域，并且，所述半导体器件还包括：
逻辑器件，所述逻辑器件位于所述衬底的所述逻辑区域上方。
方面14.一种半导体器件的制造方法，包括：
在衬底上形成氧化物层；
在所述氧化物层上形成浮置栅极层；
在所述浮置栅极层上形成所述硬掩模层；
蚀刻所述硬掩膜层，以形成穿过所述硬掩膜层的第一开口；
在所述第一开口中沉积多晶硅；
对所述多晶硅进行刻蚀，以形成穿过所述多晶硅和所述浮置栅极层的第二开口以及擦除栅极；
在所述衬底中位于所述第二开口下方的区域中，形成源极区域；
蚀刻所述浮置栅极层的剩余部分，以形成所述浮置栅极；
在所述浮置栅极的远离所述源极区域的一侧形成选择栅极；以及
在所述选择栅极的与所述浮置栅极相对的一侧的衬底中形成漏极区域。
方面15.根据方面14所述的方法，还包括在所述第一开口中沉积多晶硅之前：
在所述第一开口中的所述硬掩模层的侧面上沉积氧化物，以形成第一擦除栅极间隔体；以及
在所述第一擦除栅极间隔体远离所述硬掩模层的侧面以及所述第一开口中的所述浮置栅极层上形成隧穿氧化物结构。
方面16.根据方面14所述的方法，还包括在蚀刻所述浮置栅极层的剩余部分之前：
在所述第二开口中沉积氧化物，以封闭所述第二开口。
方面17.根据方面14所述的方法，还包括在所述浮置栅极的远离所述源极区域的一侧形成选择栅极之前：
在所述浮置栅极的远离所述源极区域的一侧形成第一浮置栅极间隔体。
方面18.根据方面16所述的方法，还包括在所述第二开口中沉积氧化物之前：
在所述第二开口中的所述浮置栅极层以及所述擦除栅极的侧面形成第二浮置栅极间隔体。
方面19.根据方面14-18中任一项所述的方法，还包括在所述浮置栅极的远离所述源极区域的一侧形成选择栅极之前：
蚀刻所述氧化物层的在所述浮置栅极的远离所述源极区域的一侧的部分，以形成位于所述浮置栅极与所述衬底之间的第一衬底氧化物结构；以及
在所述浮置栅极的远离所述源极区域的一侧，在所述衬底上沉积第二氧化物，以形成位于所述选择栅极与所述衬底之间的第二衬底氧化物结构。
方面20.根据方面14-18中任一项所述的方法，其中，所述在所述选择栅极的与所述浮置栅极相对的一侧的衬底中形成漏极区域还包括：
在所述选择栅极的与所述浮置栅极相对的一侧的衬底中执行轻掺杂注入，以形成轻掺杂漏极区域；
在所述选择栅极的与所述浮置栅极相对的侧面形成轻掺杂漏极间隔体；以及
在所述轻掺杂漏极间隔体的与所述选择栅极相对的一侧的衬底中执行重掺杂注入，以形成重掺杂漏极区域。
方面21.根据方面14-18中任一项所述的方法，还包括：
在所述衬底的逻辑区域上方形成逻辑器件。
方面22.一种半导体器件的制造方法，包括：
在衬底上形成氧化物层；
在所述氧化物层上形成浮置栅极层；
在所述浮置栅极层上形成所述硬掩模层；
蚀刻所述硬掩膜层，以形成穿过所述硬掩膜层的第一开口和第二开口；
分别在所述第一开口和所述第二开口中沉积多晶硅，以形成第一擦除栅极和第二擦除栅极；
蚀刻所述浮置栅极层的在所述第一开口和所述第二开口以外的部分，以形成第一浮置栅极和第二浮置栅极；
在所述第一浮置栅极和所述第二浮置栅极之间区域下方的所述衬底中，形成源极区域；
在所述第一浮置栅极和所述第二浮置栅极的远离所述源极区域的一侧分别形成第一选择栅极和第二选择栅极；以及
在所述第一选择栅极与所述第一浮置栅极相对的一侧的衬底中以及所述第二选择栅极与所述第二浮置栅极相对的一侧的衬底中分别形成漏极区域。
方面23.根据方面22所述的方法，还包括分别在所述第一开口和所述第二开口中沉积多晶硅之前：
在所述第一开口和所述第二开口中的所述硬掩模层的侧面上沉积氧化物，以在所述第一开口和所述第二开口中形成第一擦除栅极间隔体和第二擦除栅极间隔体；以及
在所述第一开口和所述第二开口中的所述第一擦除栅极间隔体和第二擦除栅极间隔体之间形成隧穿氧化物结构。
方面24.根据方面22所述的方法，还包括在蚀刻所述浮置栅极层的在所述第一开口和所述第二开口以外的部分之前：
在所述第一擦除栅极和所述第二擦除栅极上方分别形成第三擦除栅极间隔体和第四擦除栅极间隔体。
方面25.根据方面22所述的方法，还包括在分别在所述第一浮置栅极和所述第二浮置栅极的远离所述源极区域的一侧形成第一选择栅极和第二选择栅极之前：
在所述第一浮置栅极和所述第二浮置栅极的侧面形成浮置栅极间隔体。
方面26.根据方面22-25所述的方法，还包括在分别在所述第一浮置栅极和所述第二浮置栅极的远离所述源极区域的一侧形成第一选择栅极和第二选择栅极之前：
蚀刻所述氧化物层的在所述第一浮置栅极和所述第二浮置栅极以外的部分，以形成位于所述第一浮置栅极和所述第二浮置栅极与所述衬底之间的第一衬底氧化物结构；以及
在所述第一浮置栅极和所述第二浮置栅极的远离所述源极区域的一侧，在所述衬底上沉积第二氧化物，以形成位于所述第一选择栅极和所述第二选择栅极与所述衬底之间的第二衬底氧化物结构。
方面27.根据方面22-25所述的方法，其中，所述分别在所述第一选择栅极与所述第一浮置栅极相对的一侧的衬底中以及所述第二选择栅极与所述第二浮置栅极相对的一侧的衬底中形成漏极区域还包括：
在所述第一选择栅极与所述第一浮置栅极相对的一侧的衬底中、以及所述第二选择栅极与所述第二浮置栅极相对的一侧的衬底中的执行轻掺杂注入，以形成第一轻掺杂漏极区域和第二轻掺杂漏极区域；
在所述第一选择栅极的与所述第一浮置栅极相对的侧面、以及所述第二选择栅极的与所述第二浮置栅极相对的侧面形成第一轻掺杂漏极间隔体和第二轻掺杂漏极间隔体；以及
在所述第一轻掺杂漏极间隔体的与所述第一选择栅极相对的一侧的衬底中、以及在所述第二轻掺杂漏极间隔体的与所述第二选择栅极相对的一侧的衬底中执行重掺杂注入，以形成第一重掺杂漏极区域和第二重掺杂漏极区域。
方面28.根据方面22-25所述的方法，还包括：
在所述衬底的逻辑区域上方形成逻辑器件。
虽然在附图和和前面的描述中已经详细地说明和描述了本公开，但是这样的说明和描述应当被认为是说明性的和示意性的，而非限制性的；本公开不限于所公开的实施例。通过研究附图、公开内容和所附的权利要求书，本领域技术人员在实践所要求保护的主题时，能够理解和实现对于所公开的实施例的变型。在权利要求书中，词语“包括”不排除未列出的其他元件或步骤，不定冠词“一”或“一个”不排除多个，并且术语“多个”是指两个或两个以上。在相互不同的从属权利要求中记载了某些措施的仅有事实并不表明这些措施的组合不能用来获益。

Claims (10)

1.一种半导体器件，包括：
衬底，包括存储器单元区域，其中，所述存储器单元区域包括第一漏极区域、第一沟道区域和源极区域，其中，所述第一沟道区域在所述第一漏极区域与所述源极区域之间延伸；
第一浮置栅极，位于所述第一沟道区域的第一部分上方；
第一擦除栅极，位于所述第一浮置栅极上方；
第一选择栅极，位于所述第一沟道区域的第二部分上方，并且在所述第一浮置栅极的远离所述源极区域的一侧；
第一编程通道，从所述第一漏极区域延伸到所述第一浮置栅极的面对所述第一选择栅极的边缘部位；
第二编程通道，从所述第一漏极区域延伸到所述源极区域；以及
第一擦除通道，从所述第一浮置栅极的面对所述第一擦除栅极的边缘部分延伸到所述第一擦除栅极。
2.根据权利要求1所述的半导体器件，其中，所述第一擦除栅极位于所述第一浮置栅极的第一部分上方，所述半导体器件还包括：
第一擦除栅极间隔体，形成在所述第一浮置栅极的第二部分上方。
3.根据权利要求1所述的半导体器件，还包括：
第一浮置栅极间隔体，位于所述第一浮置栅极和所述第一选择栅极之间。
4.根据权利要求2所述的半导体器件，还包括：
第一隧穿氧化物结构，形成在所述第一浮置栅极与所述第一擦除栅极之间以及所述第一浮置栅极所述第一擦除栅极间隔体之间。
5.根据权利要求1中任一项所述的半导体器件，还包括：
第二浮置栅极间隔体，位于所述第一浮置栅极的与所述第一选择栅极相对的一侧。
6.一种半导体器件的制造方法，包括：
在衬底上形成氧化物层；
在所述氧化物层上形成浮置栅极层；
在所述浮置栅极层上形成所述硬掩模层；
蚀刻所述硬掩膜层，以形成穿过所述硬掩膜层的第一开口；
在所述第一开口中沉积多晶硅；
对所述多晶硅进行刻蚀，以形成穿过所述多晶硅和所述浮置栅极层的第二开口以及擦除栅极；
在所述衬底中位于所述第二开口下方的区域中，形成源极区域；
蚀刻所述浮置栅极层的剩余部分，以形成所述浮置栅极；
在所述浮置栅极的远离所述源极区域的一侧形成选择栅极；以及
在所述选择栅极的与所述浮置栅极相对的一侧的衬底中形成漏极区域。
7.根据权利要求6所述的方法，还包括在所述第一开口中沉积多晶硅之前：
在所述第一开口中的所述硬掩模层的侧面上沉积氧化物，以形成第一擦除栅极间隔体；以及
在所述第一擦除栅极间隔体远离所述硬掩模层的侧面以及所述第一开口中的所述浮置栅极层上形成隧穿氧化物结构。
8.根据权利要求6所述的方法，还包括在所述浮置栅极的远离所述源极区域的一侧形成选择栅极之前：
在所述浮置栅极的远离所述源极区域的一侧形成第一浮置栅极间隔体。
9.一种半导体器件的制造方法，包括：
在衬底上形成氧化物层；
在所述氧化物层上形成浮置栅极层；
在所述浮置栅极层上形成所述硬掩模层；
蚀刻所述硬掩膜层，以形成穿过所述硬掩膜层的第一开口和第二开口；
分别在所述第一开口和所述第二开口中沉积多晶硅，以形成第一擦除栅极和第二擦除栅极；
蚀刻所述浮置栅极层的在所述第一开口和所述第二开口以外的部分，以形成第一浮置栅极和第二浮置栅极；
在所述第一浮置栅极和所述第二浮置栅极之间区域下方的所述衬底中，形成源极区域；
在所述第一浮置栅极和所述第二浮置栅极的远离所述源极区域的一侧分别形成第一选择栅极和第二选择栅极；以及
在所述第一选择栅极与所述第一浮置栅极相对的一侧的衬底中以及所述第二选择栅极与所述第二浮置栅极相对的一侧的衬底中分别形成漏极区域。
10.根据权利要求9所述的方法，还包括分别在所述第一开口和所述第二开口中沉积多晶硅之前：
在所述第一开口和所述第二开口中的所述硬掩模层的侧面上沉积氧化物，以在所述第一开口和所述第二开口中形成第一擦除栅极间隔体和第二擦除栅极间隔体；以及
在所述第一开口和所述第二开口中的所述第一擦除栅极间隔体和第二擦除栅极间隔体之间形成隧穿氧化物结构。
CN202210508900.1A 2022-05-10 2022-05-10 半导体器件及其制造方法 Pending CN114899189A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202210508900.1A CN114899189A (zh) 2022-05-10 2022-05-10 半导体器件及其制造方法
PCT/CN2022/099904 WO2023216367A1 (zh) 2022-05-10 2022-06-20 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210508900.1A CN114899189A (zh) 2022-05-10 2022-05-10 半导体器件及其制造方法

Publications (1)

Publication Number Publication Date
CN114899189A true CN114899189A (zh) 2022-08-12

Family

ID=82722550

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210508900.1A Pending CN114899189A (zh) 2022-05-10 2022-05-10 半导体器件及其制造方法

Country Status (2)

Country Link
CN (1) CN114899189A (zh)
WO (1) WO2023216367A1 (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6894339B2 (en) * 2003-01-02 2005-05-17 Actrans System Inc. Flash memory with trench select gate and fabrication process
CN100388501C (zh) * 2004-03-26 2008-05-14 力晶半导体股份有限公司 与非门型闪存存储单元列及其制造方法
KR100598047B1 (ko) * 2004-09-30 2006-07-07 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US8334560B2 (en) * 2009-09-02 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Reverse disturb immune asymmetrical sidewall floating gate devices
US9466732B2 (en) * 2012-08-23 2016-10-11 Silicon Storage Technology, Inc. Split-gate memory cell with depletion-mode floating gate channel, and method of making same
US9679980B2 (en) * 2014-03-13 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Common source oxide formation by in-situ steam oxidation for embedded flash
US10734398B2 (en) * 2018-08-29 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory structure with enhanced floating gate

Also Published As

Publication number Publication date
WO2023216367A1 (zh) 2023-11-16

Similar Documents

Publication Publication Date Title
US10461095B2 (en) Ferroelectric non-volatile memory
US10734408B2 (en) Ferroelectric non-volatile memory
KR100937896B1 (ko) 자기 정렬된 얕은 트렌치 분리를 통한 이이피롬 어레이
US20070108507A1 (en) Non-volatile memory
KR20070106923A (ko) 반도체 장치 및 그 제조 방법
US10453862B1 (en) Ferroelectric non-volatile memory
KR20130131202A (ko) 비휘발성 메모리 셀들을 위한 방법 및 장치
US7851306B2 (en) Method for forming a flash memory device with straight word lines
KR20080032025A (ko) 고이동성의 골진 채널을 갖는 티에프티 전하 저장 메모리셀
US8546217B2 (en) Flash memory and method for forming the same
US11251314B2 (en) Memory devices and methods of manufacture thereof
CN114335186A (zh) 具有设置在字线栅上方的擦除栅的分裂栅非易失性存储器单元及其制备方法
US11315635B2 (en) Split-gate, 2-bit non-volatile memory cell with erase gate disposed over word line gate, and method of making same
CN105321951B (zh) 高持久性非易失性存储单元
US20070108504A1 (en) Non-volatile memory and manufacturing method and operating method thereof
KR100799721B1 (ko) 비휘발성 메모리 장치, 그 제조 방법 및 동작 방법.
CN114899189A (zh) 半导体器件及其制造方法
KR20150110964A (ko) 단일층 플로팅 게이트 비휘발성 메모리 소자 및 제조 방법
US10991704B2 (en) Memory device and a method for forming the memory device
WO2023216369A1 (zh) 半导体器件及其制造方法
KR100297109B1 (ko) 플래쉬 메모리 소자, 그 제조 방법 및 소거 방법
KR0147654B1 (ko) 과잉소거에 의한 읽기 오동작을 방지하는 불휘발성 기억장치 및 그 제조방법
KR100540337B1 (ko) 반도체 소자의 게이트 형성 방법
KR20090073508A (ko) 반도체 소자 제조 방법
JP2000049313A (ja) 不揮発性半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Country or region after: China

Address after: Room 213-175, 2nd Floor, Building 1, No. 180 Kecheng Street, Qiaosi Street, Linping District, Hangzhou City, Zhejiang Province, 311100

Applicant after: Hangzhou Zhicun Computing Technology Co.,Ltd.

Address before: 1707 shining building, 35 Xueyuan Road, Haidian District, Beijing 100083

Applicant before: BEIJING WITINMEM TECHNOLOGY Co.,Ltd.

Country or region before: China

CB02 Change of applicant information