CN100388501C - 与非门型闪存存储单元列及其制造方法 - Google Patents

Abstract

一种与非门型闪存存储单元列及其制造方法。其存储单元列，包括第一、第二层叠栅极结构；控制、浮置栅极；栅间介电层、隧穿介电层、掺杂区以及源区/漏区。第一层叠栅极结构具有擦除栅极介电层、擦除栅极与覆盖层。第二层叠栅极结构具有选择栅极介电层、选择栅极与覆盖层。控制栅极位于各第一层叠栅极结构之间和各第二层叠栅极结构与相邻的第一层叠栅极结构之间。浮置栅极位于控制栅极与衬底之间，且其具有边缘呈尖角状的下凹表面。而栅间介电层位于控制与浮置栅极之间。隧穿介电层则位于浮置栅极与衬底之间。此外，掺杂区位于第一层叠栅极结构下，而源区/漏区位于除第二层叠栅极结构以外暴露出的衬底中。

Description

与非门型闪存存储单元列及其制造方法

技术领域

本发明涉及一种闪存元件，且特别涉及一种与非门(NAND)型闪存存储单元(flash memory cell)列及其制造方法。

背景技术

闪存元件由于具有可多次进行信息的存入、读取、擦除等动作，且存入的信息在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用的一种非挥发性存储元件。

典型的闪存元件以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。而且，控制栅极直接设置在浮置栅极上，浮置栅极与控制栅极之间以介电层相隔，而浮置栅极与衬底间以隧穿氧化层(Tunnel Oxide)相隔(亦即所谓层叠栅极闪存)。

当对闪存进行信息写入的操作时，通过在控制栅极与源区/漏区施加偏压，以使电子注入浮置栅极中。在读取闪存中的信息时，在控制栅极上施加一工作电压，此时浮置栅极的带电状态会影响其下方沟道(Channel)的开/关，而此沟道的开/关即为判断信息值「0」或「1」的依据。当闪存在进行信息的擦除时，将衬底、漏(源)区或控制栅极的相对电位提高，并利用隧穿效应使电子由浮置栅极穿过隧穿氧化层而排至衬底或漏(源)极中(即Substrate Erase或Drain(Source)Side Erase)，或是穿过介电层而排至控制栅极中。

在闪存的操作上，通常浮置栅极与控制栅极之间的栅极耦合率(Gate-Coupling Ratio，GCR)越大，其操作所需的工作电压将越低，而闪存的操作速度与效率就会大大的提高。其中增加栅极耦合率的方法，包括了增加浮置栅极与控制栅极间的重叠面积(Overlap Area)。然而，当元件尺寸逐渐往小型化发展后，公知的控制栅极与浮置栅极的接合面积也会跟着缩减，使存储的栅极耦合率降低，从而无法提高存储的效能。

另一方面，目前业界较常使用的闪存阵列包括或非门(NOR)型阵列结构和与非门(NAND)型阵列结构。由于与非门(NAND)型阵列结构是使各存储单元串接在一起，其集成度会较或非门(NOR)型阵列结构高。然而，与非门(NAND)型阵列中的存储单元写入与读取的程序较为复杂，例如，存储单元的写入操作与擦除操作都是采用沟道F-N(Fowler-Nordheim)隧穿效应，使电子穿过隧穿氧化层注入浮置栅极，并使电子经由隧穿氧化层从浮置栅极拉出至衬底中，因此隧穿氧化层在高电压操作下，就会受到损害，进而影响其可靠性。而且，与非门(NAND)型阵列由于在其中串接了很多存储单元，因此会有存储单元的读取电流较小，从而导致存储单元的操作速度变慢、无法提高元件效能的问题。

发明内容

有鉴于此，本发明的一个目的为提供一种与非门型闪存存储单元列，可提高存储单元效能。

本发明的又一目的是提供一种与非门型闪存存储单元列的制造方法，可简单地制作出高擦除速度的与非门型闪存存储单元列。

根据上述与其它目的，本发明提出一种与非门型闪存存储单元列，包括多个第一层叠栅极结构、第二层叠栅极结构、控制栅极、浮置栅极、栅间介电层、隧穿介电层、多个掺杂区以及多个源区/漏区。第一层叠栅极结构设置于一衬底上，且每个第一层叠栅极结构从衬底起依序为一擦除栅极介电层、一擦除栅极与一覆盖层。第二层叠栅极结构则设置于衬底上的第一层叠栅极结构两侧，每一第二层叠栅极结构从衬底起依序为一选择栅极介电层、一选择栅极与一覆盖层。控制栅极则设置于相邻第一层叠栅极结构之间和各第二层叠栅极结构与相邻的第一层叠栅极结构之间。浮置栅极设置于控制栅极与衬底之间，而各浮置栅极具有一下凹表面，面对各控制栅极，且此下凹表面的边缘呈尖角状，其中下凹表面的边缘低于擦除栅极的顶面。而栅间介电层则设置于各个控制栅极与各个浮置栅极之间。隧穿介电层则设置于各个浮置栅极与衬底之间及各个浮置栅极与各个第一层叠栅极结构、第二层叠栅极结构之间。此外，掺杂区设置于第一层叠栅极结构下的衬底中，而源区/漏区是设置于除第二层叠栅极结构以外暴露出的衬底中。

本发明又提出一种与非门型闪存存储单元列的制造方法，包括先于一衬底中形成掺杂区与源区/漏区，其中源区/漏区位于掺杂区外侧。之后，于衬底上形成多个层叠栅极结构，其中位于掺杂区上的每一层叠栅极结构至少具有一擦除栅极以及位于与掺杂区相距一段距离与源区/漏区侧边的每一层叠栅极结构至少具有一选择栅极。然后，于衬底上形成一隧穿介电层覆盖衬底、擦除栅极与选择栅极表面。接着，于层叠栅极结构之间形成浮置栅极，其顶面为一下凹表面且其边缘呈尖角状，其中下凹表面的边缘低于擦除栅极的顶面。然后，于浮置栅极上形成一栅间介电层，再于栅间介电层上形成一控制栅极。

本发明因为将与非门型闪存存储单元的浮置栅极设计成具有下凹表面的形状，所以不但因为增加浮置栅极与控制栅极的接合面积而增加耦合率，还因为在制作此种浮置栅极实例用热氧化再去除氧化物的方式，使得最终形成的浮置栅极的下凹表面的边缘呈尖角状，故而可以提高擦除速度，进而提高存储单元效能。

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。

附图说明

图1为根据本发明的与非门(NAND)型闪存存储单元列的结构剖面图；

图2为图1中的第II部位的放大图；

图3A～3F为根据本发明的优选实施例的与非门型(NAND)闪存存储单元列的制造流程剖面图。

附图标记说明

10：位线

100：衬底

102、130：层叠栅极结构

103：导体层

104：隧穿介电层

105：下凹表面

106：浮置栅极

107：边缘

108：控制栅极

109：层叠结构

110：栅间介电层

112：掺杂区

114：擦除栅极介电层

116：擦除栅极

118a、128a、111：氧化层

118b、128b、140：介电层

120：P型阱区

122：源区/漏区

124：选择栅极介电层

126：选择栅极

具体实施方式

图1为根据本发明的与非门(NAND)型闪存存储单元(flash memory cell)列的结构剖面图，在图1中示出有共用同一条位线(bit line)10的存储单元列，而每个存储单元列中具有4个存储单元。此外，虽然图1中共用同一条位线10的存储单元只有4个，但是仍可视实际需要串接适当的数目，举例来说，同一条位线可以串接32至64个存储单元结构。而以下各图以一个存储单元列为例作说明。

请参照图1，本发明的与非门(NAND)型闪存存储单元列结构至少由一衬底100、多个第一层叠栅极结构102、隧穿介电层104、多个浮置栅极(floating gate)106、多个控制栅极(control gate)108、栅间介电层110、掺杂区112、多个第二层叠栅极结构130与源区/漏区122所构成。其中，第一层叠栅极结构102由衬底100起依序为擦除栅极介电层114、擦除栅极(erasegate)116以及包括氧化层118a与一介电层118b的覆盖层(cap layer)。其中，第二层叠栅极结构130系由衬底100起依序为选择栅极介电层124、选择栅极(select gate)126以及包括氧化层128a与一介电层128b的覆盖层。

衬底100例如是P型硅衬底。此外，通常会有一P型阱区120位于衬底100中，且此P型阱区120的深度比源区/漏区122的深度深。

而第一层叠栅极结构102设置于衬底100上，且其中的擦除栅极介电层114的材质例如是氧化硅、擦除栅极116的材质例如是掺杂多晶硅、介电层118b的材质例如是氮化硅、氧化层118a例如是四乙基原硅酸盐(tetraethylorthosilicate，TEOS)氧化层。

控制栅极108与浮置栅极106的层叠结构则设置于多个第一层叠栅极结构102之间，以及各第二层叠栅极结构130与相邻的第一层叠栅极结构102之间，其中控制栅极108的材质例如是掺杂多晶硅。而浮置栅极106设置于各控制栅极108与衬底100之间，而各浮置栅极106具有一下凹表面105，此下凹表面105面对各控制栅极108，且下凹表面105的边缘107呈尖角状，其中下凹表面105的边缘低于擦除栅极116的顶面。而控制栅极108与浮置栅极106所构成的多个层叠结构109与各层叠栅极结构102交错排列。

掺杂区112设置于第一层叠栅极结构102下的衬底100中，而使各层叠栅极结构109串联连接在一起。而源区/漏区122是设置于除第二层叠栅极结构130以外暴露出的衬底100中。

隧穿介电层104则设置于各浮置栅极106与衬底100之间及各浮置栅极106与层叠栅极结构102之间，其中隧穿介电层104的材质例如是氧化硅。而栅间介电层110设置于控制栅极108与浮置栅极106之间，栅间介电层110的材质例如是氧化硅/氮化硅/氧化硅、氮化硅/氧化硅或氧化硅/氮化硅等。

在上述与非门(NAND)型闪存存储单元列的结构中，由于浮置栅极106设计成具有下凹表面105，所以可增加浮置栅极106与控制栅极108的接合面积而增加存储单元的栅极耦合率(coupling ratio)，使其操作所需的工作电压将更低，从而提高存储单元的操作速度与效能。

此外，若只从一个存储单元结构来看，则请参考图2，其为图1中的第II部位的放大图。

请参照图2，本发明的与非门(NAND)型闪存存储单元中的各个构件(element)与图1为相同附图标记的，即为相同构件。而且，其中的浮置栅极106除了因为具有下凹表面105而可增加存储单元的栅极耦合率的外，此下凹表面105的边缘107因为是呈尖角状，所以根据尖端放电的原理，会使得擦除速度加快。

而前述存储单元列的制作可参考以下图3A～3E，其为根据本发明的优选实施例的与非门型(NAND)闪存存储单元列的制造流程剖面图。

请先参照图3A，提供一衬底100，此衬底已形成元件隔离结构(未图示)，以定义出有源区。然后，于此衬底100中形成多个掺杂区112与多个源区/漏区122，其中源区/漏区122位于掺杂区112外侧。而且，假使衬底100是P型硅衬底时，通常在形成掺杂区112与源区/漏区122之前，会先在此衬底100中形成一P型阱区120，且此P型阱区120的深度会比掺杂区112的深度深。

接着，请参照图3B，于衬底100上形成多个第一及第二层叠栅极结构102、130，其中位于掺杂112区上的每个第一层叠栅极结构102至少具有一擦除栅极116以及位于与掺杂区112相距一段距离与源区/漏区122侧边的每个第二层叠栅极结构130至少具有一选择栅极126。第一层叠栅极结构102例如是由一擦除栅极介电层114、一擦除栅极116与包括氧化层118a与一介电层118b的覆盖层所构成。而第二层叠栅极结构130例如是由选择栅极介电层124、选择栅极126以及包括氧化层128a与介电层128b的覆盖层所构成。其中，形成第一及第二层叠栅极结构102、130的步骤包括先于衬底100上依序形成一第一介电层、一导体层、氧化层以及一第二介电层，其中第一介电层的材质例如是氧化硅、导体层的材质例如是掺杂多晶硅、第二介电层的材质例如是氮化硅。其中，于衬底100上形成第一介电层的方法如热氧化法。之后，定义第二介电层、氧化层、导体层以及第一介电层，以形成介电层118b、氧化层118a、擦除栅极116以及擦除栅极介电层114与介电层128b、氧化层128a、选择栅极126以及选择栅极介电层124，其中氧化层118a、128a譬如是四乙基原硅酸盐(TEOS)氧化层。

然后，请参照图3C，于衬底100上形成一隧穿介电层104覆盖衬底100、擦除栅极116与选择栅极126表面，其中隧穿介电层104的材质例如氧化硅，且形成此隧穿介电层104的方法如热氧化法。接着，于层叠栅极结构102、130之间形成一导体层103，再去除部分导体层103，使其上表面低于第一及第二层叠栅极结构102、130的顶面。其中，去除部分导体层103的方法譬如是回蚀刻法(etch back)。

之后，请参照图3D，氧化导体层103的上表面，以使导体层103的上表面上形成氧化层111，其中氧化导体层103的上表面的方法包括湿式氧化法。由于湿式氧化法会消耗部分导体层103，所以会使最终形成的氧化层111呈现中间厚、两端尖锐类似「鸟嘴(Bird’s Beak)」的形状。

接着，请参照图3E，去除氧化层111(请见图3D)，以形成浮置栅极106，其上表面为一下凹表面105且此面的边缘107呈尖角状，其中下凹表面105的边缘低于擦除栅极116的顶面。随后，于浮置栅极106上形成一栅间介电层110，再于栅间介电层110上形成控制栅极108。其中，形成控制栅极108的步骤例如于衬底100上先形成一导体层(未示出)，再去除部分导体层，直到暴露介电层118b的上表面，其中去除部分导体层的方法如回蚀刻法或化学机械研磨法(CMP)。

然后，请参照图3F，通常还可以在存储单元列形成后覆盖一层介电层140于衬底100上，再于介电层140上形成与源/漏极122电性相连的位线10。

虽然本实施方式未提到整个与非门型闪存存储单元列的制造方法，但是本领域的普通技术人员应可由上述存储单元的制造方法，来推论出依据本发明的概念所执行的与非门型闪存存储单元列的制造方法。

综上所述，本发明的特点之一是将与非门型闪存存储单元的浮置栅极设计成具有下凹表面的形状，所以不但因为增加浮置栅极与控制栅极的接合面积而增加耦合率，还因为浮置栅极具有下凹表面，且其呈尖角状的边缘低于擦除栅极顶面，故而可以提高擦除速度，进而提高存储单元效能。

此外，本发明的另一特点是在制作边缘呈尖角状的浮置栅极时先采用热氧化工艺，再将热氧化所形成的氧化物去除，使得最终形成的浮置栅极具有下凹表面，并且其边缘呈尖角状，故而可以提高擦除速度，进而提高存储单元效能。

而且，本发明在浮置栅极与控制栅极之间设置有擦除栅极，所以当存储单元列在进行擦除操作时，将不需要使电子经由隧穿氧化层从浮置栅极拉出至衬底中。因此，本发明的隧穿氧化层受到损害的次数将减少，进而保持可靠性，并可增加其寿命。

虽然本发明已以优选实施例披露如上，然而其并非用以限定本发明，本领域的普通技术人员在不脱离本发明的精神和范围内，当可作各种的改动与润饰，因此本发明的保护范围应当以所附的权利要求书所界定者为准。

Claims (16)

1.一种与非门型闪存存储单元列，包括：

一衬底；

多个第一层叠栅极结构，设置于该衬底上，每一所述第一层叠栅极结构从该衬底起依序为一擦除栅极介电层、一擦除栅极与一覆盖层；

两个第二层叠栅极结构，设置于该衬底上的所述第一层叠栅极结构最外两侧，每一所述第二层叠栅极结构从该衬底起依序为一选择栅极介电层、一选择栅极与一覆盖层；

多个控制栅极，设置于所述第一层叠栅极结构之间和各所述第二层叠栅极结构与相邻的各所述第一层叠栅极结构之间；

多个浮置栅极，设置于所述控制栅极与该衬底之间，而各所述浮置栅极具有一下凹表面，该下凹表面面对各所述控制栅极，且该下凹表面的边缘呈尖角状，其中该下凹表面的边缘低于该擦除栅极的顶面；

一栅间介电层，设置于各所述控制栅极与各所述浮置栅极之间；

一隧穿介电层，设置于各所述浮置栅极与该衬底之间及各所述浮置栅极与所述第一层叠栅极结构、所述第二层叠栅极结构之间；

多个掺杂区，设置于所述第一层叠栅极结构下的该衬底中；以及

多个源区/漏区，设置于除所述第二层叠栅极结构以外的暴露出的该衬底中。

2.如权利要求1所述的与非门型闪存存储单元列，其中该隧穿介电层的材质包括氧化硅。

3.如权利要求1所述的与非门型闪存存储单元列，其中该栅间介电层的材质包括氧化硅/氮化硅/氧化硅、氮化硅/氧化硅或氧化硅/氮化硅。

4.如权利要求1所述的与非门型闪存存储单元列，其中该覆盖层包括氧化层以及一介电层，该介电层位于该氧化层上。

5.如权利要求1所述的与非门型闪存存储单元列，还包括一P型阱区，位于该衬底中，该P型阱区的深度比所述源区/漏区的深度深。

6.一种与非门型闪存存储单元列的制造方法，包括：

于一衬底中形成多个掺杂区与多个源区/漏区，其中所述源区/漏区位于所述掺杂区外侧；

于该衬底上形成多个层叠栅极结构，其中位于所述掺杂区上的每一所述层叠栅极结构至少具有一擦除栅极以及位于与所述掺杂区相距一段距离与所述源区/漏区侧边的每一所述层叠栅极结构至少具有一选择栅极；

于该衬底上形成一隧穿介电层，覆盖该衬底、该擦除栅极与该选择栅极表面；

于所述层叠栅极结构之间形成多个浮置栅极，所述浮置栅极的顶面为一下凹表面且其边缘呈尖角状，其中该下凹表面的边缘低于该擦除栅极的顶面；

于所述浮置栅极上形成一栅间介电层；以及

于该栅间介电层上形成一控制栅极。

7.如权利要求6所述的与非门型闪存存储单元列的制造方法，其中于所述层叠栅极结构之间形成所述浮置栅极的步骤包括：

于所述层叠栅极结构之间形成一第一导体层；

去除部分该第一导体层，使该第一导体层的上表面低于所述层叠栅极结构的顶面；

氧化该第一导体层的上表面，以便于该第一导体层的上表面形成氧化层；以及

去除该氧化层，以形成所述浮置栅极。

8.如权利要求7所述的与非门型闪存存储单元列的制造方法，其中氧化该第一导体层的上表面的方法包括湿式氧化法。

9.如权利要求7所述的与非门型闪存存储单元列的制造方法，其中去除部分该第一导体层的方法包括回蚀刻法。

10.如权利要求6所述的与非门型闪存存储单元列的制造方法，其中于所述层叠栅极结构之间形成该控制栅极的步骤包括：

于该衬底上形成一第二导体层；以及

去除部分该第二导体层，直到暴露所述层叠栅极结构的上表面。

11.如权利要求10所述的与非门型闪存存储单元列的制造方法，其中去除部分该第二导体层的方法包括回蚀刻法或化学机械研磨法。

12.如权利要求6所述的与非门型闪存存储单元列的制造方法，其中该隧穿介电层的材质包括氧化硅。

13.如权利要求12所述的与非门型闪存存储单元列的制造方法，其中形成该隧穿介电层的方法包括热氧化法。

14.如权利要求6所述的与非门型闪存存储单元列的制造方法，其中该栅间介电层的材质包括氧化硅/氮化硅/氧化硅、氮化硅/氧化硅或氧化硅/氮化硅。

15.如权利要求6所述的与非门型闪存存储单元列的制造方法，其中于该衬底上形成所述层叠栅极结构的步骤包括：

于该衬底上依序形成一第一介电层、一第三导体层、氧化层以及一第二介电层；以及

定义该第二介电层、该氧化层、该第三导体层以及该第一介电层，以于所述掺杂区上形成一覆盖层、一擦除栅极以及一擦除栅极介电层以及与所述掺杂区相距一段距离与所述源区/漏区侧边形成另一覆盖层、一选择栅极以及一选择栅极介电层。

16.如权利要求15所述的与非门型闪存存储单元列的制造方法，其中于该衬底上形成该第一介电层的方法包括热氧化法。

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