JP2658910B2 - フラッシュメモリ装置およびその製造方法 - Google Patents
フラッシュメモリ装置およびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H10B—ELECTRONIC MEMORY DEVICES
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- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5612—Multilevel memory cell with more than one floating gate
Description
【０００１】
【産業上の利用分野】本発明はフラッシュメモリ装置お
よびその製造方法に関し、特にスタックド型のメモリセ
ルを有してホット・キャリアによる書き込みとＦＮトン
ネル電流によるチャネル消去とが行なわれるＮＯＲ型の
フラッシュメモリ装置およびその製造方法に関する。
よびその製造方法に関し、特にスタックド型のメモリセ
ルを有してホット・キャリアによる書き込みとＦＮトン
ネル電流によるチャネル消去とが行なわれるＮＯＲ型の
フラッシュメモリ装置およびその製造方法に関する。
【０００２】
【従来の技術】フラッシュメモリ装置のメモリセルの平
面図である図５（ａ）と図５（ａ）のＸＸ線での断面図
である図５（ｂ）とを参照すると、従来のスタックド型
のメモリセルを有するＮＯＲ型のフラッシュメモリ装置
のメモリセルの構造は、以下のようになっている。
面図である図５（ａ）と図５（ａ）のＸＸ線での断面図
である図５（ｂ）とを参照すると、従来のスタックド型
のメモリセルを有するＮＯＲ型のフラッシュメモリ装置
のメモリセルの構造は、以下のようになっている。
【０００３】１ビットのメモリセルは、Ｐ型シリコン基
板３０１表面に設けられた１つのＥＥＰＲＯＭからな
る。このＥＥＰＲＯＭは、Ｎ+ 型ソース領域３４１とＮ
+ 型ドレイン領域３４２とトンネル酸化膜３０３とフロ
ーティング・ゲート電極３１２と電極間ゲート絶縁膜３
２１とコントロール・ゲート電極３３１とから構成され
ている。これらのトンネル酸化膜３０３，フローティン
グ・ゲート電極３１２，電極間ゲート絶縁膜３２１およ
びコントロール・ゲート電極３３１は、積層されている
（スタックド型になっている）。Ｎ+ 型ソース領域３４
１およびＮ+ 型ドレイン領域３４２は、それぞれコント
ロール・ゲート電極３３１に自己整合的に、Ｐ型シリコ
ン基板３０１表面の素子形成領域に設けられている。こ
の素子形成領域は図５（ａ）の縦方向および横方向（直
交する２つの方向）にそれぞれ所要の間隔を有して設け
られた格子状の領域からなり、この素子形成領域に囲ま
れた素子分離領域にはフィールド酸化膜３０２が設けら
れている。コントロール・ゲート電極３３１はワード線
となり、同一のワード線に属するメモリセルのＮ+ 型ソ
ース領域３４１は共通になっている。隣接する２つのＮ
+ 型ソース領域３４１の間には２つのコントロール・ゲ
ート電極３３１が設けられ、これら２つのコントロール
・ゲート電極３３１の間にはＮ+ 型ドレイン領域３４２
が設けられている。２つのＮ+ 型ソース領域３４１の間
に設けられた横方向に隣接する２つのメモリセルは、１
つのＮ+ 型ドレイン領域３４２を共有している。図示は
省略するが、それぞれのＮ+ 型ドレイン領域３４２に接
続されるそれぞれのデジット線（ビット線）は、ワード
線に直交するように設けられている。
板３０１表面に設けられた１つのＥＥＰＲＯＭからな
る。このＥＥＰＲＯＭは、Ｎ+ 型ソース領域３４１とＮ
+ 型ドレイン領域３４２とトンネル酸化膜３０３とフロ
ーティング・ゲート電極３１２と電極間ゲート絶縁膜３
２１とコントロール・ゲート電極３３１とから構成され
ている。これらのトンネル酸化膜３０３，フローティン
グ・ゲート電極３１２，電極間ゲート絶縁膜３２１およ
びコントロール・ゲート電極３３１は、積層されている
（スタックド型になっている）。Ｎ+ 型ソース領域３４
１およびＮ+ 型ドレイン領域３４２は、それぞれコント
ロール・ゲート電極３３１に自己整合的に、Ｐ型シリコ
ン基板３０１表面の素子形成領域に設けられている。こ
の素子形成領域は図５（ａ）の縦方向および横方向（直
交する２つの方向）にそれぞれ所要の間隔を有して設け
られた格子状の領域からなり、この素子形成領域に囲ま
れた素子分離領域にはフィールド酸化膜３０２が設けら
れている。コントロール・ゲート電極３３１はワード線
となり、同一のワード線に属するメモリセルのＮ+ 型ソ
ース領域３４１は共通になっている。隣接する２つのＮ
+ 型ソース領域３４１の間には２つのコントロール・ゲ
ート電極３３１が設けられ、これら２つのコントロール
・ゲート電極３３１の間にはＮ+ 型ドレイン領域３４２
が設けられている。２つのＮ+ 型ソース領域３４１の間
に設けられた横方向に隣接する２つのメモリセルは、１
つのＮ+ 型ドレイン領域３４２を共有している。図示は
省略するが、それぞれのＮ+ 型ドレイン領域３４２に接
続されるそれぞれのデジット線（ビット線）は、ワード
線に直交するように設けられている。
【０００４】メモリセルへの書き込みは、そのメモリセ
ルのコントロール・ゲート電極３３１に電源電圧（例え
ば５Ｖ）より充分に高い電圧（例えば１２Ｖ）を印加
し、デジット線を介してそのメモリセルのＮ+ 型ドレイ
ン領域３４２に電源電圧より高い電圧（例えば７Ｖ）を
印加し、Ｐ型シリコン基板３０１およびＮ+ 型ソース領
域３４１を接地した状態で、１ビット毎に行なう。この
とき、Ｎ+ 型ドレイン領域３４２側からホット・キャリ
アとして発生したうちの電子がフローティング・ゲート
電極３１２に注入され、書き込み前に電源電圧より低い
正の値（例えば２Ｖ）であったメモリセルのＶTM（見掛
け上のしきい値）が電源電圧の値より高い値（例えば７
Ｖ：この値は、容量分割比により決定される範囲内にお
いて、上記バイアス条件と消去時間とから定まる）にな
る。
ルのコントロール・ゲート電極３３１に電源電圧（例え
ば５Ｖ）より充分に高い電圧（例えば１２Ｖ）を印加
し、デジット線を介してそのメモリセルのＮ+ 型ドレイ
ン領域３４２に電源電圧より高い電圧（例えば７Ｖ）を
印加し、Ｐ型シリコン基板３０１およびＮ+ 型ソース領
域３４１を接地した状態で、１ビット毎に行なう。この
とき、Ｎ+ 型ドレイン領域３４２側からホット・キャリ
アとして発生したうちの電子がフローティング・ゲート
電極３１２に注入され、書き込み前に電源電圧より低い
正の値（例えば２Ｖ）であったメモリセルのＶTM（見掛
け上のしきい値）が電源電圧の値より高い値（例えば７
Ｖ：この値は、容量分割比により決定される範囲内にお
いて、上記バイアス条件と消去時間とから定まる）にな
る。
【０００５】図５の構造のメモリセルでは、チャネル消
去もしくはブロック消去（Ｎ+ 型ソース領域３４１へＦ
Ｎトンネル電流を流す）が可能である。トンネル酸化膜
３０３に加えられるストレスを低減するため、近年では
チャネル消去が多用されている。フラッシュメモリ装置
におけるチャネル消去は、例えば４Ｋビット毎に消去さ
れる。図５に示したメモリセルでは、フローティング・
ゲート電極３１２に蓄積された電子を、トンネル酸化膜
３０３を介してＰ型シリコン基板３０１へＦＮトンネル
電流として流すことにより、消去が行なわれる。これ
は、コントロール・ゲート電極３３１が負になるように
コントロール・ゲート電極３３１とＰ型シリコン基板３
０１との間に電源電圧より充分に高いバイアス（例えば
１８Ｖ（例えば、コントロール・ゲート電極３３１に−
１５Ｖ印加し、Ｐ型シリコン基板３０１に３Ｖ印加す
る））を印加して行なわれ、ＶTMが電源電圧より低い正
の値（書き込み前のＶTMと等しくなるようにバイアスお
よび消去時間の設定を行なう）になる。
去もしくはブロック消去（Ｎ+ 型ソース領域３４１へＦ
Ｎトンネル電流を流す）が可能である。トンネル酸化膜
３０３に加えられるストレスを低減するため、近年では
チャネル消去が多用されている。フラッシュメモリ装置
におけるチャネル消去は、例えば４Ｋビット毎に消去さ
れる。図５に示したメモリセルでは、フローティング・
ゲート電極３１２に蓄積された電子を、トンネル酸化膜
３０３を介してＰ型シリコン基板３０１へＦＮトンネル
電流として流すことにより、消去が行なわれる。これ
は、コントロール・ゲート電極３３１が負になるように
コントロール・ゲート電極３３１とＰ型シリコン基板３
０１との間に電源電圧より充分に高いバイアス（例えば
１８Ｖ（例えば、コントロール・ゲート電極３３１に−
１５Ｖ印加し、Ｐ型シリコン基板３０１に３Ｖ印加す
る））を印加して行なわれ、ＶTMが電源電圧より低い正
の値（書き込み前のＶTMと等しくなるようにバイアスお
よび消去時間の設定を行なう）になる。
【０００６】
【発明が解決しようとする課題】フラッシュメモリ装置
における不良モードの１つとして、過剰消去（オーバー
イレイズ）という現象がある。通常、消去条件は、目的
の値のＶTMになるように設定してある。特定のメモリセ
ルで異常があると、消去によるＶTMの値が目的とする値
より低い値になる。これは、そのメモリセルのフローテ
ィング・ゲート電極３１２から電子が引き抜かれすぎる
ために起り、この現象を過剰消去と呼んでいる。これ
は、トンネル酸化膜３０３の点欠陥的なものに起因する
ものであろうとされているが、明確なことはまだ解って
いない。この場合でも、消去後のＶTMがＶTM〉０Ｖであ
るかぎり、再び書き込みが行なわれる。しかしながら、
このときのＶTMがＶTM〈０Ｖとなるとそのメモリセルは
デプレッション・トランジスタとなり、上記のような条
件で書き込みを行なってもこのメモリセルのＶTMは上昇
しなくなる。さらに、このメモリセルに接続するデジッ
ト線に属する他のメモリセルも、デプレッション・トラ
ンジスタであるこのメモリセルにより、このデジット線
の電圧が目的とする値に上昇しなくなるため、書き込み
が不可能（デジット線不良と呼ばれている）となる。
における不良モードの１つとして、過剰消去（オーバー
イレイズ）という現象がある。通常、消去条件は、目的
の値のＶTMになるように設定してある。特定のメモリセ
ルで異常があると、消去によるＶTMの値が目的とする値
より低い値になる。これは、そのメモリセルのフローテ
ィング・ゲート電極３１２から電子が引き抜かれすぎる
ために起り、この現象を過剰消去と呼んでいる。これ
は、トンネル酸化膜３０３の点欠陥的なものに起因する
ものであろうとされているが、明確なことはまだ解って
いない。この場合でも、消去後のＶTMがＶTM〉０Ｖであ
るかぎり、再び書き込みが行なわれる。しかしながら、
このときのＶTMがＶTM〈０Ｖとなるとそのメモリセルは
デプレッション・トランジスタとなり、上記のような条
件で書き込みを行なってもこのメモリセルのＶTMは上昇
しなくなる。さらに、このメモリセルに接続するデジッ
ト線に属する他のメモリセルも、デプレッション・トラ
ンジスタであるこのメモリセルにより、このデジット線
の電圧が目的とする値に上昇しなくなるため、書き込み
が不可能（デジット線不良と呼ばれている）となる。
【０００７】過剰消去を具体的に説明する。まず、図５
に示したメモリセルを、本発明者は次のように作成し
た。なお、このメモリセルからなるフラッシュメモリ装
置の電源電圧は５Ｖである。
に示したメモリセルを、本発明者は次のように作成し
た。なお、このメモリセルからなるフラッシュメモリ装
置の電源電圧は５Ｖである。
【０００８】（１００）の面方位を有するＰ型シリコン
基板３０１の表面不純物濃度は２×１０17ｃｍ-3程度で
あり、フィールド酸化膜３０２の膜厚は０．６μｍであ
る。熱酸化により形成されたトンネル酸化膜３０３の膜
厚は、１０ｎｍ程度である。フローティング・ゲート電
極３１２は膜厚１５０ｎｍ程度のＮ+ 型多結晶シリコン
膜から形成され、これの不純物濃度は１×１０19ｃｍ-3
以上であり、このフローティング・ゲート電極３１２は
フィールド酸化膜３０２に片側で約０．３μｍ程度延在
している。電極間ゲート絶縁膜３２１は、高温気相成長
法（ＨＴＯ）による膜厚７ｎｍ程度の酸化シリコン膜，
減圧気相成長法（ＬＰＣＶＤ）による膜厚９ｎｍ程度の
窒化シリコン膜およびＨＴＯによる膜厚４ｎｍ程度の酸
化シリコン膜が積層されてなる。このメモリセルにおけ
るコントロール・ゲート電極３３１のゲート長およびゲ
ート幅はそれぞれ０．８μｍおよび０．８μｍであり、
膜厚１５０ｎｍ程度のＮ+ 型多結晶シリコン膜と膜厚２
００ｎｍ程度のタングステン・シリサイド膜とが積層さ
れてなる。Ｎ+ 型ソース領域３４１の接合の深さは０．
４μｍ弱であり、Ｎ+ 型ソース領域３４１とコントロー
ル・ゲート電極３３１とのオーバー・ラップ（Ｎ+ 型ソ
ース領域３４１の横方向の接合の深さ）は０．２５μｍ
程度である。Ｎ+ 型ドレイン領域３４２の接合の深さは
０．１５μｍ程度であり、Ｎ+ 型ドレイン領域３４２と
コントロール・ゲート電極３３１とのオーバー・ラップ
は０．１μｍ程度である。Ｎ+ 型ソース領域３４１の接
合の深さがＮ+ 型ドレイン領域３４２の接合の深さより
深いのは、Ｎ+ 型ソース領域３４１の層抵抗を低くする
ためである。
基板３０１の表面不純物濃度は２×１０17ｃｍ-3程度で
あり、フィールド酸化膜３０２の膜厚は０．６μｍであ
る。熱酸化により形成されたトンネル酸化膜３０３の膜
厚は、１０ｎｍ程度である。フローティング・ゲート電
極３１２は膜厚１５０ｎｍ程度のＮ+ 型多結晶シリコン
膜から形成され、これの不純物濃度は１×１０19ｃｍ-3
以上であり、このフローティング・ゲート電極３１２は
フィールド酸化膜３０２に片側で約０．３μｍ程度延在
している。電極間ゲート絶縁膜３２１は、高温気相成長
法（ＨＴＯ）による膜厚７ｎｍ程度の酸化シリコン膜，
減圧気相成長法（ＬＰＣＶＤ）による膜厚９ｎｍ程度の
窒化シリコン膜およびＨＴＯによる膜厚４ｎｍ程度の酸
化シリコン膜が積層されてなる。このメモリセルにおけ
るコントロール・ゲート電極３３１のゲート長およびゲ
ート幅はそれぞれ０．８μｍおよび０．８μｍであり、
膜厚１５０ｎｍ程度のＮ+ 型多結晶シリコン膜と膜厚２
００ｎｍ程度のタングステン・シリサイド膜とが積層さ
れてなる。Ｎ+ 型ソース領域３４１の接合の深さは０．
４μｍ弱であり、Ｎ+ 型ソース領域３４１とコントロー
ル・ゲート電極３３１とのオーバー・ラップ（Ｎ+ 型ソ
ース領域３４１の横方向の接合の深さ）は０．２５μｍ
程度である。Ｎ+ 型ドレイン領域３４２の接合の深さは
０．１５μｍ程度であり、Ｎ+ 型ドレイン領域３４２と
コントロール・ゲート電極３３１とのオーバー・ラップ
は０．１μｍ程度である。Ｎ+ 型ソース領域３４１の接
合の深さがＮ+ 型ドレイン領域３４２の接合の深さより
深いのは、Ｎ+ 型ソース領域３４１の層抵抗を低くする
ためである。
【０００９】次に、図６を参照して、このようなパラメ
ータのメモリセルに対する書き込み，消去特性を説明す
る。
ータのメモリセルに対する書き込み，消去特性を説明す
る。
【００１０】書き込みのバイアス条件は、コントロール
・ゲート電極３３１に１２Ｖ印加し、Ｎ+ 型ドレイン領
域３４２に７Ｖ印加し、Ｐ型シリコン基板３０１および
Ｎ+型ソース領域３４１を接地する。１つのメモリセル
に対する書き込み時間は２０μｓｅｃである。消去のバ
イアス条件は、コントロール・ゲート電極３３１に−１
５Ｖ印加し、Ｐ型シリコン基板３０１に３Ｖ印加する。
４Ｋビット毎にチャネル消去を行ない、チャネル消去時
間は１ｓｅｃである。
・ゲート電極３３１に１２Ｖ印加し、Ｎ+ 型ドレイン領
域３４２に７Ｖ印加し、Ｐ型シリコン基板３０１および
Ｎ+型ソース領域３４１を接地する。１つのメモリセル
に対する書き込み時間は２０μｓｅｃである。消去のバ
イアス条件は、コントロール・ゲート電極３３１に−１
５Ｖ印加し、Ｐ型シリコン基板３０１に３Ｖ印加する。
４Ｋビット毎にチャネル消去を行ない、チャネル消去時
間は１ｓｅｃである。
【００１１】正常なメモリセルでは、書き込みによりＶ
TMは２Ｖから７Ｖに変化し、消去によりＶTMは７Ｖから
２Ｖに変化する。読み出しは、コントロール・ゲート電
極３３１に（電源電圧である）５Ｖ印加し、デジット線
を介してＮ+ 型ドレイン領域３４２に２Ｖ印加して行な
われる。書き込みの行なわれたメモリセルはＶTM＝７Ｖ
であるためにオフと読まれ、書き込みの行なわれたメモ
リセルはＶTM＝２Ｖであるためにオンと読まれる。異常
なメモリセルでも、過剰消去が起らないかぎり正常なメ
モリセルと同様にＶTMが変化する。
TMは２Ｖから７Ｖに変化し、消去によりＶTMは７Ｖから
２Ｖに変化する。読み出しは、コントロール・ゲート電
極３３１に（電源電圧である）５Ｖ印加し、デジット線
を介してＮ+ 型ドレイン領域３４２に２Ｖ印加して行な
われる。書き込みの行なわれたメモリセルはＶTM＝７Ｖ
であるためにオフと読まれ、書き込みの行なわれたメモ
リセルはＶTM＝２Ｖであるためにオンと読まれる。異常
なメモリセルでも、過剰消去が起らないかぎり正常なメ
モリセルと同様にＶTMが変化する。
【００１２】異常なメモリセルにおいて過剰消去が発生
してＶTM〈０Ｖとなると、上述のように、このメモリセ
ルはデプレッション・トランジスタとして振舞うため、
このメモリセルには書き込みが不可能になり、このメモ
リセルとデジット線を共有する正常なメモリセル（ＶTM
＝２Ｖ）全てが書き込めなくなる（デジット線不良）。
なお、過剰消去により０〈ＶTM〈２となる場合、次の書
き込みができたとしてもＶTM〈７Ｖとなり、書き込み，
消去の回を重ねる毎に書き込み後のＶTM，および消去後
のＶTMの値がそれぞれ低くなり、（途中でそのメモリセ
ルのみ書き込み不良となることもあるが）デジット線不
良へと到達する。また、過剰消去によりＶTM〈０Ｖとな
ったメモリセルでも消去はできるが、過剰消去によりＶ
TMの値は、消去のバイアス条件で決まる値（この条件で
は低くても−２Ｖ程度）まで、低下を続けることにな
る。
してＶTM〈０Ｖとなると、上述のように、このメモリセ
ルはデプレッション・トランジスタとして振舞うため、
このメモリセルには書き込みが不可能になり、このメモ
リセルとデジット線を共有する正常なメモリセル（ＶTM
＝２Ｖ）全てが書き込めなくなる（デジット線不良）。
なお、過剰消去により０〈ＶTM〈２となる場合、次の書
き込みができたとしてもＶTM〈７Ｖとなり、書き込み，
消去の回を重ねる毎に書き込み後のＶTM，および消去後
のＶTMの値がそれぞれ低くなり、（途中でそのメモリセ
ルのみ書き込み不良となることもあるが）デジット線不
良へと到達する。また、過剰消去によりＶTM〈０Ｖとな
ったメモリセルでも消去はできるが、過剰消去によりＶ
TMの値は、消去のバイアス条件で決まる値（この条件で
は低くても−２Ｖ程度）まで、低下を続けることにな
る。
【００１３】現状では、過剰消去の発生自体を抑止する
ことは不可能ではあるが、デジット線に冗長性（例えば
８本のデジット線に対して１本余分にデジット線を設け
ておく）を持たせることにより過剰消去によるデジット
線不良を回避している。
ことは不可能ではあるが、デジット線に冗長性（例えば
８本のデジット線に対して１本余分にデジット線を設け
ておく）を持たせることにより過剰消去によるデジット
線不良を回避している。
【００１４】本発明の目的は、フラッシュメモリ装置を
構成するメモリセルの構造とその製造方法とを改善する
ことにより、過剰消去に起因する不良発生確率を低減す
ることにある。
構成するメモリセルの構造とその製造方法とを改善する
ことにより、過剰消去に起因する不良発生確率を低減す
ることにある。
【００１５】
【課題を解決するための手段】本発明のフラッシュメモ
リ装置は、Ｐ型シリコン基板表面に設けられたＮ型のソ
ース領域およびドレイン領域と、これらのソース領域の
端部およびこれらのドレイン領域の端部に挟まれてこの
Ｐ型シリコン基板表面に設けられたチャネル領域と、ト
ンネル絶縁膜を介し，これらのソース領域およびドレイ
ン領域上に延在してこれらのチャネル領域上に設けられ
た一層のＮ型多結晶シリコン膜からなるフローティング
・ゲート電極と、電極間ゲート絶縁膜を介してこれらの
フローティング・ゲート電極上を覆うコントロール・ゲ
ート電極とからなるスタックド型のメモリセルを有し、
これらのドレイン領域からこれらのフローティング・ゲ
ート電極へのホット・キャリアの注入により書き込みが
行なわれ、ＦＮトンネル電流によるチャネル消去が行な
われるＮＯＲ型のフラッシュメモリ装置のおいて、上記
Ｎ型結晶シリコン膜が結晶粒界に沿って分割され、上記
複数のフローティング・ゲート電極の１つ１つがそれぞ
れ１つ１つのシリコン結晶粒からなり、上記シリコン結
晶粒の粒径が上記Ｎ型結晶シリコン膜の膜厚より大き
く，上記ソース領域の端部と上記ドレイン領域の端部と
の間の間隔より小さくなっており、上記複数のフローテ
ィング・ゲート電極の間の空隙が、上記電極間ゲート絶
縁膜により充填されていることを特徴とする。
リ装置は、Ｐ型シリコン基板表面に設けられたＮ型のソ
ース領域およびドレイン領域と、これらのソース領域の
端部およびこれらのドレイン領域の端部に挟まれてこの
Ｐ型シリコン基板表面に設けられたチャネル領域と、ト
ンネル絶縁膜を介し，これらのソース領域およびドレイ
ン領域上に延在してこれらのチャネル領域上に設けられ
た一層のＮ型多結晶シリコン膜からなるフローティング
・ゲート電極と、電極間ゲート絶縁膜を介してこれらの
フローティング・ゲート電極上を覆うコントロール・ゲ
ート電極とからなるスタックド型のメモリセルを有し、
これらのドレイン領域からこれらのフローティング・ゲ
ート電極へのホット・キャリアの注入により書き込みが
行なわれ、ＦＮトンネル電流によるチャネル消去が行な
われるＮＯＲ型のフラッシュメモリ装置のおいて、上記
Ｎ型結晶シリコン膜が結晶粒界に沿って分割され、上記
複数のフローティング・ゲート電極の１つ１つがそれぞ
れ１つ１つのシリコン結晶粒からなり、上記シリコン結
晶粒の粒径が上記Ｎ型結晶シリコン膜の膜厚より大き
く，上記ソース領域の端部と上記ドレイン領域の端部と
の間の間隔より小さくなっており、上記複数のフローテ
ィング・ゲート電極の間の空隙が、上記電極間ゲート絶
縁膜により充填されていることを特徴とする。
【００１６】好ましくは、上記トンネル絶縁膜の少なく
とも上面が窒化シリコン膜からなる。
とも上面が窒化シリコン膜からなる。
【００１７】本発明のフラッシュメモリ装置の製造方法
は、第１の方向とこの第１の方向に直交する第２の方向
とにそれぞれ所要の間隔を有して配置された格子状の素
子形成領域とこの素子形成領域に囲まれた素子分離領域
とからなるＰ型シリコン基板表面のこれらの素子分離領
域にフィールド酸化膜を形成し、このＰ型シリコン基板
表面の少なくともこれらの素子形成領域にトンネル絶縁
膜を形成し、全面に所定の膜厚を有するＮ型多結晶シリ
コン膜を形成する工程と、全面に所定の膜厚を有するノ
ンドープの多結晶シリコン膜を形成し、これらのノンド
ープの多結晶シリコン膜に燐の熱拡散と所定の熱処理と
を施し、これらのノンドープの多結晶シリコン膜を所望
の粒径を有するＮ型多結晶シリコン膜に変換する工程
と、上記Ｎ型多結晶シリコン膜の結晶粒界に上記トンネ
ル絶縁膜に達する空隙部を形成し、これらの上記Ｎ型多
結晶シリコン膜をＮ型のシリコン結晶粒からなる疑似Ｎ
型多結晶シリコン膜に変換する工程と、上記疑似Ｎ型多
結晶シリコン膜をエッチングして、上記第２の方向に平
行な部分の上記素子形成領域を概ね覆う帯状の複数の疑
似Ｎ型多結晶シリコン膜パターンを形成する工程と、全
面に電極間ゲート絶縁膜を形成する工程と、全面に導電
体膜を形成し、フォトレジスト・パターンをマスクにし
てこれらの導電体膜のエッチングを行ない、上記素子形
成領域における上記第１の方向に平行な部分からそれぞ
れ所定の間隔を有するコントロール・ゲート電極を隣接
する２つこれらの部分の間にそれぞれ２つずつ形成する
工程と、上記フォトレジスト・パターンをマスクにして
上記電極間ゲート絶縁膜をエッチングし、さらに、これ
らのフォトレジスト・パターンをマスクにして上記疑似
Ｎ型多結晶シリコン膜パターンをエッチングして、上記
コントロール・ゲート電極と上記素子形成領域との交差
する位置に、それぞれ上記Ｎ型のシリコン結晶粒からな
る複数のフローティング・ゲート電極を形成する工程
と、上記コントロール・ゲート電極をマスクにして、上
記素子形成領域にＮ型のソース領域とＮ型のドレイン領
域とを形成する工程とを有する。
は、第１の方向とこの第１の方向に直交する第２の方向
とにそれぞれ所要の間隔を有して配置された格子状の素
子形成領域とこの素子形成領域に囲まれた素子分離領域
とからなるＰ型シリコン基板表面のこれらの素子分離領
域にフィールド酸化膜を形成し、このＰ型シリコン基板
表面の少なくともこれらの素子形成領域にトンネル絶縁
膜を形成し、全面に所定の膜厚を有するＮ型多結晶シリ
コン膜を形成する工程と、全面に所定の膜厚を有するノ
ンドープの多結晶シリコン膜を形成し、これらのノンド
ープの多結晶シリコン膜に燐の熱拡散と所定の熱処理と
を施し、これらのノンドープの多結晶シリコン膜を所望
の粒径を有するＮ型多結晶シリコン膜に変換する工程
と、上記Ｎ型多結晶シリコン膜の結晶粒界に上記トンネ
ル絶縁膜に達する空隙部を形成し、これらの上記Ｎ型多
結晶シリコン膜をＮ型のシリコン結晶粒からなる疑似Ｎ
型多結晶シリコン膜に変換する工程と、上記疑似Ｎ型多
結晶シリコン膜をエッチングして、上記第２の方向に平
行な部分の上記素子形成領域を概ね覆う帯状の複数の疑
似Ｎ型多結晶シリコン膜パターンを形成する工程と、全
面に電極間ゲート絶縁膜を形成する工程と、全面に導電
体膜を形成し、フォトレジスト・パターンをマスクにし
てこれらの導電体膜のエッチングを行ない、上記素子形
成領域における上記第１の方向に平行な部分からそれぞ
れ所定の間隔を有するコントロール・ゲート電極を隣接
する２つこれらの部分の間にそれぞれ２つずつ形成する
工程と、上記フォトレジスト・パターンをマスクにして
上記電極間ゲート絶縁膜をエッチングし、さらに、これ
らのフォトレジスト・パターンをマスクにして上記疑似
Ｎ型多結晶シリコン膜パターンをエッチングして、上記
コントロール・ゲート電極と上記素子形成領域との交差
する位置に、それぞれ上記Ｎ型のシリコン結晶粒からな
る複数のフローティング・ゲート電極を形成する工程
と、上記コントロール・ゲート電極をマスクにして、上
記素子形成領域にＮ型のソース領域とＮ型のドレイン領
域とを形成する工程とを有する。
【００１８】好ましくは、上記Ｎ型多結晶シリコン膜の
結晶粒界に上記トンネル絶縁膜に達する空隙部を形成す
る方法が、熱燐酸によるエッチングである。あるいは、
上記トンネル絶縁膜の少なくとも上面が窒化シリコン膜
からなり、上記Ｎ型多結晶シリコン膜の結晶粒界に上記
トンネル絶縁膜に達する空隙部を形成する方法が、熱酸
化によるこのＮ型多結晶シリコン膜のこれらの結晶粒界
への酸化シリコン膜の形成と、ウェット・エッチングに
よるこの酸化シリコン膜の除去とからなる。
結晶粒界に上記トンネル絶縁膜に達する空隙部を形成す
る方法が、熱燐酸によるエッチングである。あるいは、
上記トンネル絶縁膜の少なくとも上面が窒化シリコン膜
からなり、上記Ｎ型多結晶シリコン膜の結晶粒界に上記
トンネル絶縁膜に達する空隙部を形成する方法が、熱酸
化によるこのＮ型多結晶シリコン膜のこれらの結晶粒界
への酸化シリコン膜の形成と、ウェット・エッチングに
よるこの酸化シリコン膜の除去とからなる。
【００１９】
【実施例】次に、図面を参照して本発明を説明する。
【００２０】フラッシュメモリ装置のメモリセルの平面
図である図１（ａ）と図１（ａ）のＸＸ線での断面図で
ある図１（ｂ）と図１（ｂ）の部分拡大断面図である図
１（ｃ）とを参照して、本発明の一実施例のＮＯＲ型の
フラッシュメモリ装置のスタックド型のメモリセルの構
造を説明する。
図である図１（ａ）と図１（ａ）のＸＸ線での断面図で
ある図１（ｂ）と図１（ｂ）の部分拡大断面図である図
１（ｃ）とを参照して、本発明の一実施例のＮＯＲ型の
フラッシュメモリ装置のスタックド型のメモリセルの構
造を説明する。
【００２１】１ビットのメモリセルは、（１００）の面
方位を有し，２×１０17ｃｍ-3程度の表面不純物濃度を
有するＰ型シリコン基板２０１表面に設けられた１つの
ＥＥＰＲＯＭからなる。このＥＥＰＲＯＭは、Ｎ+ 型ソ
ース領域２４１ａとＮ+ 型ドレイン領域２４２ａとトン
ネル酸化膜２０３とフローティング・ゲート電極２１２
ａ，２１２ｂ，２１２ｃ，２１２ｄと電極間ゲート絶縁
膜２２１ａとコントロール・ゲート電極２３１とから構
成されている。トンネル酸化膜２０３は熱酸化により形
成され、この膜厚は１０ｎｍ程度である。これらのトン
ネル酸化膜２０３とフローティング・ゲート電極２１２
ａ，２１２ｂ等と電極間ゲート絶縁膜２２１ａとコント
ロール・ゲート電極２３１とは、積層されている（スタ
ックド型になっている）。
方位を有し，２×１０17ｃｍ-3程度の表面不純物濃度を
有するＰ型シリコン基板２０１表面に設けられた１つの
ＥＥＰＲＯＭからなる。このＥＥＰＲＯＭは、Ｎ+ 型ソ
ース領域２４１ａとＮ+ 型ドレイン領域２４２ａとトン
ネル酸化膜２０３とフローティング・ゲート電極２１２
ａ，２１２ｂ，２１２ｃ，２１２ｄと電極間ゲート絶縁
膜２２１ａとコントロール・ゲート電極２３１とから構
成されている。トンネル酸化膜２０３は熱酸化により形
成され、この膜厚は１０ｎｍ程度である。これらのトン
ネル酸化膜２０３とフローティング・ゲート電極２１２
ａ，２１２ｂ等と電極間ゲート絶縁膜２２１ａとコント
ロール・ゲート電極２３１とは、積層されている（スタ
ックド型になっている）。
【００２２】フローティング・ゲート電極２１２ａ，２
１２ｂ，２１２ｃ，２１２ｄは、それぞれ１つのシリコ
ン結晶粒からなり、これらのシリコン結晶粒は５×１０
20ｃｍ-3程度の不純物濃度を有する。これらのシリコン
結晶粒の高さは１５０ｎｍ程度であり、これらのシリコ
ン結晶粒の粒径は０．２〜０．３５ｎｍ程度（シリコン
結晶粒の高さである０．１５μｍより大きく，Ｎ+ 型ソ
ース領域２４１ａとＮ+ 型ドレイン領域２４２ａとの間
隔である０．４５μｍより小さい）である。フローティ
ング・ゲート電極２１２ａはチャネル領域側のＮ+ 型ソ
ース領域２４１ａの端部上を覆い、フローティング・ゲ
ート電極２１２ｂはチャネル領域側のＮ+ 型ドレイン領
域２４２ａの端部上を覆い、フローティング・ゲート電
極２１２ｃはチャネル領域上に設けられ、フローティン
グ・ゲート電極２１２ｄはチャネル領域側のＮ+ 型ソー
ス領域２４１ａ端部上もしくはフィールド酸化膜２０２
上に設けられている。すなわち、フローティング・ゲー
ト電極２１２ａ，２１２ｂ，２１２ｃ，２１２ｄには、
Ｎ+ 型ソース領域２４１ａ端部上並びにＮ+ 型ドレイン
領域２４２ａ端部上を同時に覆うものはない。
１２ｂ，２１２ｃ，２１２ｄは、それぞれ１つのシリコ
ン結晶粒からなり、これらのシリコン結晶粒は５×１０
20ｃｍ-3程度の不純物濃度を有する。これらのシリコン
結晶粒の高さは１５０ｎｍ程度であり、これらのシリコ
ン結晶粒の粒径は０．２〜０．３５ｎｍ程度（シリコン
結晶粒の高さである０．１５μｍより大きく，Ｎ+ 型ソ
ース領域２４１ａとＮ+ 型ドレイン領域２４２ａとの間
隔である０．４５μｍより小さい）である。フローティ
ング・ゲート電極２１２ａはチャネル領域側のＮ+ 型ソ
ース領域２４１ａの端部上を覆い、フローティング・ゲ
ート電極２１２ｂはチャネル領域側のＮ+ 型ドレイン領
域２４２ａの端部上を覆い、フローティング・ゲート電
極２１２ｃはチャネル領域上に設けられ、フローティン
グ・ゲート電極２１２ｄはチャネル領域側のＮ+ 型ソー
ス領域２４１ａ端部上もしくはフィールド酸化膜２０２
上に設けられている。すなわち、フローティング・ゲー
ト電極２１２ａ，２１２ｂ，２１２ｃ，２１２ｄには、
Ｎ+ 型ソース領域２４１ａ端部上並びにＮ+ 型ドレイン
領域２４２ａ端部上を同時に覆うものはない。
【００２３】それぞれのフローティング・ゲート電極２
１２ａ，２１２ｂ，２１２ｃ，２１２ｄの間には、１０
ｎｍ前後の間隔（ＳＥＭ観察から得られた値）を有する
空隙部２５５ａが設けられている。この空隙部２５５ａ
には、電極間ゲート絶縁膜２２１ａが充填されている。
電極間ゲート絶縁膜２２１ａは、例えば、ＨＴＯによる
膜厚７ｎｍ程度の酸化シリコン膜２６１，ＬＰＣＶＤに
よる膜厚９ｎｍ程度の窒化シリコン膜２６２およびＨＴ
Ｏによる膜厚４ｎｍ程度の酸化シリコン膜２６３が積層
されてなる。ワード線となるコントロール・ゲート電極
２３１のゲート長およびゲート幅はそれぞれ０．８μｍ
および０．８μｍであり、これらのコントロール・ゲー
ト電極２３１は例えば膜厚１５０ｎｍ程度のＮ+ 型多結
晶シリコン膜に膜厚２００ｎｍ程度のタングステン・シ
リサイド膜が積層された導電体膜からなる。
１２ａ，２１２ｂ，２１２ｃ，２１２ｄの間には、１０
ｎｍ前後の間隔（ＳＥＭ観察から得られた値）を有する
空隙部２５５ａが設けられている。この空隙部２５５ａ
には、電極間ゲート絶縁膜２２１ａが充填されている。
電極間ゲート絶縁膜２２１ａは、例えば、ＨＴＯによる
膜厚７ｎｍ程度の酸化シリコン膜２６１，ＬＰＣＶＤに
よる膜厚９ｎｍ程度の窒化シリコン膜２６２およびＨＴ
Ｏによる膜厚４ｎｍ程度の酸化シリコン膜２６３が積層
されてなる。ワード線となるコントロール・ゲート電極
２３１のゲート長およびゲート幅はそれぞれ０．８μｍ
および０．８μｍであり、これらのコントロール・ゲー
ト電極２３１は例えば膜厚１５０ｎｍ程度のＮ+ 型多結
晶シリコン膜に膜厚２００ｎｍ程度のタングステン・シ
リサイド膜が積層された導電体膜からなる。
【００２４】Ｎ+ 型ソース領域２４１ａおよびＮ+ 型ド
レイン領域２４２ａは、それぞれコントロール・ゲート
電極２３１に自己整合的に、Ｐ型シリコン基板２０１表
面の素子形成領域に設けられている。この素子形成領域
は図１（ａ）の縦方向および横方向（直交する２つの方
向）にそれぞれ所要の間隔を有して設けられた格子状の
領域からなる。Ｎ+ 型ソース領域２４１ａの接合の深さ
は０．４μｍ弱であり、Ｎ+ 型ソース領域２４１ａとコ
ントロール・ゲート電極２３１とのオーバー・ラップ
（Ｎ+ 型ソース領域２４１ａの横方向の接合の深さ）は
０．２５μｍ程度である。Ｎ+ 型ドレイン領域２４２ａ
の接合の深さは０．１５μｍ程度であり、Ｎ+ 型ドレイ
ン領域２４２ａとコントロール・ゲート電極２３１との
オーバー・ラップは０．１μｍ程度である。Ｎ + 型ソー
ス領域２４１ａの接合の深さがＮ + 型ドレイン領域２４
２ａの接合の深さより深いのは、Ｎ + 型ソース領域２４
１ａの層抵抗を低くするためである。コントロール・ゲ
ート電極２３１は（図１（ａ）の）縦方向に平行に設け
られている。同一のワード線に属するメモリセルのＮ+
型ソース領域２４１ａは共通になっている。隣接する２
つのＮ+ 型ソース領域２４１ａの間には２つのコントロ
ール・ゲート電極２３１が設けられ、これら２つのコン
トロール・ゲート電極２３１の間にはＮ+ 型ドレイン領
域２４２ａが設けられている。２つのＮ+ 型ソース領域
２４１ａの間に設けられた横方向に隣接する２つのメモ
リセルは、１つのＮ+ 型ドレイン領域２４２ａを共有し
ている。図示は省略するが、それぞれのＮ+ 型ドレイン
領域２４２ａに接続されるそれぞれのデジット線（ビッ
ト線）は、ワード線に直交するように設けられている。
上記素子形成領域に囲まれた素子分離領域には、膜厚
０．６μｍ程度のフィールド酸化膜２０２が設けられて
いる。
レイン領域２４２ａは、それぞれコントロール・ゲート
電極２３１に自己整合的に、Ｐ型シリコン基板２０１表
面の素子形成領域に設けられている。この素子形成領域
は図１（ａ）の縦方向および横方向（直交する２つの方
向）にそれぞれ所要の間隔を有して設けられた格子状の
領域からなる。Ｎ+ 型ソース領域２４１ａの接合の深さ
は０．４μｍ弱であり、Ｎ+ 型ソース領域２４１ａとコ
ントロール・ゲート電極２３１とのオーバー・ラップ
（Ｎ+ 型ソース領域２４１ａの横方向の接合の深さ）は
０．２５μｍ程度である。Ｎ+ 型ドレイン領域２４２ａ
の接合の深さは０．１５μｍ程度であり、Ｎ+ 型ドレイ
ン領域２４２ａとコントロール・ゲート電極２３１との
オーバー・ラップは０．１μｍ程度である。Ｎ + 型ソー
ス領域２４１ａの接合の深さがＮ + 型ドレイン領域２４
２ａの接合の深さより深いのは、Ｎ + 型ソース領域２４
１ａの層抵抗を低くするためである。コントロール・ゲ
ート電極２３１は（図１（ａ）の）縦方向に平行に設け
られている。同一のワード線に属するメモリセルのＮ+
型ソース領域２４１ａは共通になっている。隣接する２
つのＮ+ 型ソース領域２４１ａの間には２つのコントロ
ール・ゲート電極２３１が設けられ、これら２つのコン
トロール・ゲート電極２３１の間にはＮ+ 型ドレイン領
域２４２ａが設けられている。２つのＮ+ 型ソース領域
２４１ａの間に設けられた横方向に隣接する２つのメモ
リセルは、１つのＮ+ 型ドレイン領域２４２ａを共有し
ている。図示は省略するが、それぞれのＮ+ 型ドレイン
領域２４２ａに接続されるそれぞれのデジット線（ビッ
ト線）は、ワード線に直交するように設けられている。
上記素子形成領域に囲まれた素子分離領域には、膜厚
０．６μｍ程度のフィールド酸化膜２０２が設けられて
いる。
【００２５】図１と、フラッシュメモリ装置のメモリセ
ルの主要製造工程の断面図であり，図１（ａ）のＸＸ線
での断面図である図２とを参照し、フローティング・ゲ
ート電極の形成を中心に上記一実施例の製造方法を説明
する。
ルの主要製造工程の断面図であり，図１（ａ）のＸＸ線
での断面図である図２とを参照し、フローティング・ゲ
ート電極の形成を中心に上記一実施例の製造方法を説明
する。
【００２６】まず、（１００）の面方位を有し，２×１
０ 17 ｃｍ -3 程度の表面不純物濃度を有するＰ型シリコン
基板２０１表面の第１の方向（縦方向）とこの方向に直
交する第２の方向（横方向）とにそれぞれ所要の間隔を
有して配置された格子状の素子形成領域に囲まれた素子
分離領域に、膜厚０．６μｍ程度のＬＯＣＯＳ型のフィ
ールド酸化膜２０２が形成される。Ｐ型シリコン基板２
０１表面の上記素子形成領域に、熱酸化により膜厚１０
ｎｍ程度のトンネル酸化膜２０３が形成される。この素
子分離領域の第２の方向の部分の幅は、０．８μｍであ
る。なお、設計目標に応じて、このトンネル酸化膜１０
３を急速熱窒化して、トンネル酸化膜２０３の上面に窒
化シリコン膜を形成することもある。また、トンネル酸
化膜２０３の代りに、ＣＶＤによる窒化シリコン膜等か
らなるトンネル絶縁膜を採用することもある。続いて、
６５０℃程度のＣＶＤにより、全面に膜厚１５０ｎｍ程
度のノンドープの多結晶シリコン膜（図示せず）が形成
される。この多結晶シリコン膜に８５０℃の燐拡散と９
８０℃の窒素雰囲気での熱処理とが施され、この多結晶
シリコン膜は５×１０20ｃｍ-3程度の不純物濃度を有
し，０．２〜０．３５ｎｍ程度の粒径を有するＮ+ 型多
結晶シリコン膜２１１に変換される。このＮ+型多結晶
シリコン膜２１１は、シリコン結晶粒が積層された姿態
は有さずに、１層のシリコン結晶粒が連なる姿態を有し
ている〔図２（ａ），図１（ａ）〕。
０ 17 ｃｍ -3 程度の表面不純物濃度を有するＰ型シリコン
基板２０１表面の第１の方向（縦方向）とこの方向に直
交する第２の方向（横方向）とにそれぞれ所要の間隔を
有して配置された格子状の素子形成領域に囲まれた素子
分離領域に、膜厚０．６μｍ程度のＬＯＣＯＳ型のフィ
ールド酸化膜２０２が形成される。Ｐ型シリコン基板２
０１表面の上記素子形成領域に、熱酸化により膜厚１０
ｎｍ程度のトンネル酸化膜２０３が形成される。この素
子分離領域の第２の方向の部分の幅は、０．８μｍであ
る。なお、設計目標に応じて、このトンネル酸化膜１０
３を急速熱窒化して、トンネル酸化膜２０３の上面に窒
化シリコン膜を形成することもある。また、トンネル酸
化膜２０３の代りに、ＣＶＤによる窒化シリコン膜等か
らなるトンネル絶縁膜を採用することもある。続いて、
６５０℃程度のＣＶＤにより、全面に膜厚１５０ｎｍ程
度のノンドープの多結晶シリコン膜（図示せず）が形成
される。この多結晶シリコン膜に８５０℃の燐拡散と９
８０℃の窒素雰囲気での熱処理とが施され、この多結晶
シリコン膜は５×１０20ｃｍ-3程度の不純物濃度を有
し，０．２〜０．３５ｎｍ程度の粒径を有するＮ+ 型多
結晶シリコン膜２１１に変換される。このＮ+型多結晶
シリコン膜２１１は、シリコン結晶粒が積層された姿態
は有さずに、１層のシリコン結晶粒が連なる姿態を有し
ている〔図２（ａ），図１（ａ）〕。
【００２７】上記Ｎ+ 型多結晶シリコン膜２１１は結晶
粒界に高濃度の燐が偏析しているため、熱燐酸のよるウ
ェット・エッチングによりこのＮ+ 型多結晶シリコン膜
２１１の結晶粒界が選択的にエッチングされる。これに
より、Ｎ+ 型多結晶シリコン膜２１１は、これの結晶粒
界に沿って広げられた空隙部２５５ａにより、シリコン
結晶粒２１１ａに分断される。本一実施例では、Ｎ+ 型
多結晶シリコン膜２１１の結晶粒がＮ+ 型多結晶シリコ
ン膜２１１の膜厚より大きかったため、空隙部２５５ａ
は概ねＰ型シリコン基板２０１表面に対して垂直にな
る。また、それぞれのシリコン結晶粒２１１ａの上面の
高さは、ほぼ一致している〔図２（ｂ）〕。
粒界に高濃度の燐が偏析しているため、熱燐酸のよるウ
ェット・エッチングによりこのＮ+ 型多結晶シリコン膜
２１１の結晶粒界が選択的にエッチングされる。これに
より、Ｎ+ 型多結晶シリコン膜２１１は、これの結晶粒
界に沿って広げられた空隙部２５５ａにより、シリコン
結晶粒２１１ａに分断される。本一実施例では、Ｎ+ 型
多結晶シリコン膜２１１の結晶粒がＮ+ 型多結晶シリコ
ン膜２１１の膜厚より大きかったため、空隙部２５５ａ
は概ねＰ型シリコン基板２０１表面に対して垂直にな
る。また、それぞれのシリコン結晶粒２１１ａの上面の
高さは、ほぼ一致している〔図２（ｂ）〕。
【００２８】次に、素子形成領域の第２の方向（横方
向）を覆う（第２の方向に平行な）帯状のフォトレジス
ト膜パターン（図示せず）をマスクにしたシリコンの選
択異方性エッチングによりシリコン結晶粒２１１ａから
なる不連続膜がパターニングされる。このシリコン結晶
粒２１１ａからなる不連続膜パターンは第１の方向の両
側でフィールド酸化膜１０２上にそれぞれ０．３μｍ程
度延在している。その後、例えば、ＨＴＯにより膜厚７
ｎｍ程度の酸化シリコン膜２６１が形成され、ＬＰＣＶ
Ｄにより膜厚９ｎｍ程度の窒化シリコン膜２６２が形成
され、さらに、ＨＴＯにより膜厚４ｎｍ程度の酸化シリ
コン膜２６３が形成され、これら３層の積層膜からなる
電極間ゲート絶縁膜２２１ａが形成される。この場合、
特に酸化シリコン膜２６１の成長速度は極めて低く設定
されており、例えば約０．２ｎｍ／ｍｉｎである。この
ように酸化シリコン膜２６１の成長速度を極めて低く設
定することにより、上記空隙部２５５ａの充填が良好に
行なえる〔図２（ｃ）〕。なお、電極間ゲート絶縁膜２
２１ａとしては上記の膜厚，構成に限定されるものでは
ない、例えば、上記酸化シリコン膜２６１を形成した
後、１１００℃のＮ2 Ｏ雰囲気でこの酸化シリコン膜２
６１を急速熱窒化し、この酸化シリコン膜２６１表面に
窒化シリコン膜を形成する方法もある。
向）を覆う（第２の方向に平行な）帯状のフォトレジス
ト膜パターン（図示せず）をマスクにしたシリコンの選
択異方性エッチングによりシリコン結晶粒２１１ａから
なる不連続膜がパターニングされる。このシリコン結晶
粒２１１ａからなる不連続膜パターンは第１の方向の両
側でフィールド酸化膜１０２上にそれぞれ０．３μｍ程
度延在している。その後、例えば、ＨＴＯにより膜厚７
ｎｍ程度の酸化シリコン膜２６１が形成され、ＬＰＣＶ
Ｄにより膜厚９ｎｍ程度の窒化シリコン膜２６２が形成
され、さらに、ＨＴＯにより膜厚４ｎｍ程度の酸化シリ
コン膜２６３が形成され、これら３層の積層膜からなる
電極間ゲート絶縁膜２２１ａが形成される。この場合、
特に酸化シリコン膜２６１の成長速度は極めて低く設定
されており、例えば約０．２ｎｍ／ｍｉｎである。この
ように酸化シリコン膜２６１の成長速度を極めて低く設
定することにより、上記空隙部２５５ａの充填が良好に
行なえる〔図２（ｃ）〕。なお、電極間ゲート絶縁膜２
２１ａとしては上記の膜厚，構成に限定されるものでは
ない、例えば、上記酸化シリコン膜２６１を形成した
後、１１００℃のＮ2 Ｏ雰囲気でこの酸化シリコン膜２
６１を急速熱窒化し、この酸化シリコン膜２６１表面に
窒化シリコン膜を形成する方法もある。
【００２９】次に、例えば膜厚１５０ｎｍ程度のＮ + 型
多結晶シリコン膜と膜厚２００ｎｍ程度のタングステン
・シリサイド膜とが順次成膜され、積層された導電体膜
が形成される。その後、この導電体膜の表面に、０．８
μｍの幅を有し，素子形成領域の第１の方向（縦方向）
に平行な部分との間に０．３５μｍ程度の間隔を有す る
帯状のフォトレジスト膜パターン（図示せず）が形成さ
れる。このフォトレジスト膜パターンをマスクにして、
これらタングステン・シリサイド膜およびＮ + 型多結晶
シリコン膜が順次異方性エッチングされ、これらＮ + 型
多結晶シリコン膜およびタングステン・シリサイド膜が
積層してなるコントロール・ゲート電極２３１が形成さ
れる。なお、コントロール・ゲート電極２３１を構成す
る導電体膜は、（膜厚も含めて）これらのＮ + 型多結晶
シリコン膜およびタングステン・シリサイド膜に限定さ
れるものではない。さらに上記フォトレジスト膜パター
ンをマスクにして、電極間ゲート絶縁膜２２１ａおよび
シリコン結晶粒２１１ａからなる上記不連続膜パターン
が順次異方性エッチングされ、シリコン結晶粒２１１ａ
の不連続膜からなり，１つ１つのシリコン結晶粒２１１
ａからなるフローティング・ゲート電極２１２ａ，２１
２ｂ，２１２ｃ，２１２ｄが形成される。
多結晶シリコン膜と膜厚２００ｎｍ程度のタングステン
・シリサイド膜とが順次成膜され、積層された導電体膜
が形成される。その後、この導電体膜の表面に、０．８
μｍの幅を有し，素子形成領域の第１の方向（縦方向）
に平行な部分との間に０．３５μｍ程度の間隔を有す る
帯状のフォトレジスト膜パターン（図示せず）が形成さ
れる。このフォトレジスト膜パターンをマスクにして、
これらタングステン・シリサイド膜およびＮ + 型多結晶
シリコン膜が順次異方性エッチングされ、これらＮ + 型
多結晶シリコン膜およびタングステン・シリサイド膜が
積層してなるコントロール・ゲート電極２３１が形成さ
れる。なお、コントロール・ゲート電極２３１を構成す
る導電体膜は、（膜厚も含めて）これらのＮ + 型多結晶
シリコン膜およびタングステン・シリサイド膜に限定さ
れるものではない。さらに上記フォトレジスト膜パター
ンをマスクにして、電極間ゲート絶縁膜２２１ａおよび
シリコン結晶粒２１１ａからなる上記不連続膜パターン
が順次異方性エッチングされ、シリコン結晶粒２１１ａ
の不連続膜からなり，１つ１つのシリコン結晶粒２１１
ａからなるフローティング・ゲート電極２１２ａ，２１
２ｂ，２１２ｃ，２１２ｄが形成される。
【００３０】Ｏ 2 プラズマによるアッシング等により上
記フォトレジスト膜パターンが除去され、露出した部分
のトンネル酸化膜２０３がエッチングされた後、コント
ロール・ゲート電極２３１側面の一部，素子形成領域お
よびフローティング・ゲート電極２１２ａ，２１２ｄ側
面の露出した部分に１０〜２０ｎｍ程度の酸化シリコン
膜（図示せず）が熱酸化により形成される。続いて、隣
接する２つの素子形成領域の第１の方向に平行な部分の
間に設けられた２つのコントロール・ゲート電極２３１
に挟まれた素子形成領域（第２の方向に平行な部分の一
部）を覆う姿態を有するフォトレジスト膜パターン（図
示せず）が形成され、このフォトレジスト膜パターン，
フィールド酸化膜２０２等をマスクにして、露出した素
子形成領域であるＮ + 型ソース領域の形成予定領域に燐
および砒素のイオン注入が行なわれ、このフォトレジス
ト膜パターンが除去された後、さらに、コントロール・
ゲート電極２３１およびフィールド酸化膜２０２をマス
クにして、素子形成領域のＮ + 型ソース領域の形成予定
領域およびＮ + 型ドレイン領域の形成予定領域に砒素の
イオン注入が行なわれる。さらに熱処理が施されること
により、これらのＮ + 型ソース領域の形成予定領域およ
びＮ + 型ドレイン領域の形成予定領域に、それぞれＮ +
型ソース領域２４１ａおよびＮ+ 型ドレイン領域２４２
ａが形成される。その後、図示は省略するが、層間絶縁
膜の成膜，コンタクト孔の形成およびデジット線の形成
等が行なわれる〔図１〕。
記フォトレジスト膜パターンが除去され、露出した部分
のトンネル酸化膜２０３がエッチングされた後、コント
ロール・ゲート電極２３１側面の一部，素子形成領域お
よびフローティング・ゲート電極２１２ａ，２１２ｄ側
面の露出した部分に１０〜２０ｎｍ程度の酸化シリコン
膜（図示せず）が熱酸化により形成される。続いて、隣
接する２つの素子形成領域の第１の方向に平行な部分の
間に設けられた２つのコントロール・ゲート電極２３１
に挟まれた素子形成領域（第２の方向に平行な部分の一
部）を覆う姿態を有するフォトレジスト膜パターン（図
示せず）が形成され、このフォトレジスト膜パターン，
フィールド酸化膜２０２等をマスクにして、露出した素
子形成領域であるＮ + 型ソース領域の形成予定領域に燐
および砒素のイオン注入が行なわれ、このフォトレジス
ト膜パターンが除去された後、さらに、コントロール・
ゲート電極２３１およびフィールド酸化膜２０２をマス
クにして、素子形成領域のＮ + 型ソース領域の形成予定
領域およびＮ + 型ドレイン領域の形成予定領域に砒素の
イオン注入が行なわれる。さらに熱処理が施されること
により、これらのＮ + 型ソース領域の形成予定領域およ
びＮ + 型ドレイン領域の形成予定領域に、それぞれＮ +
型ソース領域２４１ａおよびＮ+ 型ドレイン領域２４２
ａが形成される。その後、図示は省略するが、層間絶縁
膜の成膜，コンタクト孔の形成およびデジット線の形成
等が行なわれる〔図１〕。
【００３１】なお、Ｎ + 型多結晶シリコン膜の不純物濃
度が低く，このＮ + 型多結晶シリコン膜が粒径の小さな
シリコン結晶粒からなるなる場合、本実施例を適用する
ことは好ましくない。このような場合、このＮ + 型多結
晶シリコン膜を熱燐酸のウェット・エッチングにより形
成される空隙部の幅は、上記空隙部２６６ａの幅より狭
くなる。また、このようなＮ + 型多結晶シリコン膜は複
数層のシリコン結晶粒が積層されてなることから、この
空隙部の形状は、空隙部２５５ａの形状のように単純で
はなく、Ｐ型シリコン基板表面に対して種々の傾きを有
することになる。このため、このエッチングによりシリ
コン結晶粒の欠落も生じ、フローティング・ゲート電極
の加工性に問題を生じ、電極間ゲート絶縁膜の形成に困
難を生じ、さらにはメモリセルの電気特性のばらつき，
信頼性の劣化等が生じることになる。
度が低く，このＮ + 型多結晶シリコン膜が粒径の小さな
シリコン結晶粒からなるなる場合、本実施例を適用する
ことは好ましくない。このような場合、このＮ + 型多結
晶シリコン膜を熱燐酸のウェット・エッチングにより形
成される空隙部の幅は、上記空隙部２６６ａの幅より狭
くなる。また、このようなＮ + 型多結晶シリコン膜は複
数層のシリコン結晶粒が積層されてなることから、この
空隙部の形状は、空隙部２５５ａの形状のように単純で
はなく、Ｐ型シリコン基板表面に対して種々の傾きを有
することになる。このため、このエッチングによりシリ
コン結晶粒の欠落も生じ、フローティング・ゲート電極
の加工性に問題を生じ、電極間ゲート絶縁膜の形成に困
難を生じ、さらにはメモリセルの電気特性のばらつき，
信頼性の劣化等が生じることになる。
【００３２】上記一実施例は、過剰消去自体の発生確率
は低減できないが、過剰消去に起因した不良発生確率の
低減に関しては有効である。過剰消去に起因したこの不
良発生確率は、厳密には、フローティング・ゲート電極
２１２ｂの面積の和と、フローティング・ゲート電極２
１２ａおよびフローティング・ゲート電極２１２ｃの面
積の和との比により規定される。
は低減できないが、過剰消去に起因した不良発生確率の
低減に関しては有効である。過剰消去に起因したこの不
良発生確率は、厳密には、フローティング・ゲート電極
２１２ｂの面積の和と、フローティング・ゲート電極２
１２ａおよびフローティング・ゲート電極２１２ｃの面
積の和との比により規定される。
【００３３】フラッシュメモリ装置のメモリセルの平面
図である図３（ａ）と、図３（ａ）のＸＸ線での断面図
である図３（ｂ）と、主要製造工程の断面図であり，図
３（ａ）のＸＸ線での断面図である図４とを併せて参照
すると、本発明の上記一実施例の応用例によるＮＯＲ型
のフラッシュメモリ装置のスタックド型のメモリセル
は、上記一実施例とは主としてフローティング・ゲート
電極の形成方法が異なり、以下のように形成される。
図である図３（ａ）と、図３（ａ）のＸＸ線での断面図
である図３（ｂ）と、主要製造工程の断面図であり，図
３（ａ）のＸＸ線での断面図である図４とを併せて参照
すると、本発明の上記一実施例の応用例によるＮＯＲ型
のフラッシュメモリ装置のスタックド型のメモリセル
は、上記一実施例とは主としてフローティング・ゲート
電極の形成方法が異なり、以下のように形成される。
【００３４】まず、Ｐ型シリコン基板２０１表面の素子
分離領域にフィールド酸化膜２０２が形成される。素子
形成領域に酸化シリコン膜が形成された後、ＲＴＮによ
りこの酸化シリコン膜およびフィールド酸化膜２０２表
面が窒化され、素子形成領域には上面が窒化シリコン膜
からなるトンネル絶縁膜２０４が形成される。その後、
上記一実施例と同様に、Ｎ+ 型多結晶シリコン膜２１１
が形成される〔図４（ａ）〕。
分離領域にフィールド酸化膜２０２が形成される。素子
形成領域に酸化シリコン膜が形成された後、ＲＴＮによ
りこの酸化シリコン膜およびフィールド酸化膜２０２表
面が窒化され、素子形成領域には上面が窒化シリコン膜
からなるトンネル絶縁膜２０４が形成される。その後、
上記一実施例と同様に、Ｎ+ 型多結晶シリコン膜２１１
が形成される〔図４（ａ）〕。
【００３５】次に、熱酸化によりＮ+ 型多結晶シリコン
膜２１１の表面および結晶粒界に酸化シリコン膜２１４
が形成され、Ｎ+ 型多結晶シリコン膜２１１はシリコン
結晶粒２１１ｂからなる不連続膜に変換される。ＳＥＭ
観察によると、この酸化シリコン膜２１４の膜厚は、Ｎ
+ 型多結晶シリコン膜２１１の上面であった部分では４
０〜５０ｎｍであり、シリコン結晶粒２１１ｂの間では
２０〜３０ｎｍである〔図４（ｂ）〕。
膜２１１の表面および結晶粒界に酸化シリコン膜２１４
が形成され、Ｎ+ 型多結晶シリコン膜２１１はシリコン
結晶粒２１１ｂからなる不連続膜に変換される。ＳＥＭ
観察によると、この酸化シリコン膜２１４の膜厚は、Ｎ
+ 型多結晶シリコン膜２１１の上面であった部分では４
０〜５０ｎｍであり、シリコン結晶粒２１１ｂの間では
２０〜３０ｎｍである〔図４（ｂ）〕。
【００３６】次に、バッファード弗酸によるウェット・
エッチングにより、上記酸化シリコン膜２１４が選択的
に除去され、空隙部２５５ｂが顕在化する。このウェッ
ト・エッチングに際して、上記トンネル絶縁膜２０４の
上面は窒化シリコン膜からなるため、このトンネル絶縁
膜２０４のエッチングは回避される〔図４（ｃ）〕。
エッチングにより、上記酸化シリコン膜２１４が選択的
に除去され、空隙部２５５ｂが顕在化する。このウェッ
ト・エッチングに際して、上記トンネル絶縁膜２０４の
上面は窒化シリコン膜からなるため、このトンネル絶縁
膜２０４のエッチングは回避される〔図４（ｃ）〕。
【００３７】続いて、上記一実施例と同様の方法によ
り、シリコン結晶粒２１１ｂからなる不連続膜がパター
ニングされ、電極間ゲート絶縁膜２２１ｂが形成され
る。さらに、コントロール・ゲート電極２３２やシリコ
ン結晶粒２１１ａの不連続膜からなるフローティング・
ゲート電極２１３ａ，２１３ｂ，２１３ｃ，２１３ｄが
形成され、Ｎ+ 型ソース領域２４１ｂ，Ｎ+ 型ドレイン
領域２４２ｂが形成される。その後、層間絶縁膜の成
膜，コンタクト孔の形成およびデジット線の形成等が行
なわれる〔図３（ａ），（ｂ）〕。
り、シリコン結晶粒２１１ｂからなる不連続膜がパター
ニングされ、電極間ゲート絶縁膜２２１ｂが形成され
る。さらに、コントロール・ゲート電極２３２やシリコ
ン結晶粒２１１ａの不連続膜からなるフローティング・
ゲート電極２１３ａ，２１３ｂ，２１３ｃ，２１３ｄが
形成され、Ｎ+ 型ソース領域２４１ｂ，Ｎ+ 型ドレイン
領域２４２ｂが形成される。その後、層間絶縁膜の成
膜，コンタクト孔の形成およびデジット線の形成等が行
なわれる〔図３（ａ），（ｂ）〕。
【００３８】上記応用例は、上記第２の実施例の有する
効果を有している。
効果を有している。
【００３９】
【発明の効果】以上説明したように、本発明のフラッシ
ュメモリ装置は、メモリセルのフローティング・ゲート
電極がソース領域およびドレイン領域の両端部上に同時
に延在しない姿態を有してシリコン結晶粒により分割さ
れた複数のフローティング・ゲート電極からなることか
ら、過剰消去自体の発生確率は低減できないものの、過
剰消去に起因する不良発生確率を低減することが可能に
なる。
ュメモリ装置は、メモリセルのフローティング・ゲート
電極がソース領域およびドレイン領域の両端部上に同時
に延在しない姿態を有してシリコン結晶粒により分割さ
れた複数のフローティング・ゲート電極からなることか
ら、過剰消去自体の発生確率は低減できないものの、過
剰消去に起因する不良発生確率を低減することが可能に
なる。
【図１】本発明の一実施例の平面図および断面図であ
る。
る。
【図２】上記一実施例の主要製造工程の断面図であり、
図１（ａ）のＸＸ線での断面図である。
図１（ａ）のＸＸ線での断面図である。
【図３】上記一実施例の応用例の平面図および断面図で
ある。
ある。
【図４】上記応用例の主要製造工程の断面図であり、図
３（ａ）のＸＸ線での断面図である。
３（ａ）のＸＸ線での断面図である。
【図５】従来のフラッシュメモリ装置のメモリセルの平
面図および断面図である。
面図および断面図である。
【図６】上記従来のフラッシュメモリ装置のメモリセル
の問題点を説明するための図であり、書き込み，消去特
性のグラフである。
の問題点を説明するための図であり、書き込み，消去特
性のグラフである。
２０１，３０１ Ｐ型シリコン基板 ２０２，３０２ フィールド酸化膜 ２０３，３０３ トンネル酸化膜 ２０４ トンネル絶縁膜 ２１１ Ｎ+ 型多結晶シリコン膜 ２１１ａ，２１１ｂ シリコン結晶粒 ２１２ａ〜２１２ｄ，２１３ａ〜２１３ｄ，３１３
フローティング・ゲート電極 ２１４，２６１，２６３ 酸化シリコン膜 ２２１ａ，２２１ｂ，３２１ 電極間ゲート絶縁膜 ２３１，２３２，３３１ コントロール・ゲート電極 ２４１ａ，２４１ｂ，３４１ Ｎ+ 型ソース領域 ２４２ａ，２４２ｂ，３４２ Ｎ+ 型ドレイン領域 ２５５ａ，２５５ｂ 空隙部 ２６２ 窒化シリコン膜
フローティング・ゲート電極 ２１４，２６１，２６３ 酸化シリコン膜 ２２１ａ，２２１ｂ，３２１ 電極間ゲート絶縁膜 ２３１，２３２，３３１ コントロール・ゲート電極 ２４１ａ，２４１ｂ，３４１ Ｎ+ 型ソース領域 ２４２ａ，２４２ｂ，３４２ Ｎ+ 型ドレイン領域 ２５５ａ，２５５ｂ 空隙部 ２６２ 窒化シリコン膜
Claims (5)
- 【請求項１】 Ｐ型シリコン基板表面に設けられたＮ型
のソース領域およびドレイン領域と、該ソース領域の端
部および該ドレイン領域の端部に挟まれて該Ｐ型シリコ
ン基板表面に設けられたチャネル領域と、トンネル絶縁
膜を介し，該ソース領域およびドレイン領域上に延在し
て該チャネル領域上に設けられた一層のＮ型多結晶シリ
コン膜からなるフローティング・ゲート電極と、電極間
ゲート絶縁膜を介して該フローティング・ゲート電極上
を覆うコントロール・ゲート電極とからなるスタックド
型のメモリセルを有し、該ドレイン領域から該フローテ
ィング・ゲート電極へのホット・キャリアの注入により
書き込みが行なわれ、ＦＮトンネル電流によるチャネル
消去が行なわれるＮＯＲ型のフラッシュメモリ装置のお
いて、前記Ｎ型結晶シリコン膜が結晶粒界に沿って分割され、
前記複数のフローティング・ゲート電極の１つ１つがそ
れぞれ１つ１つのシリコン結晶粒からなることと、 前記シリコン結晶粒の粒径が、前記Ｎ型結晶シリコン膜
の膜厚より大きく、前記ソース領域の端部と前記ドレイ
ン領域の端部との間の間隔より小さいことと、 前記複数のフローティング・ゲート電極の間の空隙が、
前記電極間ゲート絶縁膜により充填されていることとを
併せて特徴とするフラッシュメモリ装置。 - 【請求項２】 前記トンネル絶縁膜の少なくとも上面が
窒化シリコン膜からなることを特徴とする請求項１記載
のフラッシュメモリ装置。 - 【請求項３】 第１の方向と該第１の方向に直交する第
２の方向とにそれぞれ所要の間隔を有して配置された格
子状の素子形成領域と該素子形成領域に囲まれた素子分
離領域とからなるＰ型シリコン基板表面の該素子分離領
域にフィールド酸化膜を形成し、該Ｐ型シリコン基板表
面の少なくとも該素子形成領域にトンネル絶縁膜を形成
し、全面に所定の膜厚を有するＮ型多結晶シリコン膜を
形成する工程と、 全面に所定の膜厚を有するノンドープの多結晶シリコン
膜を形成し、該ノンドープの多結晶シリコン膜に燐の熱
拡散と所定の熱処理とを施し、該ノンドープの多結晶シ
リコン膜を所望の粒径を有するＮ型多結晶シリコン膜に
変換する工程と、 前記Ｎ型多結晶シリコン膜の結晶粒界に前記トンネル絶
縁膜に達する空隙部を形成し、該前記Ｎ型多結晶シリコ
ン膜をＮ型のシリコン結晶粒からなる疑似Ｎ型多結晶シ
リコン膜に変換する工程と、 前記疑似Ｎ型多結晶シリコン膜をエッチングして、前記
第２の方向に平行な部分の前記素子形成領域を概ね覆う
帯状の複数の疑似Ｎ型多結晶シリコン膜パターンを形成
する工程と、 全面に電極間ゲート絶縁膜を形成する工程と、 全面に導電体膜を形成し、フォトレジスト・パターンを
マスクにして該導電体膜のエッチングを行ない、前記素
子形成領域における前記第１の方向に平行な部分からそ
れぞれ所定の間隔を有するコントロール・ゲート電極を
隣接する２つ該部分の間にそれぞれ２つずつ形成する工
程と、 前記フォトレジスト・パターンをマスクにして前記電極
間ゲート絶縁膜をエッチングし、さらに、該フォトレジ
スト・パターンをマスクにして前記疑似Ｎ型多結晶シリ
コン膜パターンをエッチングして、前記コントロール・
ゲート電極と前記素子形成領域との交差する位置に、そ
れぞれ前記Ｎ型のシリコン結晶粒からなる複数のフロー
ティング・ゲート電極を形成する工程と、 前記コントロール・ゲート電極をマスクにして、前記素
子形成領域にＮ型のソース領域とＮ型のドレイン領域と
を形成する工程とを有することを特徴とするフラッシュ
メモリ装置の製造方法。 - 【請求項４】 前記Ｎ型多結晶シリコン膜の結晶粒界に
前記トンネル絶縁膜に達する空隙部を形成する方法が、
熱燐酸によるエッチングであることを特徴とする請求項
３記載のフラッシュメモリ装置の製造方法。 - 【請求項５】 前記トンネル絶縁膜の少なくとも上面が
窒化シリコン膜からなることと、 前記Ｎ型多結晶シリコン膜の結晶粒界に前記トンネル絶
縁膜に達する空隙部を形成する方法が、熱酸化による該
Ｎ型多結晶シリコン膜の該結晶粒界への酸化シリコン膜
の形成と、ウェット・エッチングによる該酸化シリコン
膜の除去とからなることとを併せて特徴とする請求項３
記載のフラッシュメモリ装置の製造方法。
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