JPH09321254A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH09321254A JPH09321254A JP8129625A JP12962596A JPH09321254A JP H09321254 A JPH09321254 A JP H09321254A JP 8129625 A JP8129625 A JP 8129625A JP 12962596 A JP12962596 A JP 12962596A JP H09321254 A JPH09321254 A JP H09321254A
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Classifications
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
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Abstract
(57)【要約】
【課題】 埋め込み拡散層型セルのフラッシュメモリに
おいて、製造工程を増やすことなく、メモリセルが微細
化された場合においても高い容量比を保つことができる
不揮発性半導体記憶装置及びその製造方法を提供する。 【解決手段】 埋め込み拡散層型セルのフラッシュメモ
リにおいて、ソース領域１０９及びドレイン領域１１０
ａ，１１０ｂが、その上面に凹凸を有する多結晶シリコ
ン１０４をもつ多結晶シリコン膜パターン１１７に自己
整合的に形成される。
おいて、製造工程を増やすことなく、メモリセルが微細
化された場合においても高い容量比を保つことができる
不揮発性半導体記憶装置及びその製造方法を提供する。 【解決手段】 埋め込み拡散層型セルのフラッシュメモ
リにおいて、ソース領域１０９及びドレイン領域１１０
ａ，１１０ｂが、その上面に凹凸を有する多結晶シリコ
ン１０４をもつ多結晶シリコン膜パターン１１７に自己
整合的に形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置及びその製造方法に関し、特に、スタックトゲー
ト型のフラッシュメモリ及びその製造方法に関する。
憶装置及びその製造方法に関し、特に、スタックトゲー
ト型のフラッシュメモリ及びその製造方法に関する。
【０００２】
【従来の技術】従来より、電気的に書き換えを行うこと
ができる不揮発性半導体記憶装置のうち、所用の領域内
の複数のメモリセルを電気的に一括して消去できる機能
を有するフラッシュメモリにおいては、スタックゲート
型のメモリセルから構成されているものがある。
ができる不揮発性半導体記憶装置のうち、所用の領域内
の複数のメモリセルを電気的に一括して消去できる機能
を有するフラッシュメモリにおいては、スタックゲート
型のメモリセルから構成されているものがある。
【０００３】図４２は、従来のスタクットゲート型のメ
モリセルからなるフラッシュメモリの一構成例を示す平
面模式図であり、図４３は、図４２に示すフラッシュメ
モリの断面模式図であり、（ａ）は図４２に示すＸ−
Ｘ’断面図、（ｂ）は図４２に示すＹ−Ｙ’断面図であ
る。
モリセルからなるフラッシュメモリの一構成例を示す平
面模式図であり、図４３は、図４２に示すフラッシュメ
モリの断面模式図であり、（ａ）は図４２に示すＸ−
Ｘ’断面図、（ｂ）は図４２に示すＹ−Ｙ’断面図であ
る。
【０００４】図４２及び図４３に示すように、Ｐ型シリ
コン基板２０１の表面上には、素子分離領域にフィール
ド酸化膜２０２、素子形成領域にスタックトゲート型の
メモリセルがそれぞれ設けられており、メモリセルのそ
れぞれは、Ｐ型シリコン基板２０１の表面に設けられた
ゲート酸化膜２１０と、ゲート酸化膜２１０を介してＰ
型シリコン基板２０１の表面上に設けられたＮ型の多結
晶シリコン膜からなる浮遊ゲート電極２１５と、浮遊ゲ
ート電極２１５の表面上に設けられ、酸化シリコン膜、
窒化シリコン膜および酸化シリコン膜が積層されてなる
ゲート絶縁膜２１３と、ゲート絶縁膜２１３を介して浮
遊ゲート電極２１５上に設けられたワード線をかねるＮ
+型の多結晶シリコン膜からなる制御ゲート電極２１６
と、Ｐ型シリコン基板２０１の表面に設けられたソース
領域２０８及びドレイン領域２０７ａ，２０７ｂとから
構成されている。なお、それぞれの浮遊ゲート電極２１
５は、それぞれ１つのメモリセルに属している。
コン基板２０１の表面上には、素子分離領域にフィール
ド酸化膜２０２、素子形成領域にスタックトゲート型の
メモリセルがそれぞれ設けられており、メモリセルのそ
れぞれは、Ｐ型シリコン基板２０１の表面に設けられた
ゲート酸化膜２１０と、ゲート酸化膜２１０を介してＰ
型シリコン基板２０１の表面上に設けられたＮ型の多結
晶シリコン膜からなる浮遊ゲート電極２１５と、浮遊ゲ
ート電極２１５の表面上に設けられ、酸化シリコン膜、
窒化シリコン膜および酸化シリコン膜が積層されてなる
ゲート絶縁膜２１３と、ゲート絶縁膜２１３を介して浮
遊ゲート電極２１５上に設けられたワード線をかねるＮ
+型の多結晶シリコン膜からなる制御ゲート電極２１６
と、Ｐ型シリコン基板２０１の表面に設けられたソース
領域２０８及びドレイン領域２０７ａ，２０７ｂとから
構成されている。なお、それぞれの浮遊ゲート電極２１
５は、それぞれ１つのメモリセルに属している。
【０００５】ソース領域２０８及びドレイン領域２０７
ａ，２０７ｂは、例えば窒化膜パターン２０５に対して
自己整合的なＮ+型拡散層から構成されている。ドレイ
ン領域２０７ａ，２０７ｂは、メモリセルの表面を覆う
層間絶縁膜２１７に例えばメモリセル１６個おきに設け
られたコンタクト孔２１８を介して、層間絶縁膜２１７
の表面上に設けられたビット線２１９ａ，２１９ｂに接
続されている。また、ソース領域２０８は、所用の数の
メモリセルが共有しており、それぞれのソース領域２０
８は、ドレイン領域２０７ａ，２０７ｂと同様にコンタ
クト孔２１８を介して層間絶縁膜２１７の表面上に設け
られたソース線２２０に接続されている。
ａ，２０７ｂは、例えば窒化膜パターン２０５に対して
自己整合的なＮ+型拡散層から構成されている。ドレイ
ン領域２０７ａ，２０７ｂは、メモリセルの表面を覆う
層間絶縁膜２１７に例えばメモリセル１６個おきに設け
られたコンタクト孔２１８を介して、層間絶縁膜２１７
の表面上に設けられたビット線２１９ａ，２１９ｂに接
続されている。また、ソース領域２０８は、所用の数の
メモリセルが共有しており、それぞれのソース領域２０
８は、ドレイン領域２０７ａ，２０７ｂと同様にコンタ
クト孔２１８を介して層間絶縁膜２１７の表面上に設け
られたソース線２２０に接続されている。
【０００６】このようなフラッシュメモリにおいては、
Ｎ+型拡散層を副ビット線及び副ソース線としており、
メモリセル１個に対してコンタクト孔が１個あるのでは
なく、同じＮ+型拡散層からなるドレイン領域及びソー
ス領域を共有し、複数のメモリセルに対してコンタクト
孔がドレイン領域に１個、ソース領域に１個それぞれ存
在する。このように、コンタクト孔が複数のメモリセル
に対して１個であることは、メモリセルの面積を小さく
することが可能であり、チップサイズの縮小に有効であ
る。以下、上述したようなメモリセルの構成を埋め込み
拡散層型フラッシュメモリと呼ぶ。
Ｎ+型拡散層を副ビット線及び副ソース線としており、
メモリセル１個に対してコンタクト孔が１個あるのでは
なく、同じＮ+型拡散層からなるドレイン領域及びソー
ス領域を共有し、複数のメモリセルに対してコンタクト
孔がドレイン領域に１個、ソース領域に１個それぞれ存
在する。このように、コンタクト孔が複数のメモリセル
に対して１個であることは、メモリセルの面積を小さく
することが可能であり、チップサイズの縮小に有効であ
る。以下、上述したようなメモリセルの構成を埋め込み
拡散層型フラッシュメモリと呼ぶ。
【０００７】上述したような埋め込み拡散層型フラッシ
ュメモリに対するデータの書き込み及び消去の概要は、
ドレイン領域２０７ａ，２０７ｂへの印加電圧、ソース
領域２０８への印加電圧、制御ゲート電極２１６への印
加電圧、Ｐ型シリコン基板２０１への印加電圧をそれぞ
れＶDD、ＶSS、ＶCG、ＶSUBとすると、次のようにな
る。
ュメモリに対するデータの書き込み及び消去の概要は、
ドレイン領域２０７ａ，２０７ｂへの印加電圧、ソース
領域２０８への印加電圧、制御ゲート電極２１６への印
加電圧、Ｐ型シリコン基板２０１への印加電圧をそれぞ
れＶDD、ＶSS、ＶCG、ＶSUBとすると、次のようにな
る。
【０００８】メモリセルの書き込みは、浮遊ゲート電極
２１５に注入された電子を浮遊ゲート電極２１５から引
き抜くことであり、例えば、書き込みを行いたいメモリ
セルに属する制御ゲート電極２１６にＶCG＝−９Ｖ、ド
レイン領域２０７ａ，２０７ｂにＶDD＝５Ｖ、Ｐ型シリ
コン基板２０１にＶSUB＝０Ｖをそれぞれ印加し、ソー
ス領域２０８を開放することによりなされる。この時、
書き込みを行うために選択された制御ゲート電極２１６
及びドレイン領域２０７に属するメモリセルにおいて
は、他のメモリセルに比べて、ゲート酸化膜２１０にか
かる電界が高くなる。この結果、量子トンネル効果に基
づいたファウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏ
ｌｄｈｅｉｍ）電流（以下、ＦＮ電流と称す）が流れる
ことにより、このメモリセルの浮遊ゲート電極２１５か
ら電子が引き抜かれることになる。そして、メモリセル
のしきい値電圧は、負の方向にシフトして５Ｖ程度から
２Ｖ程度となる。
２１５に注入された電子を浮遊ゲート電極２１５から引
き抜くことであり、例えば、書き込みを行いたいメモリ
セルに属する制御ゲート電極２１６にＶCG＝−９Ｖ、ド
レイン領域２０７ａ，２０７ｂにＶDD＝５Ｖ、Ｐ型シリ
コン基板２０１にＶSUB＝０Ｖをそれぞれ印加し、ソー
ス領域２０８を開放することによりなされる。この時、
書き込みを行うために選択された制御ゲート電極２１６
及びドレイン領域２０７に属するメモリセルにおいて
は、他のメモリセルに比べて、ゲート酸化膜２１０にか
かる電界が高くなる。この結果、量子トンネル効果に基
づいたファウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏ
ｌｄｈｅｉｍ）電流（以下、ＦＮ電流と称す）が流れる
ことにより、このメモリセルの浮遊ゲート電極２１５か
ら電子が引き抜かれることになる。そして、メモリセル
のしきい値電圧は、負の方向にシフトして５Ｖ程度から
２Ｖ程度となる。
【０００９】メモリセルの消去は、浮遊ゲート電極２１
５に電子を注入することにより行われる。フラッシュメ
モリにおける消去は、個々のメモリセルアレイ毎に行わ
れる。例えば、制御ゲート電極２１６にＶCG＝１６Ｖ、
ドレイン領域２０７にＶDD＝０Ｖ、Ｐ型シリコン基板２
０１にＶSUB＝０Ｖ、ソース領域２０８にＶSS＝０Ｖを
それぞれ印加することによりなされる。これにより、制
御ゲート電極２１６に属する全てのメモリセルのゲート
酸化膜２１０に高い電界が印加されることになる。この
結果、書き込みと同様に量子トンネル効果に基づいたＦ
Ｎ電流が流れ、それにより、このメモリセルの浮遊ゲー
ト電極２１５に電子が注入される。そして、メモリセル
のしきい値電圧は、正の方向にシフトして２Ｖ程度から
５Ｖ程度となる。
５に電子を注入することにより行われる。フラッシュメ
モリにおける消去は、個々のメモリセルアレイ毎に行わ
れる。例えば、制御ゲート電極２１６にＶCG＝１６Ｖ、
ドレイン領域２０７にＶDD＝０Ｖ、Ｐ型シリコン基板２
０１にＶSUB＝０Ｖ、ソース領域２０８にＶSS＝０Ｖを
それぞれ印加することによりなされる。これにより、制
御ゲート電極２１６に属する全てのメモリセルのゲート
酸化膜２１０に高い電界が印加されることになる。この
結果、書き込みと同様に量子トンネル効果に基づいたＦ
Ｎ電流が流れ、それにより、このメモリセルの浮遊ゲー
ト電極２１５に電子が注入される。そして、メモリセル
のしきい値電圧は、正の方向にシフトして２Ｖ程度から
５Ｖ程度となる。
【００１０】以下に、上記のように構成されたフラッシ
ュメモリの製造方法について説明する。
ュメモリの製造方法について説明する。
【００１１】図４４〜図５４は、図４２及び図４３に示
したフラッシュメモリの製造方法を説明するための断面
模式図である。
したフラッシュメモリの製造方法を説明するための断面
模式図である。
【００１２】まず、Ｐ型シリコン基板２０１表面の素子
分離領域に、フィールド酸化膜２０２を形成し、続いて
４ｎｍの厚さの第１酸化膜２０３を形成して約３００ｎ
ｍの厚さの窒化膜２０４を全面成長させる（図４４）。
分離領域に、フィールド酸化膜２０２を形成し、続いて
４ｎｍの厚さの第１酸化膜２０３を形成して約３００ｎ
ｍの厚さの窒化膜２０４を全面成長させる（図４４）。
【００１３】次に、窒化膜２０４をストライプ状にパタ
ーニングして窒化膜パターン２０５を形成する。その
後、窒化膜パターン２０５をマスクにして５Ｅ１５ｃｍ
-2の砒素をＰ型シリコン基板２０１の表面に対する法線
に概ね平行に７０ＫｅＶでイオン注入し、Ｐ型シリコン
基板２０１内に砒素イオン注入層２０６を形成する（図
４５）。
ーニングして窒化膜パターン２０５を形成する。その
後、窒化膜パターン２０５をマスクにして５Ｅ１５ｃｍ
-2の砒素をＰ型シリコン基板２０１の表面に対する法線
に概ね平行に７０ＫｅＶでイオン注入し、Ｐ型シリコン
基板２０１内に砒素イオン注入層２０６を形成する（図
４５）。
【００１４】次に、８５０℃の窒素雰囲気中において３
０分の熱処理を施す。この熱処理により砒素イオン注入
層２０６が活性化され、Ｎ+型拡散層よりなるドレイン
領域２０７ａ，２０７ｂ及びソース領域２０８が形成さ
れる（図４６）。
０分の熱処理を施す。この熱処理により砒素イオン注入
層２０６が活性化され、Ｎ+型拡散層よりなるドレイン
領域２０７ａ，２０７ｂ及びソース領域２０８が形成さ
れる（図４６）。
【００１５】次に、８５０℃において熱酸化を行いてド
レイン領域２０７ａ，２０７ｂ及びソース領域２０８上
に膜厚１００ｎｍ程度の第２酸化膜２０９ａ，２０９
ｂ，２０９ｃを形成する（図４７）。
レイン領域２０７ａ，２０７ｂ及びソース領域２０８上
に膜厚１００ｎｍ程度の第２酸化膜２０９ａ，２０９
ｂ，２０９ｃを形成する（図４７）。
【００１６】次に、窒化膜パターン２０５及び第１酸化
膜２０３を順次エッチングにより除去し、Ｐ型シリコン
基板２０１の表面の一部を露出させる（図４８）。
膜２０３を順次エッチングにより除去し、Ｐ型シリコン
基板２０１の表面の一部を露出させる（図４８）。
【００１７】次に、Ｐ型シリコン基板２０１表面の素子
形成領域に、熱酸化により８ｎｍ程度のゲート酸化膜２
１０を形成し、その後、全面にＮ型の第１多結晶シリコ
ン膜２１１を形成する（図４９）。
形成領域に、熱酸化により８ｎｍ程度のゲート酸化膜２
１０を形成し、その後、全面にＮ型の第１多結晶シリコ
ン膜２１１を形成する（図４９）。
【００１８】次に、第１多結晶シリコン膜２１１を、ビ
ット線に平行になるような縞状の多結晶シリコン膜パタ
ーン２１２にパターニングする（図５０）。
ット線に平行になるような縞状の多結晶シリコン膜パタ
ーン２１２にパターニングする（図５０）。
【００１９】次に、全面にゲート絶縁膜２１３を形成す
る（図５１）。
る（図５１）。
【００２０】次に、全面にＮ+型の第２多結晶シリコン
膜２１４を形成する（図５２）。
膜２１４を形成する（図５２）。
【００２１】次に、第２多結晶シリコン膜２１４、ゲー
ト絶縁膜２１３及び多結晶シリコン膜パターン２１２を
順次パターニングし、第２多結晶シリコン膜２１４より
なる制御ゲート電極２１６と多結晶シリコン膜パターン
２１２よりなる浮遊ゲート電極２１５とを形成する。続
いて、熱酸化により制御ゲート電極２１５と浮遊ゲート
電極２１５との露出面及びＰ型シリコン基板２０１の表
面に膜厚１０〜２０ｎｍ程度の酸化シリコン膜（不図
示）を形成する（図５３）。
ト絶縁膜２１３及び多結晶シリコン膜パターン２１２を
順次パターニングし、第２多結晶シリコン膜２１４より
なる制御ゲート電極２１６と多結晶シリコン膜パターン
２１２よりなる浮遊ゲート電極２１５とを形成する。続
いて、熱酸化により制御ゲート電極２１５と浮遊ゲート
電極２１５との露出面及びＰ型シリコン基板２０１の表
面に膜厚１０〜２０ｎｍ程度の酸化シリコン膜（不図
示）を形成する（図５３）。
【００２２】次に、全面に膜厚０．８μｍ程度のＢＰＳ
Ｇ膜からなる層間絶縁膜２１７を形成し、続いて、ドレ
イン領域２０７ａ，２０７ｂ及びソース領域２０８に達
するコンタクト孔２１８等を形成する。なお、ビットコ
ンタクト孔２１８の面積は０．４μｍ2である。その
後、全面に膜厚０．４５μｍ程度のアルミニウム系の金
属膜を形成し、この金属膜をパターニングすることによ
りビット線２１９ａ，２１９ｂ及びソース線２２０等を
形成する（図５４）。
Ｇ膜からなる層間絶縁膜２１７を形成し、続いて、ドレ
イン領域２０７ａ，２０７ｂ及びソース領域２０８に達
するコンタクト孔２１８等を形成する。なお、ビットコ
ンタクト孔２１８の面積は０．４μｍ2である。その
後、全面に膜厚０．４５μｍ程度のアルミニウム系の金
属膜を形成し、この金属膜をパターニングすることによ
りビット線２１９ａ，２１９ｂ及びソース線２２０等を
形成する（図５４）。
【００２３】
【発明が解決しようとする課題】しかしながら、上述し
たような従来のものにおいては、ドレイン領域及びソー
ス領域を多結晶シリコン膜に対して自己整合的に形成す
ることができないため、製造工程が長くなってしまい、
また、メモリセルの微細化が難しいという問題点があ
る。
たような従来のものにおいては、ドレイン領域及びソー
ス領域を多結晶シリコン膜に対して自己整合的に形成す
ることができないため、製造工程が長くなってしまい、
また、メモリセルの微細化が難しいという問題点があ
る。
【００２４】上述した従来の製造方法においては、まず
ドレイン領域及びソース領域を窒化膜パターンに対して
自己整合的に形成し、その後、窒化膜パターンの幅を例
えば０．４μｍとした場合、それに対して、多結晶シリ
コン膜パターンの幅を例えば１．４５μｍと大幅に大き
くすることにより、メモリセルの容量比を例えば０．７
程度に設定していた。
ドレイン領域及びソース領域を窒化膜パターンに対して
自己整合的に形成し、その後、窒化膜パターンの幅を例
えば０．４μｍとした場合、それに対して、多結晶シリ
コン膜パターンの幅を例えば１．４５μｍと大幅に大き
くすることにより、メモリセルの容量比を例えば０．７
程度に設定していた。
【００２５】ここで、メモリセルの容量比について説明
する。
する。
【００２６】メモリセルの容量比は、メモリセルの動作
すなわち書き込み、消去、読み出しなどを行う際に重要
なパラメータとなる。容量比とは、以下の式で定義され
る。
すなわち書き込み、消去、読み出しなどを行う際に重要
なパラメータとなる。容量比とは、以下の式で定義され
る。
【００２７】Ｖｆｇ＝α（Ｖｃｇ−△Ｖｔｈ） α＝Ｃｆｇ／Ｃｔ Ｖｆｇ：浮遊ゲート電極の電位 Ｖｃｇ：制御ゲート電極の電位 α：容量比 △Ｖｔｈ：メモリセルのしきい値電圧のシフト量 Ｃｆｇ：浮遊ゲート電極と制御ゲート電極間の容量 Ｃｔ：浮遊ゲート電極まわりの全ての容量 すなわち、制御ゲートに対してある電圧を印加した場
合、浮遊ゲート電極とＰ型シリコン基板との間に印加さ
れる電圧は、制御ゲート電極に印加した電圧に容量比を
かけた値となる。
合、浮遊ゲート電極とＰ型シリコン基板との間に印加さ
れる電圧は、制御ゲート電極に印加した電圧に容量比を
かけた値となる。
【００２８】ここで、上述した従来のメモリセルにおけ
る書き込み及び消去においては、ＦＮトンネリング現象
を用いており、この方式においては、例えばチャネルホ
ットエレクトロン注入方式と比較して、書き込み及び消
去の際の消費電流を低くすることができる。このため、
フラッシュメモリに近年求められている電源電圧の低電
圧化に適している。
る書き込み及び消去においては、ＦＮトンネリング現象
を用いており、この方式においては、例えばチャネルホ
ットエレクトロン注入方式と比較して、書き込み及び消
去の際の消費電流を低くすることができる。このため、
フラッシュメモリに近年求められている電源電圧の低電
圧化に適している。
【００２９】しかしながら、ＦＮトンネリング現象をも
ちいて書き込み及び消去を行うためには、ゲート酸化膜
に高い電界を印加する必要がある。すなわち容量比を考
慮すると制御ゲート電極にはさらに高い電圧を印加する
必要がある。ここで、チップ内部で高い電圧を発生させ
るためには、専用の回路が必要であり、高い電圧になれ
ばなるほどチップ内にしめる面積は大きくなってしま
う。チップ面積を小さくするためには、制御ゲート電極
に印加する電圧を極力低くする必要があり、メモリセル
の容量比を高く設定し、ゲート酸化膜に印加される電界
をＦＮトンネリング現象が起こるほど高くする必要があ
る。
ちいて書き込み及び消去を行うためには、ゲート酸化膜
に高い電界を印加する必要がある。すなわち容量比を考
慮すると制御ゲート電極にはさらに高い電圧を印加する
必要がある。ここで、チップ内部で高い電圧を発生させ
るためには、専用の回路が必要であり、高い電圧になれ
ばなるほどチップ内にしめる面積は大きくなってしま
う。チップ面積を小さくするためには、制御ゲート電極
に印加する電圧を極力低くする必要があり、メモリセル
の容量比を高く設定し、ゲート酸化膜に印加される電界
をＦＮトンネリング現象が起こるほど高くする必要があ
る。
【００３０】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、埋め込み拡
散層型セルのフラッシュメモリにおいて、製造工程を増
やすことなく、メモリセルが微細化された場合において
も高い容量比を保つことができる不揮発性半導体記憶装
置及びその製造方法を提供することを目的とする。
する問題点に鑑みてなされたものであって、埋め込み拡
散層型セルのフラッシュメモリにおいて、製造工程を増
やすことなく、メモリセルが微細化された場合において
も高い容量比を保つことができる不揮発性半導体記憶装
置及びその製造方法を提供することを目的とする。
【００３１】
【課題を解決するための手段】上記目的を達成するため
に本発明は、ゲート酸化膜を介して半導体基板の表面上
に設けられた浮遊ゲート電極と、ゲート絶縁膜を介して
前記浮遊ゲート電極の表面上に設けられ、ワード線を兼
ねる制御ゲート電極と、前記半導体基板の表面に設けら
れ、前記ワード線に直交するＮ+型拡散層からなるビッ
ト線に接続されたドレイン領域と、前記半導体基板の表
面に設けられ、前記ワード線に直交するＮ+型拡散層か
らなるソース線に接続されたソース領域とから構成され
たメモリセルを有する不揮発性半導体記憶装置におい
て、前記浮遊ゲート電極は、上面に凹凸を有することを
特徴とする。
に本発明は、ゲート酸化膜を介して半導体基板の表面上
に設けられた浮遊ゲート電極と、ゲート絶縁膜を介して
前記浮遊ゲート電極の表面上に設けられ、ワード線を兼
ねる制御ゲート電極と、前記半導体基板の表面に設けら
れ、前記ワード線に直交するＮ+型拡散層からなるビッ
ト線に接続されたドレイン領域と、前記半導体基板の表
面に設けられ、前記ワード線に直交するＮ+型拡散層か
らなるソース線に接続されたソース領域とから構成され
たメモリセルを有する不揮発性半導体記憶装置におい
て、前記浮遊ゲート電極は、上面に凹凸を有することを
特徴とする。
【００３２】また、前記半導体基板は、Ｐ型シリコン基
板であることを特徴とする。
板であることを特徴とする。
【００３３】また、前記不揮発性半導体記憶装置の製造
方法であって、前記半導体基板表面の素子形成領域に熱
酸化により前記ゲート酸化膜を形成する工程と、前記半
導体基板全面に、所要の不純物を有しその上面に凹凸を
有するＮ型の多結晶シリコン膜を形成する工程と、前記
半導体基板全面に、前記ゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜及び前記多結晶シリコン膜を第１
のフォトレジスト膜パターンにて順次パターニングして
所定の多結晶シリコン膜パターンを形成する工程と、前
記第１のフォトレジスト膜パターンをマスクとして前記
半導体基板の表面に対する法線に平行に砒素イオンを注
入して砒素イオン注入層を形成する工程と、前記第１の
フォトレジスト膜パターンを除去し、所定の温度での熱
処理を施すことにより前記砒素イオン注入層を活性化さ
せてＮ+型拡散層よりなる前記ドレイン領域及び前記ソ
ース領域を前記半導体基板表面に形成する工程と、熱酸
化により前記半導体基板表面の前記ドレイン領域及び前
記ソース領域上に酸化膜を形成する工程と、前記半導体
基板全面に導電体膜を形成し、該導電体膜、前記ゲート
絶縁膜及び前記多結晶シリコン膜パターンを順次パター
ニングして前記導電体膜からなる制御ゲート電極と前記
結晶シリコン膜パターンからなる浮遊ゲート電極とを形
成する工程と、前記半導体基板全面に層間絶縁膜を形成
し、該層間絶縁膜に前記Ｎ+型拡散層に達するコンタク
ト孔を形成し、前記層間絶縁膜表面上に前記コンタクト
孔を介して前記ドレイン領域及び前記ソース領域にそれ
ぞれ接続されるビット線及びソース線を形成する工程と
を順次行うことを特徴とする。
方法であって、前記半導体基板表面の素子形成領域に熱
酸化により前記ゲート酸化膜を形成する工程と、前記半
導体基板全面に、所要の不純物を有しその上面に凹凸を
有するＮ型の多結晶シリコン膜を形成する工程と、前記
半導体基板全面に、前記ゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜及び前記多結晶シリコン膜を第１
のフォトレジスト膜パターンにて順次パターニングして
所定の多結晶シリコン膜パターンを形成する工程と、前
記第１のフォトレジスト膜パターンをマスクとして前記
半導体基板の表面に対する法線に平行に砒素イオンを注
入して砒素イオン注入層を形成する工程と、前記第１の
フォトレジスト膜パターンを除去し、所定の温度での熱
処理を施すことにより前記砒素イオン注入層を活性化さ
せてＮ+型拡散層よりなる前記ドレイン領域及び前記ソ
ース領域を前記半導体基板表面に形成する工程と、熱酸
化により前記半導体基板表面の前記ドレイン領域及び前
記ソース領域上に酸化膜を形成する工程と、前記半導体
基板全面に導電体膜を形成し、該導電体膜、前記ゲート
絶縁膜及び前記多結晶シリコン膜パターンを順次パター
ニングして前記導電体膜からなる制御ゲート電極と前記
結晶シリコン膜パターンからなる浮遊ゲート電極とを形
成する工程と、前記半導体基板全面に層間絶縁膜を形成
し、該層間絶縁膜に前記Ｎ+型拡散層に達するコンタク
ト孔を形成し、前記層間絶縁膜表面上に前記コンタクト
孔を介して前記ドレイン領域及び前記ソース領域にそれ
ぞれ接続されるビット線及びソース線を形成する工程と
を順次行うことを特徴とする。
【００３４】また、ゲート酸化膜を介して半導体基板の
表面上に設けられた浮遊ゲート電極と、ゲート絶縁膜を
介して前記浮遊ゲート電極の表面上に設けられ、ワード
線を兼ねる制御ゲート電極と、前記半導体基板の表面に
設けられ、前記ワード線に直交するＮ+型拡散層からな
るビット線に接続されたドレイン領域と、前記半導体基
板の表面に設けられ、前記ワード線に直交するＮ+型拡
散層からなるソース線に接続されたソース領域と、前記
浮遊ゲート電極の側面でかつ前記ドレイン領域及び前記
ソース領域の上部に形成されたサイドウォール酸化膜と
から構成されたメモリセルを有する不揮発性半導体記憶
装置において、前記浮遊ゲート電極は、上面に凹凸を有
することを特徴とする。
表面上に設けられた浮遊ゲート電極と、ゲート絶縁膜を
介して前記浮遊ゲート電極の表面上に設けられ、ワード
線を兼ねる制御ゲート電極と、前記半導体基板の表面に
設けられ、前記ワード線に直交するＮ+型拡散層からな
るビット線に接続されたドレイン領域と、前記半導体基
板の表面に設けられ、前記ワード線に直交するＮ+型拡
散層からなるソース線に接続されたソース領域と、前記
浮遊ゲート電極の側面でかつ前記ドレイン領域及び前記
ソース領域の上部に形成されたサイドウォール酸化膜と
から構成されたメモリセルを有する不揮発性半導体記憶
装置において、前記浮遊ゲート電極は、上面に凹凸を有
することを特徴とする。
【００３５】また、前記半導体基板は、Ｐ型シリコン基
板であることを特徴とする。
板であることを特徴とする。
【００３６】また、前記不揮発性半導体装置の製造方法
であって、 前記半導体基板表面の素子形成領域に熱酸
化により前記ゲート酸化膜を形成する工程と、前記半導
体基板全面に、所要の不純物を有しその上面に凹凸を有
するＮ型の多結晶シリコン膜を形成する工程と、前記多
結晶シリコン膜を第１のフォトレジスト膜パターンにて
パターニングして所定の多結晶シリコン膜パターンを形
成する工程と、前記第１のフォトレジスト膜パターンを
マスクとして前記半導体基板の表面に対する法線に平行
に砒素イオンを注入して砒素イオン注入層を形成する工
程と、前記第１のフォトレジスト膜パターンを除去し、
所定の温度での熱処理を施すことにより前記砒素イオン
注入層を活性化させてＮ+型拡散層よりなる前記ドレイ
ン領域及び前記ソース領域を前記半導体基板表面に形成
する工程と、前記半導体基板全面に酸化膜を堆積させて
異方性エッチングを行うことにより前記多結晶シリコン
膜パターンの側面にサイドウォール酸化膜を形成する工
程と、熱酸化により前記半導体基板表面の前記ドレイン
領域及び前記ソース領域上に酸化膜を形成する工程と、
前記半導体基板全面に導電体膜を形成し、該導電体膜、
前記ゲート絶縁膜及び前記多結晶シリコン膜パターンを
順次パターニングして前記導電体膜からなる制御ゲート
電極と前記結晶シリコン膜パターンからなる浮遊ゲート
電極とを形成する工程と、前記半導体基板全面に層間絶
縁膜を形成し、該層間絶縁膜に前記Ｎ+型拡散層に達す
るコンタクト孔を形成し、前記層間絶縁膜表面上に前記
コンタクト孔を介して前記ドレイン領域及び前記ソース
領域にそれぞれ接続されるビット線及びソース線を形成
する工程とを順次行うことを特徴とする。
であって、 前記半導体基板表面の素子形成領域に熱酸
化により前記ゲート酸化膜を形成する工程と、前記半導
体基板全面に、所要の不純物を有しその上面に凹凸を有
するＮ型の多結晶シリコン膜を形成する工程と、前記多
結晶シリコン膜を第１のフォトレジスト膜パターンにて
パターニングして所定の多結晶シリコン膜パターンを形
成する工程と、前記第１のフォトレジスト膜パターンを
マスクとして前記半導体基板の表面に対する法線に平行
に砒素イオンを注入して砒素イオン注入層を形成する工
程と、前記第１のフォトレジスト膜パターンを除去し、
所定の温度での熱処理を施すことにより前記砒素イオン
注入層を活性化させてＮ+型拡散層よりなる前記ドレイ
ン領域及び前記ソース領域を前記半導体基板表面に形成
する工程と、前記半導体基板全面に酸化膜を堆積させて
異方性エッチングを行うことにより前記多結晶シリコン
膜パターンの側面にサイドウォール酸化膜を形成する工
程と、熱酸化により前記半導体基板表面の前記ドレイン
領域及び前記ソース領域上に酸化膜を形成する工程と、
前記半導体基板全面に導電体膜を形成し、該導電体膜、
前記ゲート絶縁膜及び前記多結晶シリコン膜パターンを
順次パターニングして前記導電体膜からなる制御ゲート
電極と前記結晶シリコン膜パターンからなる浮遊ゲート
電極とを形成する工程と、前記半導体基板全面に層間絶
縁膜を形成し、該層間絶縁膜に前記Ｎ+型拡散層に達す
るコンタクト孔を形成し、前記層間絶縁膜表面上に前記
コンタクト孔を介して前記ドレイン領域及び前記ソース
領域にそれぞれ接続されるビット線及びソース線を形成
する工程とを順次行うことを特徴とする。
【００３７】また、前記不揮発性半導体装置の製造方法
であって、前記半導体基板表面の素子形成領域に熱酸化
により前記ゲート酸化膜を形成する工程と、前記半導体
基板全面に、所要の不純物を有しその上面に凹凸を有す
るＮ型の多結晶シリコン膜を形成する工程と、前記多結
晶シリコン膜を第１のフォトレジスト膜パターンにてパ
ターニングして所定の多結晶シリコン膜パターンを形成
する工程と、少なくともソース形成予定領域を覆い、ド
レイン形成予定領域に開口部を有する第２のフォトレジ
スト膜パターンを形成する工程と、前記第２のフォトレ
ジスト膜パターンをマスクにして、前記半導体基板表面
に対する法線に平行に、第１の注入エネルギーにより、
高濃度の第１の注入量の砒素のイオン注入を行い、前記
半導体基板内に第２の砒素イオン注入層を形成する工程
と、前記第２のフォトレジスト膜パターンを除去し、所
定温度での第１の熱処理を施すことにより前記第２の砒
素イオン注入層を活性化させて第１のＮ+型拡散層によ
りなるドレイン領域を前記半導体基板表面に形成する工
程と、前記半導体基板全面に酸化膜を堆積させ異方性エ
ッチングを施すことにより前記多結晶シリコン膜パター
ンの側面にサイドウォール酸化膜を形成する工程と、少
なくともドレイン形成予定領域を覆い、ソース形成予定
領域に開口部を有する第３のフォトレジスト膜パターン
を形成する工程と、前記第３のフォトレジスト膜パター
ンをマスクにして前記半導体基板表面に対する法線に平
行に、第２の注入エネルギーにより、高濃度の第２の注
入量の砒素のイオン注入を行い、前記半導体基板内に第
３の砒素イオン注入層を形成する工程と、熱酸化法にて
前記半導体基板表面に酸化膜を形成するとともに前記第
３フォトレジスト膜パターンを除去し、前記第３の砒素
イオン注入層を活性化させて第２のＮ+型拡散層により
なるソース領域を前記半導体基板内の表面に形成する工
程と、前記半導体基板全面にゲート絶縁膜及び導電体膜
を形成し、該導電体膜、前記ゲート絶縁膜及び前記多結
晶シリコン膜パターンを順次パターニングして前記導電
体膜からなる制御ゲート電極と該結晶シリコン膜パター
ンからなる浮遊ゲート電極とを形成する工程と、前記半
導体基板全面に層間絶縁膜を形成し、該層間絶縁膜前記
Ｎ+型拡散層に達するコンタクト孔を形成し、前記層間
絶縁膜の表面上に前記コンタクト孔を介して前記ドレイ
ン領域及び前記ソース領域にそれぞれ接続される前記ビ
ット線及び前記ソース線を形成する工程とを順次行うこ
とを特徴とする。
であって、前記半導体基板表面の素子形成領域に熱酸化
により前記ゲート酸化膜を形成する工程と、前記半導体
基板全面に、所要の不純物を有しその上面に凹凸を有す
るＮ型の多結晶シリコン膜を形成する工程と、前記多結
晶シリコン膜を第１のフォトレジスト膜パターンにてパ
ターニングして所定の多結晶シリコン膜パターンを形成
する工程と、少なくともソース形成予定領域を覆い、ド
レイン形成予定領域に開口部を有する第２のフォトレジ
スト膜パターンを形成する工程と、前記第２のフォトレ
ジスト膜パターンをマスクにして、前記半導体基板表面
に対する法線に平行に、第１の注入エネルギーにより、
高濃度の第１の注入量の砒素のイオン注入を行い、前記
半導体基板内に第２の砒素イオン注入層を形成する工程
と、前記第２のフォトレジスト膜パターンを除去し、所
定温度での第１の熱処理を施すことにより前記第２の砒
素イオン注入層を活性化させて第１のＮ+型拡散層によ
りなるドレイン領域を前記半導体基板表面に形成する工
程と、前記半導体基板全面に酸化膜を堆積させ異方性エ
ッチングを施すことにより前記多結晶シリコン膜パター
ンの側面にサイドウォール酸化膜を形成する工程と、少
なくともドレイン形成予定領域を覆い、ソース形成予定
領域に開口部を有する第３のフォトレジスト膜パターン
を形成する工程と、前記第３のフォトレジスト膜パター
ンをマスクにして前記半導体基板表面に対する法線に平
行に、第２の注入エネルギーにより、高濃度の第２の注
入量の砒素のイオン注入を行い、前記半導体基板内に第
３の砒素イオン注入層を形成する工程と、熱酸化法にて
前記半導体基板表面に酸化膜を形成するとともに前記第
３フォトレジスト膜パターンを除去し、前記第３の砒素
イオン注入層を活性化させて第２のＮ+型拡散層により
なるソース領域を前記半導体基板内の表面に形成する工
程と、前記半導体基板全面にゲート絶縁膜及び導電体膜
を形成し、該導電体膜、前記ゲート絶縁膜及び前記多結
晶シリコン膜パターンを順次パターニングして前記導電
体膜からなる制御ゲート電極と該結晶シリコン膜パター
ンからなる浮遊ゲート電極とを形成する工程と、前記半
導体基板全面に層間絶縁膜を形成し、該層間絶縁膜前記
Ｎ+型拡散層に達するコンタクト孔を形成し、前記層間
絶縁膜の表面上に前記コンタクト孔を介して前記ドレイ
ン領域及び前記ソース領域にそれぞれ接続される前記ビ
ット線及び前記ソース線を形成する工程とを順次行うこ
とを特徴とする。
【００３８】（作用）上記のように構成された本発明に
おいては、浮遊ゲート電極を形成する多結晶シリコン膜
表面が凹凸形状であるので、浮遊ゲート電極の表面積が
増大し、メモリセルの容量比が大きくなる。
おいては、浮遊ゲート電極を形成する多結晶シリコン膜
表面が凹凸形状であるので、浮遊ゲート電極の表面積が
増大し、メモリセルの容量比が大きくなる。
【００３９】ここで、書き込み及び消去に必要な電圧
は、容量比と制御ゲート電極に印加される電圧とをかけ
たものであるが、容量比が大きくなれば、制御ゲート電
極に低い電圧を印加してもＦＮトンネリングが起き、製
造工程を増やしたりする必要がなくなる。
は、容量比と制御ゲート電極に印加される電圧とをかけ
たものであるが、容量比が大きくなれば、制御ゲート電
極に低い電圧を印加してもＦＮトンネリングが起き、製
造工程を増やしたりする必要がなくなる。
【００４０】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００４１】図１は、本発明の不揮発性半導体記憶装置
の実施の形態を示す平面模式図である。
の実施の形態を示す平面模式図である。
【００４２】（第１の実施の形態）図２は、図１に示し
た不揮発性半導体記憶装置の第１の実施の形態を示す断
面模式図であり、（ａ）は図１に示すＸ−Ｘ’断面図、
（ｂ）は図１に示すＹ−Ｙ’断面図である。
た不揮発性半導体記憶装置の第１の実施の形態を示す断
面模式図であり、（ａ）は図１に示すＸ−Ｘ’断面図、
（ｂ）は図１に示すＹ−Ｙ’断面図である。
【００４３】（１００）の面方位を有し、２×１０17ｃ
ｍ-3程度の表面不純物濃度を有する半導体基板であるＰ
型シリコン基板１０１の表面には、素子分離領域に膜厚
０．５μｍ程度のフィールド酸化膜１０２が、素子形成
領域にスタックゲート型のメモリセルがそれぞれ設けら
れており、メモリセルのそれぞれは、Ｐ型シリコン基板
１０１の表面に設けられた膜厚７．５ｎｍ程度のゲート
酸化膜１０３と、ゲート酸化膜１０３を介してＰ型シリ
コン基板１０１の表面上に１×１０19ｃｍ-3程度の不純
物濃度を有して設けられ、１５０ｎｍ程度の膜厚を有す
るＮ型でその上面に凹凸を有する多結晶シリコン１０４
よりなる浮遊ゲート電極１０５と、浮遊ゲート電極１０
５の表面上に設けられ、膜厚７ｎｍ程度の酸化膜シリコ
ン膜、膜厚７ｎｍ程度の窒化膜シリコン膜及び膜厚２ｎ
ｍ程度の酸化シリコン膜が積層されてなるゲート絶縁膜
１０７と、ゲート絶縁膜１０７を介して浮遊ゲート電極
１０５上に設けられたワード線をかねる制御ゲート電極
１０８と、Ｐ型シリコン基板１０１の表面に設けられた
ソース領域１０９及びドレイン領域１１０ａ，１１０ｂ
とから構成されており、それぞれの浮遊ゲート電極１０
５は、それぞれ１つのメモリセルに属している。なお、
浮遊ゲート電極１０５のワード線方法の距離は例えば
０．３μｍ、ソース領域１０９及びドレイン領域１１０
ａ，１１０ｂの幅は０．３μｍ、フィールド酸化膜１０
２の幅は０．３μｍである。
ｍ-3程度の表面不純物濃度を有する半導体基板であるＰ
型シリコン基板１０１の表面には、素子分離領域に膜厚
０．５μｍ程度のフィールド酸化膜１０２が、素子形成
領域にスタックゲート型のメモリセルがそれぞれ設けら
れており、メモリセルのそれぞれは、Ｐ型シリコン基板
１０１の表面に設けられた膜厚７．５ｎｍ程度のゲート
酸化膜１０３と、ゲート酸化膜１０３を介してＰ型シリ
コン基板１０１の表面上に１×１０19ｃｍ-3程度の不純
物濃度を有して設けられ、１５０ｎｍ程度の膜厚を有す
るＮ型でその上面に凹凸を有する多結晶シリコン１０４
よりなる浮遊ゲート電極１０５と、浮遊ゲート電極１０
５の表面上に設けられ、膜厚７ｎｍ程度の酸化膜シリコ
ン膜、膜厚７ｎｍ程度の窒化膜シリコン膜及び膜厚２ｎ
ｍ程度の酸化シリコン膜が積層されてなるゲート絶縁膜
１０７と、ゲート絶縁膜１０７を介して浮遊ゲート電極
１０５上に設けられたワード線をかねる制御ゲート電極
１０８と、Ｐ型シリコン基板１０１の表面に設けられた
ソース領域１０９及びドレイン領域１１０ａ，１１０ｂ
とから構成されており、それぞれの浮遊ゲート電極１０
５は、それぞれ１つのメモリセルに属している。なお、
浮遊ゲート電極１０５のワード線方法の距離は例えば
０．３μｍ、ソース領域１０９及びドレイン領域１１０
ａ，１１０ｂの幅は０．３μｍ、フィールド酸化膜１０
２の幅は０．３μｍである。
【００４４】ソース領域１０９及びドレイン領域１１０
ａ，１１０ｂは、例えば多結晶シリコン膜パターン１１
７に自己整合的なＮ+型拡散層からなる。ドレイン領域
１１０ａ，１１０ｂは、メモリセルの表面を覆う層間絶
縁膜１１１に例えばメモリセル１６個おきに設けられた
コンタクト孔１２４を介して、層間絶縁膜１１１の表面
上に設けられたビット線１１２ａ，１１２ｂに接続され
ている。また、ソース領域１０９は、所用の数のメモリ
セルが共有しており、それぞれのソース領域１０９は、
ドレイン領域１１０ａ，１１０ｂと同様にコンタクト孔
１２４を介して層間絶縁膜１１１の表面上に設けられた
ソース線１１３に接続されている。
ａ，１１０ｂは、例えば多結晶シリコン膜パターン１１
７に自己整合的なＮ+型拡散層からなる。ドレイン領域
１１０ａ，１１０ｂは、メモリセルの表面を覆う層間絶
縁膜１１１に例えばメモリセル１６個おきに設けられた
コンタクト孔１２４を介して、層間絶縁膜１１１の表面
上に設けられたビット線１１２ａ，１１２ｂに接続され
ている。また、ソース領域１０９は、所用の数のメモリ
セルが共有しており、それぞれのソース領域１０９は、
ドレイン領域１１０ａ，１１０ｂと同様にコンタクト孔
１２４を介して層間絶縁膜１１１の表面上に設けられた
ソース線１１３に接続されている。
【００４５】以下に、上記のように構成された不揮発性
半導体記憶装置の製造方法について説明する。
半導体記憶装置の製造方法について説明する。
【００４６】図３〜図９は、図２に示した不揮発性半導
体記憶装置の製造方法を説明するための断面模式図であ
る。
体記憶装置の製造方法を説明するための断面模式図であ
る。
【００４７】まず、Ｐ型シリコン基板１０１の表面の素
子分離領域にフィールド酸化膜１０２を形成し、Ｐ型シ
リコン基板１０１の表面の素子形成領域に熱酸化により
膜厚ゲート酸化膜１０３を形成する。その後、全面にＮ
型の第１多結晶シリコン膜１４及びアモルファスシリコ
ン膜１１５を形成する（図３）。
子分離領域にフィールド酸化膜１０２を形成し、Ｐ型シ
リコン基板１０１の表面の素子形成領域に熱酸化により
膜厚ゲート酸化膜１０３を形成する。その後、全面にＮ
型の第１多結晶シリコン膜１４及びアモルファスシリコ
ン膜１１５を形成する（図３）。
【００４８】次に、アモルファスシリコン膜１１５にジ
シランを照射してアモルファスシリコン膜１１５の表面
に核（不図示）を形成する。その後、ジシラン雰囲気中
にて高温の熱処理を施すことにより、核を中心としてグ
レインを成長させる。この結果、アモルファスシリコン
膜１１５が結晶化して第１多結晶シリコン膜１１４と同
一となり、上面に凹凸を有する多結晶シリコン膜１０４
が形成される。この凹凸により、多結晶シリコン膜１０
４の上面の表面積が増大する。
シランを照射してアモルファスシリコン膜１１５の表面
に核（不図示）を形成する。その後、ジシラン雰囲気中
にて高温の熱処理を施すことにより、核を中心としてグ
レインを成長させる。この結果、アモルファスシリコン
膜１１５が結晶化して第１多結晶シリコン膜１１４と同
一となり、上面に凹凸を有する多結晶シリコン膜１０４
が形成される。この凹凸により、多結晶シリコン膜１０
４の上面の表面積が増大する。
【００４９】次に、高温気相成長法により膜厚７ｎｍ程
度の酸化シリコン膜（不図示）と減圧気相成長法（ＬＰ
ＣＶＤ）により窒化シリコン膜（不図示）とを全面に形
成し、その後、高温気相成長法により膜厚２ｎｍ程度の
酸化シリコン膜（不図示）を形成することにより、全面
に合計膜厚１２．５ｎｍ程度のゲート絶縁膜１０７を形
成する（図４）。なお、上面に凹凸を有する多結晶シリ
コン１０４は、本形態においては、第１多結晶シリコン
膜１１４及びアモルファスシリコン膜１１５から構成さ
れているが、本発明は、これに限られるものではなく、
これ以外の膜から構成されているものであっても、その
上面に凹凸を有する多結晶シリコンであれば、本発明の
有効性は何ら失われることはない。
度の酸化シリコン膜（不図示）と減圧気相成長法（ＬＰ
ＣＶＤ）により窒化シリコン膜（不図示）とを全面に形
成し、その後、高温気相成長法により膜厚２ｎｍ程度の
酸化シリコン膜（不図示）を形成することにより、全面
に合計膜厚１２．５ｎｍ程度のゲート絶縁膜１０７を形
成する（図４）。なお、上面に凹凸を有する多結晶シリ
コン１０４は、本形態においては、第１多結晶シリコン
膜１１４及びアモルファスシリコン膜１１５から構成さ
れているが、本発明は、これに限られるものではなく、
これ以外の膜から構成されているものであっても、その
上面に凹凸を有する多結晶シリコンであれば、本発明の
有効性は何ら失われることはない。
【００５０】次に、第１のフォトレジスト膜パターン１
１６をマスクとして、ゲート絶縁膜１０７及び上面に凹
凸有する多結晶シリコン膜１０４をビット線に平行にな
るような線状の多結晶シリコン膜パターン１１７にパタ
ーニングする。その後、５×１５ｃｍ-2の砒素イオンを
Ｐ型シリコン基板１０１の表面に対する法線に概ね平行
に７０ＫｅＶでイオン注入することにより、第１砒素イ
オン注入層１１８を形成する（図５）。
１６をマスクとして、ゲート絶縁膜１０７及び上面に凹
凸有する多結晶シリコン膜１０４をビット線に平行にな
るような線状の多結晶シリコン膜パターン１１７にパタ
ーニングする。その後、５×１５ｃｍ-2の砒素イオンを
Ｐ型シリコン基板１０１の表面に対する法線に概ね平行
に７０ＫｅＶでイオン注入することにより、第１砒素イ
オン注入層１１８を形成する（図５）。
【００５１】次に、フォトレジスト膜パターン１１６を
除去し、その後、８５０℃の窒素雰囲気中において３０
分程度の熱処理を施す。この熱処理により、第１砒素イ
オン注入層１１８が活性化され、Ｎ+型拡散層よりなる
ソース領域１０９及びドレイン領域１１０ａ，１１０ｂ
が形成される。続いて、８５０℃の熱酸化法によりＰ型
シリコン基板１０１表面及び多結晶シリコン膜パターン
１１７の表面を酸化させ、ソース領域１０９及びドレイ
ン領域１１０ａ，１１０ｂ上のＰ型シリコン基板１０１
の表面に厚さ１００ｎｍ程度の酸化膜１０６を形成する
（図６）。
除去し、その後、８５０℃の窒素雰囲気中において３０
分程度の熱処理を施す。この熱処理により、第１砒素イ
オン注入層１１８が活性化され、Ｎ+型拡散層よりなる
ソース領域１０９及びドレイン領域１１０ａ，１１０ｂ
が形成される。続いて、８５０℃の熱酸化法によりＰ型
シリコン基板１０１表面及び多結晶シリコン膜パターン
１１７の表面を酸化させ、ソース領域１０９及びドレイ
ン領域１１０ａ，１１０ｂ上のＰ型シリコン基板１０１
の表面に厚さ１００ｎｍ程度の酸化膜１０６を形成する
（図６）。
【００５２】次に、全面にＮ+型の第２多結晶シリコン
膜１１９を形成する（図７）。
膜１１９を形成する（図７）。
【００５３】次に、導電体膜である第２多結晶シリコン
膜１１９、ゲート絶縁膜１０７及び多結晶シリコン膜パ
ターン１１７を順次パターニングし、第２多結晶シリコ
ン膜１１９からなる制御ゲート電極１０８と多結晶シリ
コン膜パターン１１７よりなる浮遊ゲート電極１０５と
を形成する。なお、本形態においては、Ｎ+型の第２多
結晶シリコン膜１１９を材料として制御ゲート電極１０
８を形成しているが、本発明はこれに限定されるもので
はなく、ポリサイド膜あるいはシリサイド膜から制御ゲ
ート電極を形成しても差し支えはない。
膜１１９、ゲート絶縁膜１０７及び多結晶シリコン膜パ
ターン１１７を順次パターニングし、第２多結晶シリコ
ン膜１１９からなる制御ゲート電極１０８と多結晶シリ
コン膜パターン１１７よりなる浮遊ゲート電極１０５と
を形成する。なお、本形態においては、Ｎ+型の第２多
結晶シリコン膜１１９を材料として制御ゲート電極１０
８を形成しているが、本発明はこれに限定されるもので
はなく、ポリサイド膜あるいはシリサイド膜から制御ゲ
ート電極を形成しても差し支えはない。
【００５４】次に、全面に膜厚０．８μｍ程度のＢＰＳ
Ｇ膜からなる層間絶縁膜１１１を形成する（図８）。な
お、制御ゲート電極１０８等がＮ+型の多結晶シリコン
膜より構成されていない場合は、ＢＰＳＧ膜にのみ予め
手高温気相成長法などにより所用膜厚の酸化シリコン膜
を形成しておくことが望ましい。
Ｇ膜からなる層間絶縁膜１１１を形成する（図８）。な
お、制御ゲート電極１０８等がＮ+型の多結晶シリコン
膜より構成されていない場合は、ＢＰＳＧ膜にのみ予め
手高温気相成長法などにより所用膜厚の酸化シリコン膜
を形成しておくことが望ましい。
【００５５】次に、ドレイン領域１１０ａ，１１０ｂ及
びソース領域１０９に達するコンタクト孔（不図示）等
を層間絶縁膜１１１に形成し、続いて、全面に膜厚０．
４５μｍ程度のアルミニウム系の金属膜を形成し、この
金属膜をパターニングすることによりビット線１１２
ａ，１１２ｂ及びソース線１１３を形成する（図９）。
びソース領域１０９に達するコンタクト孔（不図示）等
を層間絶縁膜１１１に形成し、続いて、全面に膜厚０．
４５μｍ程度のアルミニウム系の金属膜を形成し、この
金属膜をパターニングすることによりビット線１１２
ａ，１１２ｂ及びソース線１１３を形成する（図９）。
【００５６】上述した形態におけるメモリセルの書き込
みの条件は、メモリセルの容量比が従来のメモリセルと
比較して大きくなるので、従来のメモリセルとは異な
る。例えば、所望のメモリセルを書き込むためには、制
御ゲート電極１０８への印加電圧ＶCG＝−８Ｖ、ドレイ
ン領域１１０ａ，１１０ｂへの印加電圧ＶDD＝３Ｖ、ｐ
型シリコン基板１０１への印加電圧ＶSUB：開放、ソー
ス領域１０９への印加電圧ＶSS＝０Ｖにすることにより
行われる。この結果、メモリセルのしきい値は、５Ｖ程
度から２Ｖ程度になる。なお本形態におけるメモリセル
の消去は、従来のメモリセルと同一の条件で行われる。
みの条件は、メモリセルの容量比が従来のメモリセルと
比較して大きくなるので、従来のメモリセルとは異な
る。例えば、所望のメモリセルを書き込むためには、制
御ゲート電極１０８への印加電圧ＶCG＝−８Ｖ、ドレイ
ン領域１１０ａ，１１０ｂへの印加電圧ＶDD＝３Ｖ、ｐ
型シリコン基板１０１への印加電圧ＶSUB：開放、ソー
ス領域１０９への印加電圧ＶSS＝０Ｖにすることにより
行われる。この結果、メモリセルのしきい値は、５Ｖ程
度から２Ｖ程度になる。なお本形態におけるメモリセル
の消去は、従来のメモリセルと同一の条件で行われる。
【００５７】図１０は、図２に示した不揮発性半導体記
憶装置における効果を説明するための図であり、ドレイ
ン領域１１０の端部から浮遊ゲート電極１０５までの距
離による容量比の依存性を示している。
憶装置における効果を説明するための図であり、ドレイ
ン領域１１０の端部から浮遊ゲート電極１０５までの距
離による容量比の依存性を示している。
【００５８】なお、測定に用いたメモリセルのゲート長
は０．３μｍ、チャネル幅は０．３μｍである。
は０．３μｍ、チャネル幅は０．３μｍである。
【００５９】従来のメモリセルにおいては、例えば０．
７の容量比を得ようとすると、ドレイン領域１１０の端
部から浮遊ゲート電極までの距離が０．２５μｍ以上必
要であったが、これに対して、本発明によれば図１０に
示すように、ドレイン領域１１０の端部から浮遊ゲート
電極１０５までの距離が０μｍとしても容量比は０．８
となる。
７の容量比を得ようとすると、ドレイン領域１１０の端
部から浮遊ゲート電極までの距離が０．２５μｍ以上必
要であったが、これに対して、本発明によれば図１０に
示すように、ドレイン領域１１０の端部から浮遊ゲート
電極１０５までの距離が０μｍとしても容量比は０．８
となる。
【００６０】これより、ドレイン領域１１０の端部から
浮遊ゲート電極１０５までの距離も短くすることが可能
となりメモリセルの微細化にも大きな効果がある。
浮遊ゲート電極１０５までの距離も短くすることが可能
となりメモリセルの微細化にも大きな効果がある。
【００６１】（第２の実施の形態）図１１は、図１に示
した不揮発性半導体記憶装置の第２の実施の形態を示す
断面模式図であり、（ａ）は図１に示すＸ−Ｘ’断面
図、（ｂ）は図１に示すＹ−Ｙ’断面図である。また、
図１２〜図１８は、図１１に示した不揮発性半導体記憶
装置の製造方法を説明するための断面模式図である。な
お、本形態は、多結晶シリコン膜パターン１１７をテー
パーエッチするものである。
した不揮発性半導体記憶装置の第２の実施の形態を示す
断面模式図であり、（ａ）は図１に示すＸ−Ｘ’断面
図、（ｂ）は図１に示すＹ−Ｙ’断面図である。また、
図１２〜図１８は、図１１に示した不揮発性半導体記憶
装置の製造方法を説明するための断面模式図である。な
お、本形態は、多結晶シリコン膜パターン１１７をテー
パーエッチするものである。
【００６２】まず、Ｐ型シリコン基板１０１の表面の素
子分離領域にフィールド酸化膜１０２を形成し、Ｐ型シ
リコン基板１０１の表面の素子形成領域に熱酸化により
膜厚ゲート酸化膜１０３を形成する。その後、全面にＮ
型の第１多結晶シリコン膜１１４及びアモルファスシリ
コン膜１１５を形成する（図１２）。
子分離領域にフィールド酸化膜１０２を形成し、Ｐ型シ
リコン基板１０１の表面の素子形成領域に熱酸化により
膜厚ゲート酸化膜１０３を形成する。その後、全面にＮ
型の第１多結晶シリコン膜１１４及びアモルファスシリ
コン膜１１５を形成する（図１２）。
【００６３】次に、アモルファスシリコン膜１１５にジ
シランを照射し、それにより、アモルファスシリコン膜
１１５の表面に核（不図示）を形成する。この後、ジシ
ラン雰囲気中にて高温の熱処理を施すことにより、核を
中心としてグレインを成長させる。この結果、アモルフ
ァスシリコン膜１１５が結晶化し、第１多結晶シリコン
膜１１４と同一となり、上面に凹凸を有する多結晶シリ
コン１０４が形成される。この凹凸のため、第１多結晶
シリコン膜の上面の表面積が増大する。
シランを照射し、それにより、アモルファスシリコン膜
１１５の表面に核（不図示）を形成する。この後、ジシ
ラン雰囲気中にて高温の熱処理を施すことにより、核を
中心としてグレインを成長させる。この結果、アモルフ
ァスシリコン膜１１５が結晶化し、第１多結晶シリコン
膜１１４と同一となり、上面に凹凸を有する多結晶シリ
コン１０４が形成される。この凹凸のため、第１多結晶
シリコン膜の上面の表面積が増大する。
【００６４】次に、高温気相成長法による膜厚７ｎｍ程
度の酸化シリコン膜（不図示）と減圧気相成長法（ＬＰ
ＣＶＤ）による窒化シリコン膜（不図示）とを全面に形
成し、その後、高温気相成長法による膜厚２ｎｍ程度の
酸化シリコン膜（不図示）を形成することにより、全面
に合計膜厚１２．５ｎｍ程度のゲート絶縁膜１０７を形
成する（図１３）。
度の酸化シリコン膜（不図示）と減圧気相成長法（ＬＰ
ＣＶＤ）による窒化シリコン膜（不図示）とを全面に形
成し、その後、高温気相成長法による膜厚２ｎｍ程度の
酸化シリコン膜（不図示）を形成することにより、全面
に合計膜厚１２．５ｎｍ程度のゲート絶縁膜１０７を形
成する（図１３）。
【００６５】次に、フォトレジスト膜パターン１１６に
より、ゲート絶縁膜１０７及び第１多結晶シリコン膜１
１４をビット線に平行になるような線状の多結晶シリコ
ン膜パターン１１７にパターニングする。この時、多結
晶シリコンパターン１１７の形状をテーパー形状になる
ようにエッチングを行う。続いて、５×１５ｃｍ-2の砒
素イオンをＰ型シリコン基板１０１の表面に対する法線
に概ね平行に７０ＫｅＶでイオン注入することにより、
第１砒素イオン注入層１１８を形成する（図１４）。
より、ゲート絶縁膜１０７及び第１多結晶シリコン膜１
１４をビット線に平行になるような線状の多結晶シリコ
ン膜パターン１１７にパターニングする。この時、多結
晶シリコンパターン１１７の形状をテーパー形状になる
ようにエッチングを行う。続いて、５×１５ｃｍ-2の砒
素イオンをＰ型シリコン基板１０１の表面に対する法線
に概ね平行に７０ＫｅＶでイオン注入することにより、
第１砒素イオン注入層１１８を形成する（図１４）。
【００６６】次に、フォトレジスト膜パターン１１６を
除去し、その後、８５０℃の窒素雰囲気中において３０
分程度の熱処理を施す。この熱処理により、第１砒素イ
オン注入層１１８が活性化され、ソース領域１０９及び
ドレイン領域１１０ａ，１１０ｂが形成される。その
後、熱酸化法により、Ｐ型シリコン基板１０１表面及び
多結晶シリコン膜パターン１１７の表面を酸化し、第１
砒素イオン注入層１１８上のＰ型シリコン基板１０１の
表面に厚さ１００ｎｍ程度の酸化膜１０６を形成する
（図１５）。
除去し、その後、８５０℃の窒素雰囲気中において３０
分程度の熱処理を施す。この熱処理により、第１砒素イ
オン注入層１１８が活性化され、ソース領域１０９及び
ドレイン領域１１０ａ，１１０ｂが形成される。その
後、熱酸化法により、Ｐ型シリコン基板１０１表面及び
多結晶シリコン膜パターン１１７の表面を酸化し、第１
砒素イオン注入層１１８上のＰ型シリコン基板１０１の
表面に厚さ１００ｎｍ程度の酸化膜１０６を形成する
（図１５）。
【００６７】次に、全面にＮ+型の第２多結晶シリコン
膜１１９を形成する（図１６）。
膜１１９を形成する（図１６）。
【００６８】次に、第２多結晶シリコン膜１１９、ゲー
ト絶縁膜１０６及び多結晶シリコン膜パターン１１７を
順次パターニングし、第２多結晶シリコン膜１１９から
なる制御ゲート電極１０８と多結晶シリコン膜パターン
１１７よりなる浮遊ゲート電極１０５を形成する。次
に、全面に膜厚０．８μｍ程度のＢＰＳＧ膜からなる層
間絶縁膜１１１を形成する（図１７）。
ト絶縁膜１０６及び多結晶シリコン膜パターン１１７を
順次パターニングし、第２多結晶シリコン膜１１９から
なる制御ゲート電極１０８と多結晶シリコン膜パターン
１１７よりなる浮遊ゲート電極１０５を形成する。次
に、全面に膜厚０．８μｍ程度のＢＰＳＧ膜からなる層
間絶縁膜１１１を形成する（図１７）。
【００６９】次に、ドレイン領域１１０ａ，１１０ｂ及
びソース領域１０９に達するコンタクト孔（不図示）等
を層間絶縁膜１１１に形成し、続いて、全面に膜厚０．
４５μｍ程度のアルミニウム系の金属膜を形成し、この
金属膜をパターニングすることによりビット線１１２
ａ，１１２ｂ及びソース線１１３を形成する（図１
８）。
びソース領域１０９に達するコンタクト孔（不図示）等
を層間絶縁膜１１１に形成し、続いて、全面に膜厚０．
４５μｍ程度のアルミニウム系の金属膜を形成し、この
金属膜をパターニングすることによりビット線１１２
ａ，１１２ｂ及びソース線１１３を形成する（図１
８）。
【００７０】（第３の実施の形態）図１９は、図１に示
した不揮発性半導体記憶装置の第３の実施の形態を示す
断面模式図であり、（ａ）は図１に示すＸ−Ｘ’断面
図、（ｂ）は図１に示すＹ−Ｙ’断面図である。また、
図２０〜図２９は、図１９に示した不揮発性半導体記憶
装置の製造方法を説明するための断面模式図である。な
お、本形態においては、多結晶シリコン膜パターン１１
７側部にサイドウォール酸化膜１２０を設ける。
した不揮発性半導体記憶装置の第３の実施の形態を示す
断面模式図であり、（ａ）は図１に示すＸ−Ｘ’断面
図、（ｂ）は図１に示すＹ−Ｙ’断面図である。また、
図２０〜図２９は、図１９に示した不揮発性半導体記憶
装置の製造方法を説明するための断面模式図である。な
お、本形態においては、多結晶シリコン膜パターン１１
７側部にサイドウォール酸化膜１２０を設ける。
【００７１】まず、Ｐ型シリコン基板１０１の表面の素
子分離領域にフィールド酸化膜１０２を形成し、Ｐ型シ
リコン基板１０１の表面の素子形成領域に熱酸化により
ゲート酸化膜１０３を形成する。その後、全面にＮ型の
第１多結晶シリコン膜１１４及びアモルファスシリコン
膜１１５を形成する（図２０）。
子分離領域にフィールド酸化膜１０２を形成し、Ｐ型シ
リコン基板１０１の表面の素子形成領域に熱酸化により
ゲート酸化膜１０３を形成する。その後、全面にＮ型の
第１多結晶シリコン膜１１４及びアモルファスシリコン
膜１１５を形成する（図２０）。
【００７２】次に、アモルファスシリコン膜１１５にジ
シランを照射し、それにより、アモルファスシリコン膜
１１５の表面に核（不図示）を形成する。その後、ジシ
ラン雰囲気中にて高温の熱処理を施し、核を中心として
グレインを成長させる。この結果、アモルファスシリコ
ン膜１１５が結晶化して第１多結晶シリコン膜１１４と
同一となり、上面に凹凸を有する多結晶シリコン１０４
が形成される。この凹凸のため、第１多結晶シリコン膜
の上面の表面積が増大する（図２１）。
シランを照射し、それにより、アモルファスシリコン膜
１１５の表面に核（不図示）を形成する。その後、ジシ
ラン雰囲気中にて高温の熱処理を施し、核を中心として
グレインを成長させる。この結果、アモルファスシリコ
ン膜１１５が結晶化して第１多結晶シリコン膜１１４と
同一となり、上面に凹凸を有する多結晶シリコン１０４
が形成される。この凹凸のため、第１多結晶シリコン膜
の上面の表面積が増大する（図２１）。
【００７３】次に、フォトレジスト膜パターン１１６に
より、第１多結晶シリコン膜１１４をビット線に平行に
なるような線状の多結晶シリコン膜パターン１１７にパ
ターニングする。この時、多結晶シリコンパターン１１
７の形状をテーパー形状になるようにエッチングを行
う。続いて、５×１５ｃｍ-2の砒素イオンをＰ型シリコ
ン基板１０１の表面に対する法線に概ね平行に７０Ｋｅ
Ｖでイオン注入し、それにより、第１砒素イオン注入層
１１８を形成する（図２２）。
より、第１多結晶シリコン膜１１４をビット線に平行に
なるような線状の多結晶シリコン膜パターン１１７にパ
ターニングする。この時、多結晶シリコンパターン１１
７の形状をテーパー形状になるようにエッチングを行
う。続いて、５×１５ｃｍ-2の砒素イオンをＰ型シリコ
ン基板１０１の表面に対する法線に概ね平行に７０Ｋｅ
Ｖでイオン注入し、それにより、第１砒素イオン注入層
１１８を形成する（図２２）。
【００７４】次に、全面に膜厚１５０ｎｍの堆積酸化膜
１２１を成長させ、続いて、８５０℃の窒素雰囲気中に
おいて３０分程度の熱処理を施す。この熱処理により、
第１砒素イオン注入層１１８が活性化され、ソース領域
１０９及びドレイン領域１１０ａ，１１０ｂが形成され
る。（図２３）。
１２１を成長させ、続いて、８５０℃の窒素雰囲気中に
おいて３０分程度の熱処理を施す。この熱処理により、
第１砒素イオン注入層１１８が活性化され、ソース領域
１０９及びドレイン領域１１０ａ，１１０ｂが形成され
る。（図２３）。
【００７５】次に、全面において異方エッチングを行
う。この結果、多結晶シリコン膜パターン１１７の側部
にサイドウォール酸化膜１２０が形成される（図２
４）。
う。この結果、多結晶シリコン膜パターン１１７の側部
にサイドウォール酸化膜１２０が形成される（図２
４）。
【００７６】次に、熱酸化法によりＰ型シリコン基板１
０１表面及び多結晶シリコン膜パターン１１７の表面を
酸化させ、ドレイン領域１１０ａ，１１０ｂ及びソース
領域１０９上のＰ型シリコン基板１０１の表面に厚さ１
００ｎｍ程度の酸化膜１０６を形成する（図２５）。
０１表面及び多結晶シリコン膜パターン１１７の表面を
酸化させ、ドレイン領域１１０ａ，１１０ｂ及びソース
領域１０９上のＰ型シリコン基板１０１の表面に厚さ１
００ｎｍ程度の酸化膜１０６を形成する（図２５）。
【００７７】次に、高温気相成長法による膜厚７ｎｍ程
度の酸化シリコン膜（不図示）と減圧気相成長法（ＬＰ
ＣＶＤ）による窒化シリコン膜（不図示）とを全面に形
成し、その後、高温気相成長法による膜厚２ｎｍ程度の
酸化シリコン膜（不図示）を形成することにより、全面
に合計膜厚１２．５ｎｍ程度のゲート絶縁膜１０７を形
成す（図２６）。
度の酸化シリコン膜（不図示）と減圧気相成長法（ＬＰ
ＣＶＤ）による窒化シリコン膜（不図示）とを全面に形
成し、その後、高温気相成長法による膜厚２ｎｍ程度の
酸化シリコン膜（不図示）を形成することにより、全面
に合計膜厚１２．５ｎｍ程度のゲート絶縁膜１０７を形
成す（図２６）。
【００７８】次に、全面にＮ+型の第２多結晶シリコン
膜１１９を形成する（図２７）。
膜１１９を形成する（図２７）。
【００７９】次に、第２多結晶シリコン膜１１９、ゲー
ト絶縁膜１０７及び多結晶シリコン膜パターン１１７を
順次パターニングし、第２多結晶シリコン膜１１９から
なる制御ゲート電極１０８と多結晶シリコン膜パターン
１１７よりなる浮遊ゲート電極１０５とを形成する。そ
の後、全面に膜厚０．８μｍ程度のＢＰＳＧ膜からなる
層間絶縁膜１１１を形成する（図２８）。
ト絶縁膜１０７及び多結晶シリコン膜パターン１１７を
順次パターニングし、第２多結晶シリコン膜１１９から
なる制御ゲート電極１０８と多結晶シリコン膜パターン
１１７よりなる浮遊ゲート電極１０５とを形成する。そ
の後、全面に膜厚０．８μｍ程度のＢＰＳＧ膜からなる
層間絶縁膜１１１を形成する（図２８）。
【００８０】次に、ドレイン領域１１０ａ，１１０ｂ及
びソース領域１０９に達するコンタクト孔１２４等を層
間絶縁膜１１１に形成する。その後、全面に膜厚０．４
５μｍ程度のアルミニウム系の金属膜を形成し、この金
属膜をパターニングすることによりビット線１１２ａ，
１１２ｂ及びソース線１１３を形成する（図２９）。
びソース領域１０９に達するコンタクト孔１２４等を層
間絶縁膜１１１に形成する。その後、全面に膜厚０．４
５μｍ程度のアルミニウム系の金属膜を形成し、この金
属膜をパターニングすることによりビット線１１２ａ，
１１２ｂ及びソース線１１３を形成する（図２９）。
【００８１】（第４の実施の形態）図３０は、図１に示
した不揮発性半導体記憶装置の第４の実施の形態を示す
断面模式図であり、（ａ）は図１に示すＸ−Ｘ’断面
図、（ｂ）は図１に示すＹ−Ｙ’断面図である。また、
図３１〜図４１は、図３０に示した不揮発性半導体記憶
装置の製造方法を説明するための断面模式図である。な
お、本形態においては、多結晶シリコン膜パターン１１
７側部にサイドウォール酸化膜１２０を設け、また、ソ
ース領域１０９及びドレイン領域１１０ａ，１１０ｂを
上述した形態とは別の工程にて形成する。
した不揮発性半導体記憶装置の第４の実施の形態を示す
断面模式図であり、（ａ）は図１に示すＸ−Ｘ’断面
図、（ｂ）は図１に示すＹ−Ｙ’断面図である。また、
図３１〜図４１は、図３０に示した不揮発性半導体記憶
装置の製造方法を説明するための断面模式図である。な
お、本形態においては、多結晶シリコン膜パターン１１
７側部にサイドウォール酸化膜１２０を設け、また、ソ
ース領域１０９及びドレイン領域１１０ａ，１１０ｂを
上述した形態とは別の工程にて形成する。
【００８２】まず、Ｐ型シリコン基板１０１の表面の素
子分離領域にフィールド酸化膜１０２を形成し、Ｐ型シ
リコン基板１０１の表面の素子形成領域に熱酸化により
ゲート酸化膜１０３を形成する。その後、全面にＮ型の
第１多結晶シリコン膜１１４及びアモルファスシリコン
膜１１５を形成する（図３１）。
子分離領域にフィールド酸化膜１０２を形成し、Ｐ型シ
リコン基板１０１の表面の素子形成領域に熱酸化により
ゲート酸化膜１０３を形成する。その後、全面にＮ型の
第１多結晶シリコン膜１１４及びアモルファスシリコン
膜１１５を形成する（図３１）。
【００８３】次に、アモルファスシリコン膜１１５にジ
シランを照射し、それにより、アモルファスシリコン膜
１１５の表面に核（不図示）を形成する。その後、ジシ
ラン雰囲気中にて高温の熱処理を施すことにより、核を
中心としてグレインを成長させる。この結果、アモルフ
ァスシリコン膜１１５が結晶化して第１多結晶シリコン
膜１１４と同一となり、上面に凹凸を有する多結晶シリ
コン１０４が形成される。この凹凸のため、第１多結晶
シリコン膜の上面の表面積が増大する。（図３２）。
シランを照射し、それにより、アモルファスシリコン膜
１１５の表面に核（不図示）を形成する。その後、ジシ
ラン雰囲気中にて高温の熱処理を施すことにより、核を
中心としてグレインを成長させる。この結果、アモルフ
ァスシリコン膜１１５が結晶化して第１多結晶シリコン
膜１１４と同一となり、上面に凹凸を有する多結晶シリ
コン１０４が形成される。この凹凸のため、第１多結晶
シリコン膜の上面の表面積が増大する。（図３２）。
【００８４】次に、第１のフォトレジスト膜パターン１
１６により、第１多結晶シリコン膜１１４をビット線に
平行になるような線状の多結晶シリコン膜パターン１１
７にパターニングする。（図３３）。
１６により、第１多結晶シリコン膜１１４をビット線に
平行になるような線状の多結晶シリコン膜パターン１１
７にパターニングする。（図３３）。
【００８５】次に、ドレイン形成予定領域以外に第２の
フォトレジスト膜パターン１２６を形成し、５×１５ｃ
ｍ-2の砒素をフォトレジスト膜パターン１２６をマスク
にしてＰ型シリコン基板１０１の表面に対する法線に概
ね平行に第１の注入エネルギーである７０ＫｅＶでイオ
ン注入し、Ｐ型シリコン基板１０１内に第２砒素イオン
注入層１１２を形成する（図３４））。
フォトレジスト膜パターン１２６を形成し、５×１５ｃ
ｍ-2の砒素をフォトレジスト膜パターン１２６をマスク
にしてＰ型シリコン基板１０１の表面に対する法線に概
ね平行に第１の注入エネルギーである７０ＫｅＶでイオ
ン注入し、Ｐ型シリコン基板１０１内に第２砒素イオン
注入層１１２を形成する（図３４））。
【００８６】次に、全面に膜厚１５０ｎｍの堆積酸化膜
１２１を成長させる。続いて、８５０℃の窒素雰囲気で
３０分程度の第１の熱処理を施す。この熱処理により、
第２砒素イオン注入層１２２が活性化され、ドレイン領
域１１０ａ，１１０ｂが形成される（図３５）。
１２１を成長させる。続いて、８５０℃の窒素雰囲気で
３０分程度の第１の熱処理を施す。この熱処理により、
第２砒素イオン注入層１２２が活性化され、ドレイン領
域１１０ａ，１１０ｂが形成される（図３５）。
【００８７】次に、全面において異方性エッチングを行
う。この結果、多結晶シリコン膜パターン１１７の側部
に、サイドウォール酸化膜１２０が形成される。続い
て、ソース形成予定領域以外に第３のフォトレジスト膜
パターン１３６を形成する。その後、３×１０15ｃｍ-2
の砒素をフォトレジスト膜パターン１１６をマスクにし
てＰ型シリコン基板１０１の表面に対する法線に概ね平
行に第２の注入エネルギーである４０ＫｅＶでイオン注
入し、Ｐ型シリコン基板１０１内に第３砒素イオン注入
層１２３を形成する（図３６）。
う。この結果、多結晶シリコン膜パターン１１７の側部
に、サイドウォール酸化膜１２０が形成される。続い
て、ソース形成予定領域以外に第３のフォトレジスト膜
パターン１３６を形成する。その後、３×１０15ｃｍ-2
の砒素をフォトレジスト膜パターン１１６をマスクにし
てＰ型シリコン基板１０１の表面に対する法線に概ね平
行に第２の注入エネルギーである４０ＫｅＶでイオン注
入し、Ｐ型シリコン基板１０１内に第３砒素イオン注入
層１２３を形成する（図３６）。
【００８８】次に、熱酸化法によりＰ型シリコン基板１
０１表面及び多結晶シリコン膜パターン１１７の表面を
酸化し、第２砒素イオン注入層１２２及び第３砒素イオ
ン注入層１２３上のＰ型シリコン基板１０１の表面に１
００ｎｍ程度の酸化膜１０６を形成する。この時、同時
に第３砒素イオン注入層１２３も活性化されソース領域
１０９が形成される（図３７）。
０１表面及び多結晶シリコン膜パターン１１７の表面を
酸化し、第２砒素イオン注入層１２２及び第３砒素イオ
ン注入層１２３上のＰ型シリコン基板１０１の表面に１
００ｎｍ程度の酸化膜１０６を形成する。この時、同時
に第３砒素イオン注入層１２３も活性化されソース領域
１０９が形成される（図３７）。
【００８９】次に、高温気相成長法による膜厚７ｎｍ程
度の酸化シリコン膜（不図示）と減圧気相成長法（ＬＰ
ＣＶＤ）による窒化シリコン膜（不図示）とを全面に形
成し、その後、高温気相成長法による膜厚２ｎｍ程度の
酸化シリコン膜（不図示）を形成することにより、全面
に合計膜厚１２．５ｎｍ程度のゲート絶縁膜１０７を形
成する（図３８）。
度の酸化シリコン膜（不図示）と減圧気相成長法（ＬＰ
ＣＶＤ）による窒化シリコン膜（不図示）とを全面に形
成し、その後、高温気相成長法による膜厚２ｎｍ程度の
酸化シリコン膜（不図示）を形成することにより、全面
に合計膜厚１２．５ｎｍ程度のゲート絶縁膜１０７を形
成する（図３８）。
【００９０】次に、全面にＮ+型の第２多結晶シリコン
膜１１９を形成する（図３９）。
膜１１９を形成する（図３９）。
【００９１】次に、第２多結晶シリコン膜１１９、ゲー
ト絶縁膜１０７及び多結晶シリコン膜パターン１１７を
順次パターニングし、第２多結晶シリコン膜１１９から
なる制御ゲート電極１０８と多結晶シリコン膜パターン
１１７よりなる浮遊ゲート電極１０５とを形成する。そ
の後、全面に膜厚０．８μｍ程度のＢＰＳＧ膜からなる
層間絶縁膜１１１を形成する（図４０）。
ト絶縁膜１０７及び多結晶シリコン膜パターン１１７を
順次パターニングし、第２多結晶シリコン膜１１９から
なる制御ゲート電極１０８と多結晶シリコン膜パターン
１１７よりなる浮遊ゲート電極１０５とを形成する。そ
の後、全面に膜厚０．８μｍ程度のＢＰＳＧ膜からなる
層間絶縁膜１１１を形成する（図４０）。
【００９２】次に、ドレイン領域１１０ａ、１１０ｂ及
びソース領域１０９に達するコンタクト孔（不図示）等
を層間絶縁膜１１１に形成される。その後、全面に膜厚
０．４５μｍ程度のアルミニウム系の金属膜を形成し、
この金属膜をパターニングすることにより、ビット線１
１２ａ，１１２ｂ及びソース線１１３を形成する（図４
１）。
びソース領域１０９に達するコンタクト孔（不図示）等
を層間絶縁膜１１１に形成される。その後、全面に膜厚
０．４５μｍ程度のアルミニウム系の金属膜を形成し、
この金属膜をパターニングすることにより、ビット線１
１２ａ，１１２ｂ及びソース線１１３を形成する（図４
１）。
【００９３】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載するような効果を奏する。
ているので、以下に記載するような効果を奏する。
【００９４】（１）浮遊ゲート電極の上面に凹凸を有す
る多結晶シリコンが形成されているため、浮遊ゲート電
極上面の実効的な面積が増大する。そのため、浮遊ゲー
ト電極と制御ゲート電極間の容量が増大し、従来のメモ
リセルのように窒化膜パターンに自己整合でドレイン領
域及びソース領域を形成する必要が無く、多結晶シリコ
ン膜パターンに自己整合でドレイン領域及びソース領域
を形成することができ、電源電圧の低電圧に適した高い
容量比を得るメモリセルの構造を従来の製法と比較して
少ない工程で得ることができる。
る多結晶シリコンが形成されているため、浮遊ゲート電
極上面の実効的な面積が増大する。そのため、浮遊ゲー
ト電極と制御ゲート電極間の容量が増大し、従来のメモ
リセルのように窒化膜パターンに自己整合でドレイン領
域及びソース領域を形成する必要が無く、多結晶シリコ
ン膜パターンに自己整合でドレイン領域及びソース領域
を形成することができ、電源電圧の低電圧に適した高い
容量比を得るメモリセルの構造を従来の製法と比較して
少ない工程で得ることができる。
【００９５】（２）多結晶シリコン膜パターンにテーパ
ーエッチを施しており、浮遊ゲート電極の側面の面積が
増加し、さらに高い容量比を得ることができる。
ーエッチを施しており、浮遊ゲート電極の側面の面積が
増加し、さらに高い容量比を得ることができる。
【００９６】（３）多結晶シリコン膜パターンの側部に
サイドウォール酸化膜が形成されているため、ドレイン
領域及びソース領域上に酸化膜を形成する際、多結晶シ
リコン膜パターン及びゲート酸化膜が酸化されることな
く、ゲート酸化膜は均一な膜厚を保つことができる。そ
のため、ゲート酸化膜の端部における酸化膜厚の不均一
性やバーズビーク進入による厚膜化が防止され、書き込
み及び消去時の特性の変動を防止することができる。
サイドウォール酸化膜が形成されているため、ドレイン
領域及びソース領域上に酸化膜を形成する際、多結晶シ
リコン膜パターン及びゲート酸化膜が酸化されることな
く、ゲート酸化膜は均一な膜厚を保つことができる。そ
のため、ゲート酸化膜の端部における酸化膜厚の不均一
性やバーズビーク進入による厚膜化が防止され、書き込
み及び消去時の特性の変動を防止することができる。
【００９７】（４）多結晶シリコン膜パターンの側部に
サイドウォール酸化膜を設け、かつソース領域とドレイ
ン領域とを別の工程にて形成しているため、ソース領域
を浮遊ゲート電極の端部から浅く形成することが可能で
あり、さらに微細なメモリセルを形成することが可能と
なる。
サイドウォール酸化膜を設け、かつソース領域とドレイ
ン領域とを別の工程にて形成しているため、ソース領域
を浮遊ゲート電極の端部から浅く形成することが可能で
あり、さらに微細なメモリセルを形成することが可能と
なる。
【図１】本発明の不揮発性半導体記憶装置の実施の形態
を示す平面模式図である。
を示す平面模式図である。
【図２】図１に示した不揮発性半導体記憶装置の第１の
実施の形態を示す断面模式図であり、（ａ）は図１に示
すＸ−Ｘ’断面図、（ｂ）は図１に示すＹ−Ｙ’断面図
である。
実施の形態を示す断面模式図であり、（ａ）は図１に示
すＸ−Ｘ’断面図、（ｂ）は図１に示すＹ−Ｙ’断面図
である。
【図３】図２に示した不揮発性半導体記憶装置の製造方
法を説明するための断面模式図である。
法を説明するための断面模式図である。
【図４】図２に示した不揮発性半導体記憶装置の製造方
法を説明するための断面模式図である。
法を説明するための断面模式図である。
【図５】図２に示した不揮発性半導体記憶装置の製造方
法を説明するための断面模式図である。
法を説明するための断面模式図である。
【図６】図２に示した不揮発性半導体記憶装置の製造方
法を説明するための断面模式図である。
法を説明するための断面模式図である。
【図７】図２に示した不揮発性半導体記憶装置の製造方
法を説明するための断面模式図である。
法を説明するための断面模式図である。
【図８】図２に示した不揮発性半導体記憶装置の製造方
法を説明するための断面模式図である。
法を説明するための断面模式図である。
【図９】図２に示した不揮発性半導体記憶装置の製造方
法を説明するための断面模式図である。
法を説明するための断面模式図である。
【図１０】図２に示した不揮発性半導体記憶装置におけ
る効果を説明するための図である。
る効果を説明するための図である。
【図１１】図１に示した不揮発性半導体記憶装置の第２
の実施の形態を示す断面模式図であり、（ａ）は図１に
示すＸ−Ｘ’断面図、（ｂ）は図１に示すＹ−Ｙ’断面
図である。
の実施の形態を示す断面模式図であり、（ａ）は図１に
示すＸ−Ｘ’断面図、（ｂ）は図１に示すＹ−Ｙ’断面
図である。
【図１２】図１１に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図１３】図１１に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図１４】図１１に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図１５】図１１に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図１６】図１１に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図１７】図１１に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図１８】図１１に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図１９】図１に示した不揮発性半導体記憶装置の第３
の実施の形態を示す断面模式図であり、（ａ）は図１に
示すＸ−Ｘ’断面図、（ｂ）は図１に示すＹ−Ｙ’断面
図である。
の実施の形態を示す断面模式図であり、（ａ）は図１に
示すＸ−Ｘ’断面図、（ｂ）は図１に示すＹ−Ｙ’断面
図である。
【図２０】図１９に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図２１】図１９に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図２２】図１９に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図２３】図１９に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図２４】図１９に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図２５】図１９に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図２６】図１９に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図２７】図１９に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図２８】図１９に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図２９】図１９に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図３０】図１に示した不揮発性半導体記憶装置の第４
の実施の形態を示す断面模式図であり、（ａ）は図１に
示すＸ−Ｘ’断面図、（ｂ）は図１に示すＹ−Ｙ’断面
図である。
の実施の形態を示す断面模式図であり、（ａ）は図１に
示すＸ−Ｘ’断面図、（ｂ）は図１に示すＹ−Ｙ’断面
図である。
【図３１】図３０に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図３２】図３０に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図３３】図３０に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図３４】図３０に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図３５】図３０に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図３６】図３０に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図３７】図３０に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図３８】図３０に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図３９】図３０に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図４０】図３０に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図４１】図３０に示した不揮発性半導体記憶装置の製
造方法を説明するための断面模式図である。
造方法を説明するための断面模式図である。
【図４２】従来のスタクットゲート型のメモリセルから
なるフラッシュメモリの一構成例を示す平面模式図であ
る。
なるフラッシュメモリの一構成例を示す平面模式図であ
る。
【図４３】図４２に示すフラッシュメモリの断面模式図
であり、（ａ）は図４２に示すＸ−Ｘ’断面図、（ｂ）
は図４２に示すＹ−Ｙ’断面図である。
であり、（ａ）は図４２に示すＸ−Ｘ’断面図、（ｂ）
は図４２に示すＹ−Ｙ’断面図である。
【図４４】図４２及び図４３に示したフラッシュメモリ
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
【図４５】図４２及び図４３に示したフラッシュメモリ
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
【図４６】図４２及び図４３に示したフラッシュメモリ
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
【図４７】図４２及び図４３に示したフラッシュメモリ
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
【図４８】図４２及び図４３に示したフラッシュメモリ
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
【図４９】図４２及び図４３に示したフラッシュメモリ
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
【図５０】図４２及び図４３に示したフラッシュメモリ
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
【図５１】図４２及び図４３に示したフラッシュメモリ
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
【図５２】図４２及び図４３に示したフラッシュメモリ
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
【図５３】図４２及び図４３に示したフラッシュメモリ
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
【図５４】図４２及び図４３に示したフラッシュメモリ
の製造方法を説明するための断面模式図である。
の製造方法を説明するための断面模式図である。
１０１ Ｐ型シリコン基板 １０２ フィールド酸化膜 １０３，１０７ ゲート酸化膜 １０４ 多結晶シリコン膜 １０５ 浮遊ゲート電極 １０６ 酸化膜 １０８ 制御ゲート電極 １０９ ソース領域 １１０ａ，１１０ｂ ドレイン領域 １１１ 層間絶縁膜 １１２ａ，１１２ｂ ビット線 １１３ ソース線 １１４ 第１多結晶シリコン膜 １１５ アモルファスシリコン膜 １１６，１２６，１３６ フォトレジスト膜パターン １１７ 多結晶シリコン膜パターン １１８ 第１砒素イオン注入層 １１９ 第２多結晶シリコン膜 １２０ サイドウォール酸化膜 １２１ 堆積酸化膜 １２２ 第２砒素イオン注入層 １２３ 第３砒素イオン注入層 １２４ コンタクト孔
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 啓仁 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 小野 春彦 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 岡澤 武 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (7)
- 【請求項１】 ゲート酸化膜を介して半導体基板の表面
上に設けられた浮遊ゲート電極と、 ゲート絶縁膜を介して前記浮遊ゲート電極の表面上に設
けられ、ワード線を兼ねる制御ゲート電極と、 前記半導体基板の表面に設けられ、前記ワード線に直交
するＮ+型拡散層からなるビット線に接続されたドレイ
ン領域と、 前記半導体基板の表面に設けられ、前記ワード線に直交
するＮ+型拡散層からなるソース線に接続されたソース
領域とから構成されたメモリセルを有する不揮発性半導
体記憶装置において、 前記浮遊ゲート電極は、上面に凹凸を有することを特徴
とする不揮発性半導体記憶装置。 - 【請求項２】 請求項１に記載の不揮発性半導体記憶装
置において、 前記半導体基板は、Ｐ型シリコン基板であることを特徴
とする不揮発性半導体記憶装置。 - 【請求項３】 請求項１に記載の不揮発性半導体装置の
製造方法であって、 前記半導体基板表面の素子形成領域に熱酸化により前記
ゲート酸化膜を形成する工程と、 前記半導体基板全面に、所要の不純物を有しその上面に
凹凸を有するＮ型の多結晶シリコン膜を形成する工程
と、 前記半導体基板全面に、前記ゲート絶縁膜を形成する工
程と、 前記ゲート絶縁膜及び前記多結晶シリコン膜を第１のフ
ォトレジスト膜パターンにて順次パターニングして所定
の多結晶シリコン膜パターンを形成する工程と、 前記第１のフォトレジスト膜パターンをマスクとして前
記半導体基板の表面に対する法線に平行に砒素イオンを
注入して砒素イオン注入層を形成する工程と、 前記第１のフォトレジスト膜パターンを除去し、所定の
温度での熱処理を施すことにより前記砒素イオン注入層
を活性化させてＮ+型拡散層よりなる前記ドレイン領域
及び前記ソース領域を前記半導体基板表面に形成する工
程と、 熱酸化により前記半導体基板表面の前記ドレイン領域及
び前記ソース領域上に酸化膜を形成する工程と、 前記半導体基板全面に導電体膜を形成し、該導電体膜、
前記ゲート絶縁膜及び前記多結晶シリコン膜パターンを
順次パターニングして前記導電体膜からなる制御ゲート
電極と前記結晶シリコン膜パターンからなる浮遊ゲート
電極とを形成する工程と、 前記半導体基板全面に層間絶縁膜を形成し、該層間絶縁
膜に前記Ｎ+型拡散層に達するコンタクト孔を形成し、
前記層間絶縁膜表面上に前記コンタクト孔を介して前記
ドレイン領域及び前記ソース領域にそれぞれ接続される
ビット線及びソース線を形成する工程とを順次行うこと
を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項４】 ゲート酸化膜を介して半導体基板の表面
上に設けられた浮遊ゲート電極と、 ゲート絶縁膜を介して前記浮遊ゲート電極の表面上に設
けられ、ワード線を兼ねる制御ゲート電極と、 前記半導体基板の表面に設けられ、前記ワード線に直交
するＮ+型拡散層からなるビット線に接続されたドレイ
ン領域と、 前記半導体基板の表面に設けられ、前記ワード線に直交
するＮ+型拡散層からなるソース線に接続されたソース
領域と、 前記浮遊ゲート電極の側面でかつ前記ドレイン領域及び
前記ソース領域の上部に形成されたサイドウォール酸化
膜とから構成されたメモリセルを有する不揮発性半導体
記憶装置において、 前記浮遊ゲート電極は、上面に凹凸を有することを特徴
とする不揮発性半導体記憶装置。 - 【請求項５】 請求項４に記載の不揮発性半導体記憶装
置において、 前記半導体基板は、Ｐ型シリコン基板であることを特徴
とする不揮発性半導体記憶装置。 - 【請求項６】 請求項４に記載の不揮発性半導体装置の
製造方法であって、 前記半導体基板表面の素子形成領域に熱酸化により前記
ゲート酸化膜を形成する工程と、 前記半導体基板全面に、所要の不純物を有しその上面に
凹凸を有するＮ型の多結晶シリコン膜を形成する工程
と、 前記多結晶シリコン膜を第１のフォトレジスト膜パター
ンにてパターニングして所定の多結晶シリコン膜パター
ンを形成する工程と、 前記第１のフォトレジスト膜パターンをマスクとして前
記半導体基板の表面に対する法線に平行に砒素イオンを
注入して砒素イオン注入層を形成する工程と、 前記第１のフォトレジスト膜パターンを除去し、所定の
温度での熱処理を施すことにより前記砒素イオン注入層
を活性化させてＮ+型拡散層よりなる前記ドレイン領域
及び前記ソース領域を前記半導体基板表面に形成する工
程と、 前記半導体基板全面に酸化膜を堆積させて異方性エッチ
ングを行うことにより前記多結晶シリコン膜パターンの
側面にサイドウォール酸化膜を形成する工程と、 熱酸化により前記半導体基板表面の前記ドレイン領域及
び前記ソース領域上に酸化膜を形成する工程と、 前記半導体基板全面に導電体膜を形成し、該導電体膜、
前記ゲート絶縁膜及び前記多結晶シリコン膜パターンを
順次パターニングして前記導電体膜からなる制御ゲート
電極と前記結晶シリコン膜パターンからなる浮遊ゲート
電極とを形成する工程と、 前記半導体基板全面に層間絶縁膜を形成し、該層間絶縁
膜に前記Ｎ+型拡散層に達するコンタクト孔を形成し、
前記層間絶縁膜表面上に前記コンタクト孔を介して前記
ドレイン領域及び前記ソース領域にそれぞれ接続される
ビット線及びソース線を形成する工程とを順次行うこと
を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項７】 請求項４に記載の不揮発性半導体装置の
製造方法であって、 前記半導体基板表面の素子形成領域に熱酸化により前記
ゲート酸化膜を形成する工程と、 前記半導体基板全面に、所要の不純物を有しその上面に
凹凸を有するＮ型の多結晶シリコン膜を形成する工程
と、 前記多結晶シリコン膜を第１のフォトレジスト膜パター
ンにてパターニングして所定の多結晶シリコン膜パター
ンを形成する工程と、 少なくともソース形成予定領域を覆い、ドレイン形成予
定領域に開口部を有する第２のフォトレジスト膜パター
ンを形成する工程と、 前記第２のフォトレジスト膜パターンをマスクにして、
前記半導体基板表面に対する法線に平行に、第１の注入
エネルギーにより、高濃度の第１の注入量の砒素のイオ
ン注入を行い、前記半導体基板内に第２の砒素イオン注
入層を形成する工程と、 前記第２のフォトレジスト膜パターンを除去し、所定温
度での第１の熱処理を施すことにより前記第２の砒素イ
オン注入層を活性化させて第１のＮ+型拡散層によりな
るドレイン領域を前記半導体基板表面に形成する工程
と、 前記半導体基板全面に酸化膜を堆積させ異方性エッチン
グを施すことにより前記多結晶シリコン膜パターンの側
面にサイドウォール酸化膜を形成する工程と、 少なくともドレイン形成予定領域を覆い、ソース形成予
定領域に開口部を有する第３のフォトレジスト膜パター
ンを形成する工程と、 前記第３のフォトレジスト膜パターンをマスクにして前
記半導体基板表面に対する法線に平行に、第２の注入エ
ネルギーにより、高濃度の第２の注入量の砒素のイオン
注入を行い、前記半導体基板内に第３の砒素イオン注入
層を形成する工程と、 熱酸化法にて前記半導体基板表面に酸化膜を形成すると
ともに前記第３フォトレジスト膜パターンを除去し、前
記第３の砒素イオン注入層を活性化させて第２のＮ+型
拡散層によりなるソース領域を前記半導体基板内の表面
に形成する工程と、 前記半導体基板全面にゲート絶縁膜及び導電体膜を形成
し、該導電体膜、前記ゲート絶縁膜及び前記多結晶シリ
コン膜パターンを順次パターニングして前記導電体膜か
らなる制御ゲート電極と該結晶シリコン膜パターンから
なる浮遊ゲート電極とを形成する工程と、 前記半導体基板全面に層間絶縁膜を形成し、該層間絶縁
膜前記Ｎ+型拡散層に達するコンタクト孔を形成し、前
記層間絶縁膜の表面上に前記コンタクト孔を介して前記
ドレイン領域及び前記ソース領域にそれぞれ接続される
前記ビット線及び前記ソース線を形成する工程とを順次
行うことを特徴とする不揮発性半導体記憶装置の製造方
法。
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|---|---|---|---|
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