JP2000208650A - 分割ゲ―ト・メモリ・セルの製造方法 - Google Patents
分割ゲ―ト・メモリ・セルの製造方法Info
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【課題】 本発明は、分割ゲート・メモリ・セルの製造
方法を提供する。 【解決手段】 新規な分割ゲート・メモリ・セルの製造
方法は、シリコン基板上にトンネル酸化物層を形成する
ことと、前記トンネル酸化物層上に第一導電層を形成す
ることと、前記導電層内のトレンチをエッチングして、
１つの層は第一ゲート電極になるように、そして他の層
はデバイスの浮動ゲート電極になるように、前記導電層
をその間にスペースを設けて２つの異なる層に分割する
ことと、露出表面上に誘電体層を形成することと、前記
誘電体層上に第二制御ゲート電極になる第二導電体層を
デポジットすることとを含む。
方法を提供する。 【解決手段】 新規な分割ゲート・メモリ・セルの製造
方法は、シリコン基板上にトンネル酸化物層を形成する
ことと、前記トンネル酸化物層上に第一導電層を形成す
ることと、前記導電層内のトレンチをエッチングして、
１つの層は第一ゲート電極になるように、そして他の層
はデバイスの浮動ゲート電極になるように、前記導電層
をその間にスペースを設けて２つの異なる層に分割する
ことと、露出表面上に誘電体層を形成することと、前記
誘電体層上に第二制御ゲート電極になる第二導電体層を
デポジットすることとを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ・セルの製
造方法に関し、特に低電圧動作に役に立つ分割ゲート・
メモリ・セルの製造方法に関する。
造方法に関し、特に低電圧動作に役に立つ分割ゲート・
メモリ・セルの製造方法に関する。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】＜
関連出願＞本出願は、１９９９年１月１２日に出願され
た米国特許仮出願第０６／１１５，６０２号の利益を主
張する。
関連出願＞本出願は、１９９９年１月１２日に出願され
た米国特許仮出願第０６／１１５，６０２号の利益を主
張する。
【０００３】デバイス技術の縮小化につれ、デバイスへ
のドーピング濃度が増加し続けている。その結果、酸化
物／接合の降伏電圧が低下することにより、不揮発性
（ＮＶ）メモリ・セルを動作させるのに必要な高い電圧
を利用しにくくなる。さらに、分割ゲート・メモリ・セ
ル自体のセレクト・ゲートにおいて、酸化物分解を防ぐ
ために比較的厚みのあるゲート酸化物が必要となる。こ
のため、セレクト・ゲート・メモリ・デバイスのＶtを
計測するのが難しくなり、よって低電圧動作が悪化す
る。
のドーピング濃度が増加し続けている。その結果、酸化
物／接合の降伏電圧が低下することにより、不揮発性
（ＮＶ）メモリ・セルを動作させるのに必要な高い電圧
を利用しにくくなる。さらに、分割ゲート・メモリ・セ
ル自体のセレクト・ゲートにおいて、酸化物分解を防ぐ
ために比較的厚みのあるゲート酸化物が必要となる。こ
のため、セレクト・ゲート・メモリ・デバイスのＶtを
計測するのが難しくなり、よって低電圧動作が悪化す
る。
【０００４】サムソン・コーポレーションの科学研究者
は、上記問題点を惹起させるために、積層ゲート・セル
（以後、「ブースト・ワード線セル」と呼ぶ）で使用す
るための組込み電荷ポンプというアイデアを提案した。
サムソンの提案したセルは、３重ポリ構造を使用する必
要がある。本発明は、２重ポリ構造を有する新規なセル
を使用して、上記問題点と取り組む。
は、上記問題点を惹起させるために、積層ゲート・セル
（以後、「ブースト・ワード線セル」と呼ぶ）で使用す
るための組込み電荷ポンプというアイデアを提案した。
サムソンの提案したセルは、３重ポリ構造を使用する必
要がある。本発明は、２重ポリ構造を有する新規なセル
を使用して、上記問題点と取り組む。
【０００５】
【課題を解決するための手段】本発明は、新規な分割ゲ
ート・メモリ・セルの製造方法を含む。新規な分割ゲー
ト・セルは、その表面上の一部に、トンネル酸化物層を
有するシリコン基板と、相互の間にスペースを設け、好
適には、トンネル酸化物上に同一材料から形成された第
一制御ゲート及び浮動ゲート電極とを含む。誘電体層
は、第一制御ゲート及び浮動ゲート電極の上に重ね合わ
せられ、その間の領域内に、電極の表面を含む。第二制
御ゲートは、第一制御ゲートから物理的に分離されてい
るが、誘電体層上にあり、第一制御ゲートと浮動ゲート
の間のスペースに提供されている。高ドープ領域は、第
一制御ゲートと、浮動ゲートとが分離されている領域内
にあるシリコン基板内に提供される。ソース及びドレイ
ン領域も、隣接するハロ注入物を含む基板内に提供され
る。
ート・メモリ・セルの製造方法を含む。新規な分割ゲー
ト・セルは、その表面上の一部に、トンネル酸化物層を
有するシリコン基板と、相互の間にスペースを設け、好
適には、トンネル酸化物上に同一材料から形成された第
一制御ゲート及び浮動ゲート電極とを含む。誘電体層
は、第一制御ゲート及び浮動ゲート電極の上に重ね合わ
せられ、その間の領域内に、電極の表面を含む。第二制
御ゲートは、第一制御ゲートから物理的に分離されてい
るが、誘電体層上にあり、第一制御ゲートと浮動ゲート
の間のスペースに提供されている。高ドープ領域は、第
一制御ゲートと、浮動ゲートとが分離されている領域内
にあるシリコン基板内に提供される。ソース及びドレイ
ン領域も、隣接するハロ注入物を含む基板内に提供され
る。
【０００６】新規なメモリ・セルはシリコン基板の表面
上にトンネル酸化物層を提供し、トンネル酸化物上に導
電層を形成し、相互に分離されてはいるが、同じデポジ
ット又は成長層から作られた制御ゲート及び浮動ゲート
電極を提供できるように、導電層内にスペースを設け、
前記電極間のスペースの下にある基板内に高ドープ領域
を形成し、そして誘電体層上に第二制御ゲートを形成す
ることにより製造される。
上にトンネル酸化物層を提供し、トンネル酸化物上に導
電層を形成し、相互に分離されてはいるが、同じデポジ
ット又は成長層から作られた制御ゲート及び浮動ゲート
電極を提供できるように、導電層内にスペースを設け、
前記電極間のスペースの下にある基板内に高ドープ領域
を形成し、そして誘電体層上に第二制御ゲートを形成す
ることにより製造される。
【０００７】
【発明の実施の形態】定義：図面を含め、本文中に使用
されているように、ＦＧは浮動ゲート・ポリシリコン、
又は他の導体から作られた記憶ノードである。ＣＧ−１
も、ポリシリコン、又は他の適当な導体から作られた制
御ゲートである。そして、ＣＧ−２は、ケイ化物化され
たポリシリコン又は他の導体から作られた制御ゲートで
ある。ＦＧ及びＣＧ−１層は、同一のデポジット又は成
長層（ポリ１）から形成されているため、ポリ１と呼ば
れることもある。ＣＧ−２ゲートは、ポリ２と指定され
たデポジット層から形成されているためポリ２と呼ばれ
ることもある。ポリ１層及びポリ２層の両方に対して、
好適には、ポリシリコンが、他の導体よりも好ましい。
されているように、ＦＧは浮動ゲート・ポリシリコン、
又は他の導体から作られた記憶ノードである。ＣＧ−１
も、ポリシリコン、又は他の適当な導体から作られた制
御ゲートである。そして、ＣＧ−２は、ケイ化物化され
たポリシリコン又は他の導体から作られた制御ゲートで
ある。ＦＧ及びＣＧ−１層は、同一のデポジット又は成
長層（ポリ１）から形成されているため、ポリ１と呼ば
れることもある。ＣＧ−２ゲートは、ポリ２と指定され
たデポジット層から形成されているためポリ２と呼ばれ
ることもある。ポリ１層及びポリ２層の両方に対して、
好適には、ポリシリコンが、他の導体よりも好ましい。
【０００８】図３−図５において理解できるように、新
規なデバイス１０を作るプロセスは、従来のＩＣを隔離
するステップと作用面積を形成するステップが終了した
後に、シリコン基板１４上にトンネル酸化物１２を成長
させることを含む。通常、トンネル酸化物の厚さは、５
０〜１５０Ａであり、好適には、約８０〜１００Ａであ
る。インシトゥ・ドープ・ポリシリコン層、ポリ１、
（又は他の導体）１６がその後デポジットされる。ポリ
１は、その後、図３Ａに示すように、厚いゲート・ホト
レジスト（ＰＲ−１）を用いてパターン化され、デバイ
スは図３Ｂに示す様な個々に分離されたＦＧ及びＣＧ−
１構造を形成するために、エッチングされる。デバイス
の動作には必要でないけれども、酸化物又は他の誘電体
スペーサを使って、ＦＧとＣＧ−１ポリ１との間に非常
に小さなスペース（０．１μｍ以下）を簡単に形成する
ことができる。
規なデバイス１０を作るプロセスは、従来のＩＣを隔離
するステップと作用面積を形成するステップが終了した
後に、シリコン基板１４上にトンネル酸化物１２を成長
させることを含む。通常、トンネル酸化物の厚さは、５
０〜１５０Ａであり、好適には、約８０〜１００Ａであ
る。インシトゥ・ドープ・ポリシリコン層、ポリ１、
（又は他の導体）１６がその後デポジットされる。ポリ
１は、その後、図３Ａに示すように、厚いゲート・ホト
レジスト（ＰＲ−１）を用いてパターン化され、デバイ
スは図３Ｂに示す様な個々に分離されたＦＧ及びＣＧ−
１構造を形成するために、エッチングされる。デバイス
の動作には必要でないけれども、酸化物又は他の誘電体
スペーサを使って、ＦＧとＣＧ−１ポリ１との間に非常
に小さなスペース（０．１μｍ以下）を簡単に形成する
ことができる。
【０００９】好適には、ＣＧ−１とＦＧ（図３Ｂを参
照）との間の分離領域内にあるシリコン・ウェーハ基板
１４内に任意のＮ＋イオン注入１８が実施されるのが好
ましい。注入に使用されるレジストＰＲ−１が除去さ
れ、トンネル酸化物がエッチングされ、そしてポリ間誘
電体層２０が、ウェーハ上にデポジットされ、ポリ１Ｃ
Ｇ−１及びＦＧ構造をその後にデポジットされるポリ２
層２２から隔離する。ポリ間誘電体層２０は、必要な結
合を行うために、二酸化シリコン、ＯＮＯ（酸化物−窒
化物−酸化物）複合体、又は周知の高ｋ誘電体から作る
ことも可能である。通常、ポリ間誘電体層２０は、厚さ
が５０〜３００Ａで、一般に、酸化シリコン層の場合
は、厚さが約１８０Ａである。ポリ間誘電体層２０の厚
さは、その層に使われる材料によって異なってくること
に留意する必要がある。高電圧誘電体より厚みの薄いゲ
ート誘電体が、例えば、厚いゲート動作に類似の埋込み
アプリケーションに必要とされるような選択領域から、
任意に、ホトレジストを使って、誘電体が取り除かれ
る。図４Ａ及び図４Ｂにおいて、理解されるように、有
効硬質マスク２４が、ポリ２層２２上にデポジットされ
る。ゲート・ホトレジストＰＲ−２は、その後分割ゲー
ト・セルの幅を形成するために、硬質マスク２４上にデ
ポジットされ、デバイスがエッチングされ、ポリ２層２
２の後で終了する。コアＣＭＯＳ領域がホトレジスト
（図示せず）で保護され、メモリ・セル領域は、ゲート
・スタック・エッチングのために、オープンされる。最
初に、ポリ間誘電体層２０を、その後ＦＧ及びＣＧ−１
ポリ１層１６がエッチングされ、トンネル酸化物１２
（図５Ａ）で終了する。
照）との間の分離領域内にあるシリコン・ウェーハ基板
１４内に任意のＮ＋イオン注入１８が実施されるのが好
ましい。注入に使用されるレジストＰＲ−１が除去さ
れ、トンネル酸化物がエッチングされ、そしてポリ間誘
電体層２０が、ウェーハ上にデポジットされ、ポリ１Ｃ
Ｇ−１及びＦＧ構造をその後にデポジットされるポリ２
層２２から隔離する。ポリ間誘電体層２０は、必要な結
合を行うために、二酸化シリコン、ＯＮＯ（酸化物−窒
化物−酸化物）複合体、又は周知の高ｋ誘電体から作る
ことも可能である。通常、ポリ間誘電体層２０は、厚さ
が５０〜３００Ａで、一般に、酸化シリコン層の場合
は、厚さが約１８０Ａである。ポリ間誘電体層２０の厚
さは、その層に使われる材料によって異なってくること
に留意する必要がある。高電圧誘電体より厚みの薄いゲ
ート誘電体が、例えば、厚いゲート動作に類似の埋込み
アプリケーションに必要とされるような選択領域から、
任意に、ホトレジストを使って、誘電体が取り除かれ
る。図４Ａ及び図４Ｂにおいて、理解されるように、有
効硬質マスク２４が、ポリ２層２２上にデポジットされ
る。ゲート・ホトレジストＰＲ−２は、その後分割ゲー
ト・セルの幅を形成するために、硬質マスク２４上にデ
ポジットされ、デバイスがエッチングされ、ポリ２層２
２の後で終了する。コアＣＭＯＳ領域がホトレジスト
（図示せず）で保護され、メモリ・セル領域は、ゲート
・スタック・エッチングのために、オープンされる。最
初に、ポリ間誘電体層２０を、その後ＦＧ及びＣＧ−１
ポリ１層１６がエッチングされ、トンネル酸化物１２
（図５Ａ）で終了する。
【００１０】その後、ソース／ドレイン・ハロ・イオン
注入物２６が、注入されてから、重投与量のソース／ド
レイン砒素イオン注入物２８が、注入され、その結果、
図５Ｂに示される構造となる。好適には、大きく傾斜さ
せて注入されたホウ素、フッ化ホウ素、又は他のＰ型ド
ーパントが、ドレイン・ハロ注入２６に使用することが
できる。そうしたい場合には、他のマスクを追加させる
ことにより、例えば、ドレイン先端だけにハロ注入した
非対称デバイスを簡単に作ることができる。そのような
非対称デバイスは、一般に、図示される対称デバイスに
比べて、より高い「読取り」電流を示し、より高い速度
を有する。次に、従来のコアＣＭＯＳプロセスが完了
し、コアＣＭＯＳプロセスの一部として、硬質マスク２
４が除去され、図２に示す新規なデバイスに到達する。
接点がドレイン、ソース、ＣＧ−１及びＣＧ−２にオー
プンになった状態で、デバイスは、低電圧動作にＮＶＲ
ＡＭとして使うことができる。また、プロセス順序によ
り、高電圧デバイスに使用するためにデポジットされた
ＨＴＯ及び成長酸化物の複合体により形成されたより厚
みのある酸化物を使用することができる。
注入物２６が、注入されてから、重投与量のソース／ド
レイン砒素イオン注入物２８が、注入され、その結果、
図５Ｂに示される構造となる。好適には、大きく傾斜さ
せて注入されたホウ素、フッ化ホウ素、又は他のＰ型ド
ーパントが、ドレイン・ハロ注入２６に使用することが
できる。そうしたい場合には、他のマスクを追加させる
ことにより、例えば、ドレイン先端だけにハロ注入した
非対称デバイスを簡単に作ることができる。そのような
非対称デバイスは、一般に、図示される対称デバイスに
比べて、より高い「読取り」電流を示し、より高い速度
を有する。次に、従来のコアＣＭＯＳプロセスが完了
し、コアＣＭＯＳプロセスの一部として、硬質マスク２
４が除去され、図２に示す新規なデバイスに到達する。
接点がドレイン、ソース、ＣＧ−１及びＣＧ−２にオー
プンになった状態で、デバイスは、低電圧動作にＮＶＲ
ＡＭとして使うことができる。また、プロセス順序によ
り、高電圧デバイスに使用するためにデポジットされた
ＨＴＯ及び成長酸化物の複合体により形成されたより厚
みのある酸化物を使用することができる。
【００１１】ＦＧとＣＧ−１との間に小さなスペースを
作るための好ましいプロセスが、図６−８を用いて示さ
れる。このプロセスは、トンネル酸化物１２を成長させ
ることと、ポリ１層１６をデポジットすることと、薄型
非ドープ酸化物ドーパント・マスク層３０をデポジット
し、その後、例えば、リン化ホウ素ケイ酸塩ガラス（Ｂ
ＰＴＥＯＳ）の有効ドープ酸化物層３２をデポジットす
ることとを含む。パターン化されたホトレジスト層３４
が提供され、デバイスがエッチングされて、ポリ１で終
了するドープ酸化物層３２及び非ドープ酸化物マスク層
３０の露出部分が取り除かれる。この結果、図６に示す
構造となる。ホトレジスト３４は、その後除去されて、
表面が清掃され、有効酸化物ドーパント・マスク３６が
成長／デポジットされる。ＢＰＴＥＯＳスペーサ酸化物
３８がデポジットされ、定時スペーサ・エッチングが、
行われ、図７の構造に到達する。最後に、ポリ１層１６
がエッチングされ、分離されたＣＧ−１とＦＧ領域が形
成される。すでに説明したとおり、また、図８にも示す
様に、Ｎ型ドーパント（例えば、ＡＳ）は、ＣＧ−１と
ＦＧ領域との間のスペース内に注入される。その後、有
効酸化物は、水酸化アンモニウム／過酸化水素の浴槽に
入れて、エッチングされて消去される。その後、デバイ
ス形成は、本質的に、図４Ａ、図４Ｂ、図５Ａ及び図５
Ｂを用いて、上述のように進められる。
作るための好ましいプロセスが、図６−８を用いて示さ
れる。このプロセスは、トンネル酸化物１２を成長させ
ることと、ポリ１層１６をデポジットすることと、薄型
非ドープ酸化物ドーパント・マスク層３０をデポジット
し、その後、例えば、リン化ホウ素ケイ酸塩ガラス（Ｂ
ＰＴＥＯＳ）の有効ドープ酸化物層３２をデポジットす
ることとを含む。パターン化されたホトレジスト層３４
が提供され、デバイスがエッチングされて、ポリ１で終
了するドープ酸化物層３２及び非ドープ酸化物マスク層
３０の露出部分が取り除かれる。この結果、図６に示す
構造となる。ホトレジスト３４は、その後除去されて、
表面が清掃され、有効酸化物ドーパント・マスク３６が
成長／デポジットされる。ＢＰＴＥＯＳスペーサ酸化物
３８がデポジットされ、定時スペーサ・エッチングが、
行われ、図７の構造に到達する。最後に、ポリ１層１６
がエッチングされ、分離されたＣＧ−１とＦＧ領域が形
成される。すでに説明したとおり、また、図８にも示す
様に、Ｎ型ドーパント（例えば、ＡＳ）は、ＣＧ−１と
ＦＧ領域との間のスペース内に注入される。その後、有
効酸化物は、水酸化アンモニウム／過酸化水素の浴槽に
入れて、エッチングされて消去される。その後、デバイ
ス形成は、本質的に、図４Ａ、図４Ｂ、図５Ａ及び図５
Ｂを用いて、上述のように進められる。
【００１２】デバイスの動作：図１に示すような従来技
術の分割ゲート・デバイスにおいては、制御ゲート、Ｃ
Ｇ−１及びＣＧ−２が、同一のポリシリコンから作ら
れ、物理的に接続されている。また、ＦＧ及びＣＧゲー
トの下のトンネル酸化物の厚さは、一般に、様々異なっ
ており、これが製造方法をより複雑にしている。従来技
術のデバイスの動作は、短時間（数１０マイクロ秒以
内）で、プログラミングを行うために、高い電圧（約
７．５Ｖ以下）を制御ゲートに印加する必要がある。し
かし、これでは、下層部のセレクト・ゲート酸化物を計
測することができない。本発明では、ＣＧ−１にかかる
電圧は、約５Ｖ以下に制限することができる。その結
果、トンネル酸化物をセレクト・ゲート酸化物のゲート
として使うことができる。ＣＧ−２とＣＧ−１の間の結
合比率は、例えば、約０．６以下と高くなり、この値は
ＣＧ−２とＦＧ間の結合比率とだいたい同じ位である。
術の分割ゲート・デバイスにおいては、制御ゲート、Ｃ
Ｇ−１及びＣＧ−２が、同一のポリシリコンから作ら
れ、物理的に接続されている。また、ＦＧ及びＣＧゲー
トの下のトンネル酸化物の厚さは、一般に、様々異なっ
ており、これが製造方法をより複雑にしている。従来技
術のデバイスの動作は、短時間（数１０マイクロ秒以
内）で、プログラミングを行うために、高い電圧（約
７．５Ｖ以下）を制御ゲートに印加する必要がある。し
かし、これでは、下層部のセレクト・ゲート酸化物を計
測することができない。本発明では、ＣＧ−１にかかる
電圧は、約５Ｖ以下に制限することができる。その結
果、トンネル酸化物をセレクト・ゲート酸化物のゲート
として使うことができる。ＣＧ−２とＣＧ−１の間の結
合比率は、例えば、約０．６以下と高くなり、この値は
ＣＧ−２とＦＧ間の結合比率とだいたい同じ位である。
【００１３】デバイスのプログラミング：新規なデバイ
スをプログラミングするためには、最初に、ＣＧ−２に
電圧を印加し（例えば、約５．０Ｖ以下）、その後ノー
ドＣＧ−２が電気的に浮動され、ＣＧ−１にかかる電圧
は、例えば、約５Ｖ以下に引き上げられる。ＣＧ−１と
ＣＧ−２の間の結合は約０．６で、その結果、ＣＧ−２
にかかる電圧は、約８Ｖ以下に増大する。次に、ドレイ
ンが、パルスされ、ＦＧへのホット・キャリヤ生成及び
注入を開始する。よってＣＧ−２にかかる組込み電圧ブ
ーストにより、電源がより低い電圧に制限されている場
合でさえも、デバイスのプログラミングを達成すること
ができる。
スをプログラミングするためには、最初に、ＣＧ−２に
電圧を印加し（例えば、約５．０Ｖ以下）、その後ノー
ドＣＧ−２が電気的に浮動され、ＣＧ−１にかかる電圧
は、例えば、約５Ｖ以下に引き上げられる。ＣＧ−１と
ＣＧ−２の間の結合は約０．６で、その結果、ＣＧ−２
にかかる電圧は、約８Ｖ以下に増大する。次に、ドレイ
ンが、パルスされ、ＦＧへのホット・キャリヤ生成及び
注入を開始する。よってＣＧ−２にかかる組込み電圧ブ
ーストにより、電源がより低い電圧に制限されている場
合でさえも、デバイスのプログラミングを達成すること
ができる。
【００１４】本発明の構造を用いることの他の利点は、
注入領域における縦フィールドを、セレクト・ゲート電
圧から独立させることができるという点である。よっ
て、もし選択するならば、ＣＧ−２に高い電圧を印加
し、縦フィールドを増大させ、同時に、ＣＧ−１へ低電
圧を印加させてプログラミング電流を制限し、よってソ
ース側の注入セルに行われるような注入効率を向上させ
ることができる。上記プログラミング計画により、低電
力使用の場合に電力を節減することができる。
注入領域における縦フィールドを、セレクト・ゲート電
圧から独立させることができるという点である。よっ
て、もし選択するならば、ＣＧ−２に高い電圧を印加
し、縦フィールドを増大させ、同時に、ＣＧ−１へ低電
圧を印加させてプログラミング電流を制限し、よってソ
ース側の注入セルに行われるような注入効率を向上させ
ることができる。上記プログラミング計画により、低電
力使用の場合に電力を節減することができる。
【００１５】消去：従来の分割ゲート・デバイスにおい
て、消去中に、高いマイナス電圧がＣＧ−２に印加さ
れ、ドレインがプラスの高い電圧で維持される。そのよ
うな計画も、本発明の構造では可能となる。ＣＧ−１が
オープンで、ＣＧ−２がマイナス電圧に維持された状態
で、プラスのドレイン電圧が、従来の分割ゲートの消去
を重複させることができる。しかし、このセルは、プロ
グラミングに類似した方法で、但し、マイナス電圧で、
より低い電圧電荷ポンプを使い、そして消去に組込み電
荷ポンプを使うというオプションを提示する。
て、消去中に、高いマイナス電圧がＣＧ−２に印加さ
れ、ドレインがプラスの高い電圧で維持される。そのよ
うな計画も、本発明の構造では可能となる。ＣＧ−１が
オープンで、ＣＧ−２がマイナス電圧に維持された状態
で、プラスのドレイン電圧が、従来の分割ゲートの消去
を重複させることができる。しかし、このセルは、プロ
グラミングに類似した方法で、但し、マイナス電圧で、
より低い電圧電荷ポンプを使い、そして消去に組込み電
荷ポンプを使うというオプションを提示する。
【００１６】さらに、図１に示すような従来の分割ゲー
ト・セルにおいては、基板とＦＧとの間の高い結合比率
により、チャネル消去を達成することは難しい。この結
合により、浮動ゲートから基板へのトンネリングを開始
するのに、例えば、１５Ｖを超える非常に高い基板電圧
が必要となる。この電圧は、セレクト・ゲート酸化物を
横切って現われ、誘電体の分解を阻止するために、本発
明のデバイスに必要とされるもの以上の厚さのある酸化
物が必要となるだろう。しかし、そのような厚みのある
酸化物は、デバイスの性能を劣化させる。対照的に、本
発明におけるチャネル消去を利用すれば簡単である。こ
こで、基板に１５Ｖが印加されたとしても、ＣＧ−２を
０ＶにしてＣＧ−１を７．５Ｖに維持することができ、
よって、セレクト・ゲート領域内の酸化物を横切ったフ
ィールドは、どんな場合でも、７．５Ｖを超えることは
ない。
ト・セルにおいては、基板とＦＧとの間の高い結合比率
により、チャネル消去を達成することは難しい。この結
合により、浮動ゲートから基板へのトンネリングを開始
するのに、例えば、１５Ｖを超える非常に高い基板電圧
が必要となる。この電圧は、セレクト・ゲート酸化物を
横切って現われ、誘電体の分解を阻止するために、本発
明のデバイスに必要とされるもの以上の厚さのある酸化
物が必要となるだろう。しかし、そのような厚みのある
酸化物は、デバイスの性能を劣化させる。対照的に、本
発明におけるチャネル消去を利用すれば簡単である。こ
こで、基板に１５Ｖが印加されたとしても、ＣＧ−２を
０ＶにしてＣＧ−１を７．５Ｖに維持することができ、
よって、セレクト・ゲート領域内の酸化物を横切ったフ
ィールドは、どんな場合でも、７．５Ｖを超えることは
ない。
【００１７】読取り：続いてデバイスの「読取り」が、
正常な形で行われる。但し、例外として、読取り中、Ｃ
Ｇ−１及びＣＧ−２の両方が、最大ワード線電圧に引き
上げられた場合は、この限りではない。よって、ワード
線の有効キャパシタンスは、（より薄型のゲート酸化物
を備えた）従来の分割ゲート・デバイスの場合と同じ位
である。（例えば、従来の分割ゲート・セルには）より
薄型のセレクト・ゲート酸化物を用いて、より高いオン
電流と、それにより、より高い「読取り」速度が期待さ
れる。
正常な形で行われる。但し、例外として、読取り中、Ｃ
Ｇ−１及びＣＧ−２の両方が、最大ワード線電圧に引き
上げられた場合は、この限りではない。よって、ワード
線の有効キャパシタンスは、（より薄型のゲート酸化物
を備えた）従来の分割ゲート・デバイスの場合と同じ位
である。（例えば、従来の分割ゲート・セルには）より
薄型のセレクト・ゲート酸化物を用いて、より高いオン
電流と、それにより、より高い「読取り」速度が期待さ
れる。
【図１】従来の従来技術の分割ゲート・セルの断面図で
ある。
ある。
【図２】本発明のセルの実施形態の断面図である。
【図３Ａ】新規なセルを製造するステップを示す断面図
である。
である。
【図３Ｂ】新規なセルを製造するステップを示す断面図
である。
である。
【図４Ａ】新規なセルを製造するステップを示す断面図
である。
である。
【図４Ｂ】新規なセルを製造するステップを示す断面図
である。
である。
【図５Ａ】新規なセルを製造するステップを示す断面図
である。
である。
【図５Ｂ】新規なセルを製造するステップを示す断面図
である。
である。
【図６】浮動ゲート・ポリ記憶ノードと制御ゲート１の
浮動ゲート・ポリとの間の小さなスペースの形成を対象
とする断面図である。
浮動ゲート・ポリとの間の小さなスペースの形成を対象
とする断面図である。
【図７】浮動ゲート・ポリ記憶ノードと制御ゲート１の
浮動ゲート・ポリとの間の小さなスペースの形成を対象
とする断面図である。
浮動ゲート・ポリとの間の小さなスペースの形成を対象
とする断面図である。
【図８】浮動ゲート・ポリ記憶ノードと制御ゲート１の
浮動ゲート・ポリとの間の小さなスペースの形成を対象
とする断面図である。
浮動ゲート・ポリとの間の小さなスペースの形成を対象
とする断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チュング ワイ レウン アメリカ合衆国 32836 フロリダ，オー ランド，ベイクリフ コート 9556 (72)発明者 ランビア シン アメリカ合衆国 32819 フロリダ，オー ランド，シュガー ヴュー コート 7867
Claims (10)
- 【請求項１】 分割ゲート・メモリ・セル・デバイスの
製造方法であって、 シリコン基板上にトンネル酸化物層を形成することと、 前記トンネル酸化物層上に第一導電層を形成すること
と、 前記導電層をその間にスペースをあけて、１つの層は第
一ゲート電極になり、他の層は前記デバイスの浮動ゲー
ト電極になるように２つの異なる層に分割するように、
前記導電層にトレンチをエッチングすることと、 露出表面部分に誘電体層を形成することと、 前記誘電体層上に第二制御ゲート電極になる第二導電層
をデポジットすることとを含む方法。 - 【請求項２】 請求項１に記載の方法において、 浮動ゲート電極を形成した後に、そして第二導電層をデ
ポジットする前に、前記トレンチの下にある前記基板内
に高ドープ・イオン注入領域を形成するステップをさら
に含む方法。 - 【請求項３】 請求項１に記載の方法において、 前記第二導電層上に硬質マスクを形成するステップと、 前記トレンチ上の領域を含む前記硬質マスク上の一部分
にホトレジスト・マスクを付加するステップと、 前記デバイス電極の幅を画定できるように、ホトレジス
トにより保護されていない層をエッチングするステップ
と、 前記基板内のソース及びドレイン領域を注入するステッ
プとをさらに含む方法。 - 【請求項４】 請求項１に記載の方法において、第一及
び第二導電層がポリシリコンからなる方法。 - 【請求項５】 請求項４に記載の方法において、第二導
電層がケイ化物化されている方法。 - 【請求項６】 請求項４に記載の方法において、トンネ
ル酸化物及び誘電体層が二酸化シリコンを含む方法。 - 【請求項７】 請求項２に記載の方法において、第一及
び第二導電層がポリシリコンを含み、前記イオン注入領
域がｎ+型である方法。 - 【請求項８】 請求項２に記載の方法において、 第一導電層がポリシリコンであり、 トレンチが、 第一導電層上に非ドープ二酸化シリコンと、非ドープ二
酸化シリコン層上に有効ドープ酸化シリコン層を形成
し、 ドープ酸化シリコン層上にパターン化されたホトレジス
ト層をデポジットし、 ドープ酸化物層及び非ドープ二酸化シリコン・マスク層
の露出部分を除去し、 第一ポリシリコン層で終了し、 ホトレジストを除去し、 有効酸化物ドーパント・マスクを形成し、 ドープ・スペーサ二酸化シリコンをデポジットし、その
後定時スペーサ・エッチングを行い、 第一ポリシリコン層をエッチングして、前記ステップに
よりその間に形成されたスペースを有する分離された第
一制御ゲート及び浮動ゲート電極を形成することによ
り、前記第一導電層内に形成される方法。 - 【請求項９】 請求項１に記載の方法において、 第一制御ゲート電極の先端領域下の基板内にあって、少
なくともイオン注入ドレイン領域に隣接した第一ｐ+ハ
ロ注入領域を形成するステップをさらに含む方法。 - 【請求項１０】 請求項９に記載の方法において、 第二ｐ+ハロ注入領域が、浮動ゲート電極の先端領域下
にあり、イオン注入ソース領域に隣接する前記第一ｐ+
ハロ注入領域と同時に形成される方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11560299P | 1999-01-12 | 1999-01-12 | |
| US09/460652 | 1999-12-14 | ||
| US09/460,652 US6168995B1 (en) | 1999-01-12 | 1999-12-14 | Method of fabricating a split gate memory cell |
| US60/115602 | 1999-12-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000208650A true JP2000208650A (ja) | 2000-07-28 |
Family
ID=26813372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3626A Pending JP2000208650A (ja) | 1999-01-12 | 2000-01-12 | 分割ゲ―ト・メモリ・セルの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6168995B1 (ja) |
| EP (1) | EP1020902A3 (ja) |
| JP (1) | JP2000208650A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012171657A (ja) * | 2011-02-22 | 2012-09-10 | Fp Corp | 包装用容器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR20010004990A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 플래쉬 이이피롬 셀 및 그 제조 방법 |
| US6261906B1 (en) * | 1999-08-03 | 2001-07-17 | Worldwide Semiconductor Manufacturing Corp. | Method for forming a flash memory cell with improved drain erase performance |
| KR100387267B1 (ko) * | 1999-12-22 | 2003-06-11 | 주식회사 하이닉스반도체 | 멀티 레벨 플래쉬 이이피롬 셀 및 그 제조 방법 |
| US6362054B1 (en) * | 2000-03-13 | 2002-03-26 | Agere Systems Guardian Corp. | Method for fabricating MOS device with halo implanted region |
| KR100374649B1 (en) * | 2001-08-04 | 2003-03-03 | Samsung Electronics Co Ltd | Structure of semiconductor device and manufacturing method thereof |
| KR100468785B1 (ko) * | 2003-02-19 | 2005-01-29 | 삼성전자주식회사 | 포켓영역을 구비하는 모스 전계효과 트랜지스터의 제조방법 |
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| US7504685B2 (en) | 2005-06-28 | 2009-03-17 | Micron Technology, Inc. | Oxide epitaxial isolation |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US9397176B2 (en) * | 2014-07-30 | 2016-07-19 | Freescale Semiconductor, Inc. | Method of forming split gate memory with improved reliability |
| US9570457B2 (en) * | 2014-08-26 | 2017-02-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method to control the common drain of a pair of control gates and to improve inter-layer dielectric (ILD) filling between the control gates |
| US9715933B2 (en) | 2015-04-24 | 2017-07-25 | NEO Semiconductor, Inc. | Dual function hybrid memory cell |
| US20190207034A1 (en) * | 2017-12-28 | 2019-07-04 | Microchip Technology Incorporated | Split-Gate Memory Cell With Field-Enhanced Source Junctions, And Method Of Forming Such Memory Cell |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07120719B2 (ja) * | 1987-12-02 | 1995-12-20 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2547622B2 (ja) * | 1988-08-26 | 1996-10-23 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| US5273923A (en) * | 1991-10-09 | 1993-12-28 | Motorola, Inc. | Process for fabricating an EEPROM cell having a tunnel opening which overlaps field isolation regions |
| JP2975824B2 (ja) * | 1993-11-18 | 1999-11-10 | 三洋電機株式会社 | 不揮発性半導体メモリ装置 |
| EP0696050B1 (en) * | 1994-07-18 | 1998-10-14 | STMicroelectronics S.r.l. | EPROM and Flash-EEPROM non-volatile memory and method of manufacturing the same |
| US5439838A (en) * | 1994-09-14 | 1995-08-08 | United Microelectronics Corporation | Method of thinning for EEPROM tunneling oxide device |
| US5714412A (en) * | 1996-12-02 | 1998-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd | Multi-level, split-gate, flash memory cell and method of manufacture thereof |
| US5867425A (en) * | 1997-04-11 | 1999-02-02 | Wong; Ting-Wah | Nonvolatile memory capable of using substrate hot electron injection |
-
1999
- 1999-12-14 US US09/460,652 patent/US6168995B1/en not_active Expired - Lifetime
-
2000
- 2000-01-11 EP EP00300131A patent/EP1020902A3/en not_active Withdrawn
- 2000-01-12 JP JP3626A patent/JP2000208650A/ja active Pending
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|---|---|---|---|---|
| JP2012171657A (ja) * | 2011-02-22 | 2012-09-10 | Fp Corp | 包装用容器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6168995B1 (en) | 2001-01-02 |
| EP1020902A2 (en) | 2000-07-19 |
| EP1020902A3 (en) | 2002-01-23 |
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