KR20010004990A - 플래쉬 이이피롬 셀 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 이이피롬 셀 및 그 제조 방법에 관한 것으로, 플로팅 게이트용 폴리실리콘층 증착후, 플로팅 게이트용 폴리실리콘층상에 하드 마스크층을 증착하고, 플로팅 게이트용 마스크를 사용한 식각 공정으로 하드 마스크층을 패터닝하고, 패터닝된 하드 마스크층의 식각면에 하드 마스크층 스페이서를 형성하고, 패터닝된 하드 마스크층과 하드 마스크층 스페이서를 식각 마스크로 한 식각 공정으로여 플로팅 게이트용 폴리실리콘층을 1차 식각하여 두개의 분리된 패턴을 만들고, 두개로 분리된 플로팅 게이트용 폴리실리콘층의 제 1 패턴 및 제 2 패턴을 포함한 전체 구조상에 유전체막 및 콘트롤 게이트용 폴리실리콘층을 증착한 후, 콘트롤 게이트용 마스크를 사용한 자기정렬식각 공정으로 콘트롤 게이트용 폴리실리콘층 및 플로팅 게이트용 폴리실리콘층을 식각하여 크기가 서로 다른 2개의 플로팅 게이트와 이들 플로팅 게이트 상부를 지나는 콘트롤 게이트를 형성하고, 셀 소오스/드레인 이온 주입 공정을 실시하여 소오스/드레인 접합부를 형성하는 플래쉬 이이피롬 셀 및 그 제조 방법에 관하여 기술된다.
Description
본 발명은 플래쉬 이이피롬 셀 및 그 제조 방법에 관한 것으로, 특히 멀티-레벨 셀(multi-level cell)에서 하드 마스크층(hard mask layer)을 사용하여 한개의 셀에 크기가 다른 2개의 플로팅 게이트를 간단하게 형성하므로 터널 산화막의 막질(quality) 저하를 방지할 수 있고, 커플링 비(coupling ratio)를 증가시킬 수 있는 플래쉬 이이피롬 셀 및 그 제조 방법에 관한 것이다.
현재 플래쉬 이이피롬의 대중화를 가로막고 있는 가장 큰 장애점은 단위 정보량당 비용이 크다는 것이다. 이를 위해서는 셀의 고집적화가 필수적이며, 각 제조 업체는 이를 위해 연구에 몰두하고 있는 실정이다. 그러나 플래쉬 이이피롬은 그 구조가 DRAM에 비해 상대적으로 복잡하므로 고집적화에 많은 어려움이 있다.
기존의 플래쉬 이이피롬 셀은 플로팅 게이트에 전자의 충전 유무에 따른 2가지 상태(2진 정보만 저장)만 존재하게 되는데, 이에 따른 셀 어레이(cell array)의 대용량 구성에 있어 1개의 셀당 1개의 비트(1 cell - 1 bit)로 인한 칩 사이즈가 커지는 단점이 있다.
반면, 멀티-레벨 셀에서는 4가지 상태를 가지므로 기존의 2개의 셀에 저장할 수 있는 정보를 1개의 셀에 저장할 수 있어 같은 면적에 많은 정보를 기록할 수 있는 장점이 있지만, 1개의 셀에 2개의 플로팅 게이트를 형성해야 하므로 공정에 많은 부담을 갖게된다. 또한, 터널 산화막을 2단계로 진행해야 하는 단점을 갖고 있으므로 터널 산화막의 막질을 보장하기 힘들며, 폴리 스페이서를 이용할 경우 폴리 스페이서 밑의 터널 산화막의 막질을 보장하기 힘들다.
따라서, 본 발명은 멀티-레벨 셀(multi-level cell)에서 하드 마스크층(hard mask layer)을 사용하여 한개의 셀에 크기가 다른 2개의 플로팅 게이트를 간단하게 형성하므로 터널 산화막의 막질(quality) 저하를 방지할 수 있고, 커플링 비(coupling ratio)를 증가시킬 수 있는 플래쉬 이이피롬 셀 및 그 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 플래쉬 이이피롬 셀은 터널 산화막에 의해 반도체 기판과 전기적으로 분리되도록 형성되며, 크기가 서로 다른 두개의 분리된 제 1 및 제 2 플로팅 게이트; 유전체막에 의해 상기 제 1 및 제 2 플로팅 게이트와 전기적으로 분리되도록 형성된 콘트롤 게이트; 상기 제 1 플로팅 게이트 쪽의 상기 반도체 기판에 형성된 드레인 접합부; 및 상기 제 2 플로팅 게이트 쪽의 상기 반도체 기판에 형성된 소오스 접합부를 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명의 플래쉬 이이피롬 셀 제조 방법은 반도체 기판상에 터널 산화막, 플로팅 게이트용 폴리실리콘층 및 하드 마스크층을 순차적으로 형성하는 단계; 상기 하드 마스크층을 패터닝 한 후, 상기 패터닝된 하드 마스크층의 식각면에 하드 마스크층 스페이서를 형성하는 단계; 상기 패터닝된 하드 마스크층과 상기 하드 마스크층 스페이서를 식각 마스크로 한 식각 공정으로 상기 플로팅 게이트용 폴리실리콘층의 노출된 부분을 1차 제거하여, 두개로 분리된 제 1 패턴 및 제 2 패턴을 형성하는 단계; 상기 패터닝된 하드 마스크층과 상기 하드 마스크층 스페이서를 제거한 후, 전체 구조상에 유전체막 및 콘트롤 게이트용 폴리실리콘층을 증착하여 자기정렬식각 공정으로 제 1 플로팅 게이트, 제 2 플로팅 게이트 및 콘트롤 게이트를 형성하는 단계; 및 셀 소오스/드레인 이온 주입 공정을 실시하여 드레인 접합부 및 소오스 접합부를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 플래쉬 이이피롬 셀 및 그 제조 방법을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
11: 반도체 기판 12: 터널 산화막
13: 플로팅 게이트용 폴리실리콘층 13a: 제 1 패턴
13b: 제 2 패턴 14: 하드 마스크층
15: 하드 마스크층 스페이서 16: 유전체막
17: 콘트롤 게이트 18a: 드레인 접합부
18b: 소오스 접합부 130a: 제 1 플로팅 게이트
130b: 제 2 플로팅 게이트 21: 포토레지스트 패턴
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 플래쉬 이이피롬 셀 및 그 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 필드 산화막(도시않됨)을 형성하여 액티브 영역과 필드 영역이 확정(define)된 반도체 기판(11)상에 터널 산화막(12)을 형성하고, 터널 산화막(12)상에 플로팅 게이트용 폴리실리콘층(13)을 형성한다. 플로팅 게이트용 폴리실리콘층(13)상에 하드 마스크층(14)을 형성한다. 플로팅 게이트용 마스크를 사용한 노광 및 현상 공정으로 하드 마스크층(14)상에 포토레지스트 패턴(21)을 형성한다.
상기에서, 터널 산화막(12)은 50 내지 150Å의 두께로 형성하며, 플로팅 게이트용 폴리실리콘층(13)은 300 내지 2000Å의 두께로 형성한다. 하드 마스크층(14)은 폴리 식각시 높은 식각 선택비(high etch selectivity)를 갖는 나이트라이드, 옥시-나이트라이드(oxy-nitride), 옥사이드 등으로 200 내지 2000Å의 두께로 형성한다. 포토레지스트 패턴(21)은 칩 사이즈를 감소시키기 위하여 노광 공정에 의해 형성 가능한 최소 사이즈(minimum feature size)로 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(21)을 식각 마스크로 한 식각 공정으로 하드 마스크층(14)을 패터닝 한다. 포토레지스트 패턴(21)을 제거한 후, 패터닝된 하드 마스크층(14)의 식각면에 하드 마스크층 스페이서(15)를 형성한다.
상기에서, 하드 마스크층 스페이서(15)는 폴리 식각시 높은 식각 선택비를 갖는 나이트라이드, 옥시-나이트라이드, 옥사이드 등으로 200 내지 2000Å의 두께로 형성한 후, 전면 식각 공정으로 형성한다. 하드 마스크층 스페이서(15)를 형성함에 의해 노광 공정으로 형성 가능한 최소 사이즈 보다 더 작은 사이즈의 공간을 확보할 수 있어 칩 사이즈 감소 효과가 증대된다.
도 1c를 참조하면, 패터닝된 하드 마스크층(14)과 하드 마스크층 스페이서(15)를 식각 마스크로 한 식각 공정으로 플로팅 게이트용 폴리실리콘층(13)의 노출된 부분을 1차 제거하여, 두개로 분리된 제 1 패턴(13a) 및 제 2 패턴(13b)을 형성한다. 식각 공정에 의해 손상 당한 터널 산화막(12) 부분을 복구하기 위하여 어닐링 공정을 실시한다.
도 1d를 참조하면, 패터닝된 하드 마스크층(14)과 하드 마스크층 스페이서(15)를 제거하고, 두개로 분리된 제 1 패턴(13a) 및 제 2 패턴(13b)을 포함한 전체 구조상에 유전체막(16) 및 콘트롤 게이트용 폴리실리콘층(17)을 증착한 후, 콘트롤 게이트용 마스크를 사용한 자기정렬식각 공정으로 콘트롤 게이트용 폴리실리콘층(17)과 플로팅 게이트용 폴리실리콘층(13)이 두개로 분리된 제 1 패턴(13a) 및 제 2 패턴(13b)을 식각하고, 이로 인하여 제 1 패턴(13a)의 일부로 된 제 1 플로팅 게이트(130a)와 제 2 패턴(13b)의 일부로 된 제 2 플로팅 게이트(130b)와 이들 플로팅 게이트(130a 및 130b) 상부를 지나는 콘트롤 게이트(17)가 형성된다. 셀 소오스/드레인 이온 주입 공정을 실시하여 드레인 접합부(18a) 및 소오스 접합부(18b)를 형성한다.
상기에서, 유전체막(16)은 옥사이드 및 나이트라이드의 조합으로 이루어지며, 그 두께는 100 내지 300Å이다. 콘트롤 게이트용 폴리실리콘층(17)은 300 내지 2000Å의 두께로 형성한다. 콘트롤 게이트용 폴리실리콘층(17) 대신에 폴리사이드층을 형성할 수도 있다. 제 1 플로팅 게이트(130a)와 제 2 플로팅 게이트(130b)는 그 크기가 서로 다른데, 제 1 플로팅 게이트(130a)의 크기의 비가 1/3 내지 1 정도이다. 드레인 접합부(18a)는 제 1 플로팅 게이트(130a)쪽의 반도체 기판(11)에 형성되며, 소오스 접합부(18b)는 제 2 플로팅 게이트(130b)쪽의 반도체 기판(11)에 형성된다.
한편, 패터닝된 하드 마스크층(14)과 하드 마스크층 스페이서(15)를 제거한 후, 반도체 기판(11)과 극성이 다른 도판트(dopant)를 1E14 내지 7E16 ions/cm2의 도우즈(dose)로 이온 주입하는 공정을 추가할 수 있다.
상기한 공정으로 형성된 본 발명의 플래쉬 이이피롬 셀은 크기가 서로 다른 두개의 분리된 제 1 및 제 2 플로팅 게이트(130a 및 130b)가 터널 산화막(12)에 의해 반도체 기판(11)과 전기적으로 분리되도록 형성되며, 콘트롤 게이트(17)가 유전체막(16)에 의해 제 1 및 제 2 플로팅 게이트(130a 및 130b)와 전기적으로 분리되도록 형성되며, 드레인 접합부(18a)가 제 1 플로팅 게이트(130a) 쪽에 위치되며, 소오스 접합부(18b)가 제 2 플로팅 게이트(130b) 쪽에 위치된다.
본 발명의 실시예에 의해 제조된 플래쉬 이이피롬 셀은 소거 동작에서 터널링법에 의하여 좌우측의 플로팅 게이트로 부터 접합부 혹은 채널 영역으로 방전(discharge)하며, 프로그램 동작에서 핫 캐리어 인젝션(hot carrier 뢰성은 큰 문제가 되지 않는다.
상술한 바와 같이, 본 발명의 멀티-레벨 셀을 이용한 플래쉬 이이피롬 셀은 1개 셀에 2개 비트(1 cell - 2 bit)의 데이터 메모리가 가능하여 칩 사이즈 감소 효과로 웨이퍼당 생산 효율을 증가시킬 수 있어 경제적인 측면에서 잇점이 있으며, 멀티-레벨 셀에서 가장 중요한 플로팅 게이트 형성을 간단히 할 수 있어 터널 산화막의 막질이 보장되고, 콘트롤 게이트와 플로팅 게이트간의 커플링 비가 하드 마스크층 스페이서만큼 증가되므로 프로그램 및 소거시 속도 및 균일도(uniformity)가 좋아져 수율을 높일 수 있다.
Claims (13)
- 터널 산화막에 의해 반도체 기판과 전기적으로 분리되도록 형성되며, 크기가 서로 다른 두개의 분리된 제 1 및 제 2 플로팅 게이트;유전체막에 의해 상기 제 1 및 제 2 플로팅 게이트와 전기적으로 분리되도록 형성된 콘트롤 게이트;상기 제 1 플로팅 게이트 쪽의 상기 반도체 기판에 형성된 드레인 접합부; 및상기 제 2 플로팅 게이트 쪽의 상기 반도체 기판에 형성된 소오스 접합부를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 이이피롬 셀.
- 제 1 항에 있어서,크기가 서로 다른 상기 제 1 및 제 2 플로팅 게이트는 상기 제 1 플로팅 게이트의 크기의 비가 1/3 내지 1 인 것을 특징으로 하는 플래쉬 이이피롬 셀.
- 반도체 기판상에 터널 산화막, 플로팅 게이트용 폴리실리콘층 및 하드 마스크층을 순차적으로 형성하는 단계;상기 하드 마스크층을 패터닝 한 후, 상기 패터닝된 하드 마스크층의 식각면에 하드 마스크층 스페이서를 형성하는 단계;상기 패터닝된 하드 마스크층과 상기 하드 마스크층 스페이서를 식각 마스크로 한 식각 공정으로 상기 플로팅 게이트용 폴리실리콘층의 노출된 부분을 1차 제거하여, 두개로 분리된 제 1 패턴 및 제 2 패턴을 형성하는 단계;상기 패터닝된 하드 마스크층과 상기 하드 마스크층 스페이서를 제거한 후, 전체 구조상에 유전체막 및 콘트롤 게이트용 폴리실리콘층을 증착하여 자기정렬식각 공정으로 제 1 플로팅 게이트, 제 2 플로팅 게이트 및 콘트롤 게이트를 형성하는 단계; 및셀 소오스/드레인 이온 주입 공정을 실시하여 드레인 접합부 및 소오스 접합부를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
- 제 3 항에 있어서,상기 터널 산화막은 50 내지 150Å의 두께로 형성하며, 상기 플로팅 게이트용 폴리실리콘층은 300 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
- 제 3 항에 있어서,상기 하드 마스크층은 폴리 식각시 높은 식각 선택비를 갖는 나이트라이드, 옥시-나이트라이드 및 옥사이드중 적어도 어느 하나를 사용하여 200 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
- 제 3 항에 있어서,상기 하드 마스크층 스페이서는 폴리 식각시 높은 식각 선택비를 갖는 나이트라이드, 옥시-나이트라이드 및 옥사이드중 적어도 어느 하나를 사용하여 200 내지 2000Å의 두께로 형성한 후, 전면 식각 공정으로 형성하는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
- 제 3 항에 있어서,상기 제 1 패턴 및 제 2 패턴을 형성한 후, 식각 공정에 의해 손상 당한 터널 산화막 부분을 복구하기 위하여 어닐링 공정을 실시하는 것을 더 포함하는 것을 특징으로 하는 플래쉬 이이피롬 셀.
- 제 3 항에 있어서,상기 유전체막은 옥사이드 및 나이트라이드의 조합으로 이루어지며, 그 두께는 100 내지 300Å인 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
- 제 3 항에 있어서,상기 콘트롤 게이트용 폴리실리콘층은 300 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
- 제 3 항에 있어서,상기 제 1 플로팅 게이트와 상기 제 2 플로팅 게이트는 그 크기가 서로 다른 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
- 제 10 항에 있어서,크기가 서로 다른 상기 제 1 및 제 2 플로팅 게이트는 상기 제 1 플로팅 게이트의 크기의 비가 1/3 내지 1 인 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
- 제 3 항에 있어서,상기 드레인 접합부는 상기 제 1 플로팅 게이트쪽의 반도체 기판에 형성되며, 상기 소오스 접합부는 상기 제 2 플로팅 게이트쪽의 반도체 기판에 형성되는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
- 제 3 항에 있어서,상기 패터닝된 하드 마스크층과 상기 하드 마스크층 스페이서를 제거한 후, 상기 반도체 기판과 극성이 다른 도판트를 1E14 내지 7E16 ions/cm2의 도우즈로 이온 주입하는 것을 더 포함하는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
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