JPH07297300A - 不揮発性メモリの製造方法 - Google Patents
不揮発性メモリの製造方法Info
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- JPH07297300A JPH07297300A JP6087054A JP8705494A JPH07297300A JP H07297300 A JPH07297300 A JP H07297300A JP 6087054 A JP6087054 A JP 6087054A JP 8705494 A JP8705494 A JP 8705494A JP H07297300 A JPH07297300 A JP H07297300A
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- JP
- Japan
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- memory cell
- insulating film
- film
- element isolation
- control gate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 狭チャネル効果を抑制し、分離幅の小さい素
子間分離を可能とする不揮発性メモリの製造方法を提供
する。 【構成】 シリコン基板１１上に縞状をなすメモリセル
部を形成し、加えてサイドウォールスペーサ１６を形成
し、このメモリセル部間のシリコン基板中にチャネルス
トップを形成する。ＳｉＯ2膜１８で埋め込みを行い平
坦化して、素子間分離膜１８Ａを形成する。次に、メモ
リセル部に直交するコントロールゲート１９Ａを形成
し、ソース・ドレインを形成する領域のメモリセル部を
除去し、ソース・ドレイン用のイオン注入を行う。これ
により、狭チャネル効果が抑えられた分離幅の小さい素
子間分離が可能となる。
子間分離を可能とする不揮発性メモリの製造方法を提供
する。 【構成】 シリコン基板１１上に縞状をなすメモリセル
部を形成し、加えてサイドウォールスペーサ１６を形成
し、このメモリセル部間のシリコン基板中にチャネルス
トップを形成する。ＳｉＯ2膜１８で埋め込みを行い平
坦化して、素子間分離膜１８Ａを形成する。次に、メモ
リセル部に直交するコントロールゲート１９Ａを形成
し、ソース・ドレインを形成する領域のメモリセル部を
除去し、ソース・ドレイン用のイオン注入を行う。これ
により、狭チャネル効果が抑えられた分離幅の小さい素
子間分離が可能となる。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性メモリの製
造方法に関する。そして、この発明は、特に、ＮＡＮＤ
型フラシュＥＥＰＲＯＭの製造分野で利用することがで
きる。
造方法に関する。そして、この発明は、特に、ＮＡＮＤ
型フラシュＥＥＰＲＯＭの製造分野で利用することがで
きる。
【０００２】
【従来の技術】従来、この種のＮＡＮＤ型フラシュＥＥ
ＰＲＯＭは、図８に示すような構造のものが知られてい
る。このメモリの製造方法は、まず、図８（Ｂ）に示す
ように、半導体基板１上にＬＯＣＯＳ技術を用いて、そ
れぞれ平行をなす素子間分離酸化膜２〜２を形成し、半
導体基板１表面に第１ゲート絶縁膜３を形成する。次
に、ポリシリコンを全面に堆積させて、パターニングを
行い浮遊ゲート４を形成し、この浮遊ゲート４の表面に
第２ゲート絶縁膜５を形成した後、全面にポリシリコン
を堆積させパターニングを行ってコントロールゲート６
を形成する。次に、このコントロールゲートをマスクと
してイオン注入を行い、図８（Ａ）に示すようなソース
・ドレイン７を形成している。
ＰＲＯＭは、図８に示すような構造のものが知られてい
る。このメモリの製造方法は、まず、図８（Ｂ）に示す
ように、半導体基板１上にＬＯＣＯＳ技術を用いて、そ
れぞれ平行をなす素子間分離酸化膜２〜２を形成し、半
導体基板１表面に第１ゲート絶縁膜３を形成する。次
に、ポリシリコンを全面に堆積させて、パターニングを
行い浮遊ゲート４を形成し、この浮遊ゲート４の表面に
第２ゲート絶縁膜５を形成した後、全面にポリシリコン
を堆積させパターニングを行ってコントロールゲート６
を形成する。次に、このコントロールゲートをマスクと
してイオン注入を行い、図８（Ａ）に示すようなソース
・ドレイン７を形成している。
【０００３】このＮＡＮＤ型フラシュＥＥＰＲＯＭのメ
モリセルは、浮遊ゲート４と一本のコントロールゲート
６とからなり、各メモリセルは上記したように、通常の
ＬＯＣＯＳ法による素子間分離酸化膜２によって分離さ
れている。
モリセルは、浮遊ゲート４と一本のコントロールゲート
６とからなり、各メモリセルは上記したように、通常の
ＬＯＣＯＳ法による素子間分離酸化膜２によって分離さ
れている。
【０００４】
【発明が解決しようとする課題】しかしながら、ＮＡＮ
Ｄ型フラシュＥＥＰＲＯＭのメモリセルにおいては、そ
の書き込み時に、コントロールゲート６に２０Ｖ近い電
圧を印加する必要があり、そのため、この電圧に耐える
のに充分な素子間分離能力を素子間分離酸化膜２に持た
せるためには、チャネルストップのイオン注入量を増加
させ、素子間分離酸化膜２下の不純物濃度を上げる必要
があった。ところが、このような不純物濃度を増加する
という方法では、メモリセルを微細化するに従い、狭チ
ャネル効果が強く現れ、寄生チャネルトランジスタが生
じるなどの素子特性に好ましくない影響を与える問題が
あった。
Ｄ型フラシュＥＥＰＲＯＭのメモリセルにおいては、そ
の書き込み時に、コントロールゲート６に２０Ｖ近い電
圧を印加する必要があり、そのため、この電圧に耐える
のに充分な素子間分離能力を素子間分離酸化膜２に持た
せるためには、チャネルストップのイオン注入量を増加
させ、素子間分離酸化膜２下の不純物濃度を上げる必要
があった。ところが、このような不純物濃度を増加する
という方法では、メモリセルを微細化するに従い、狭チ
ャネル効果が強く現れ、寄生チャネルトランジスタが生
じるなどの素子特性に好ましくない影響を与える問題が
あった。
【０００５】この発明は解決しようとする課題は、狭チ
ャネル効果が抑えられて分離幅の小さな素子間分離が可
能となり、しかもリソグラフィー工程の余裕度を高める
不揮発性メモリの製造方法を得るには、どのような手段
を講じればよいかという点にある。
ャネル効果が抑えられて分離幅の小さな素子間分離が可
能となり、しかもリソグラフィー工程の余裕度を高める
不揮発性メモリの製造方法を得るには、どのような手段
を講じればよいかという点にある。
【０００６】
【課題を解決するための手段】そこで、この発明は、不
揮発性メモリの製造方法を以下の手順で行うものであ
る。即ち、本発明は、半導体基板上に第１ゲート絶縁膜
を形成した後、その第１ゲート絶縁膜上に、浮遊ゲート
材料膜、第２ゲート絶縁膜、コントロールゲート材料膜
を順次形成する工程と、異方性エッチングを行ってこれ
ら積層膜を複数列のメモリセル部に形成する工程と、こ
のメモリセル部を注入マスクとしてイオン注入を行い、
該半導体基板にチャネルストップ領域を形成する工程
と、メモリセル部どうしの間に素子間分離用絶縁膜を埋
め込む工程と、メモリセル部に対して垂直をなす方向に
コントロールゲートを形成する工程と、このコントロー
ルゲート及び素子間分離用絶縁膜をマスクとしてメモリ
セル部を異方性エッチングする工程と、このコントロー
ルゲート及び素子分離用絶縁膜をマスクとしてイオン注
入を行ってソース・ドレインを形成する工程と、を備え
ることを、上記課題の解決手段としている。また、チャ
ネルストップ領域を形成する工程の前に、メモリセル部
の側壁にサイドウォールスペーサを形成することも本発
明の解決手段としている。
揮発性メモリの製造方法を以下の手順で行うものであ
る。即ち、本発明は、半導体基板上に第１ゲート絶縁膜
を形成した後、その第１ゲート絶縁膜上に、浮遊ゲート
材料膜、第２ゲート絶縁膜、コントロールゲート材料膜
を順次形成する工程と、異方性エッチングを行ってこれ
ら積層膜を複数列のメモリセル部に形成する工程と、こ
のメモリセル部を注入マスクとしてイオン注入を行い、
該半導体基板にチャネルストップ領域を形成する工程
と、メモリセル部どうしの間に素子間分離用絶縁膜を埋
め込む工程と、メモリセル部に対して垂直をなす方向に
コントロールゲートを形成する工程と、このコントロー
ルゲート及び素子間分離用絶縁膜をマスクとしてメモリ
セル部を異方性エッチングする工程と、このコントロー
ルゲート及び素子分離用絶縁膜をマスクとしてイオン注
入を行ってソース・ドレインを形成する工程と、を備え
ることを、上記課題の解決手段としている。また、チャ
ネルストップ領域を形成する工程の前に、メモリセル部
の側壁にサイドウォールスペーサを形成することも本発
明の解決手段としている。
【０００７】
【作用】この発明においては、メモリセル部を形成した
後に素子分離用絶縁膜を、メモリセル部どうしの間に埋
め込むため、従来のＬＯＣＯＳ法によるものに比べて平
坦に加工できる。このため、後のフォトリソグラフィー
の解像度を高める作用を奏する。また、ソース・ドレイ
ンは、コントロールゲートをマスクとしてメモリセル部
を異方性エッチングしたことでセルフアラインに形成す
ることが可能となる。さらに、メモリセル部をある程度
加工した後に、イオン注入を行い、その後絶縁膜埋め込
みを行うため、チャネルストップのためのイオン注入後
の熱工程を減らしチャネルストップのイオン注入量を増
やしても狭チャネル効果を抑える作用を有する。
後に素子分離用絶縁膜を、メモリセル部どうしの間に埋
め込むため、従来のＬＯＣＯＳ法によるものに比べて平
坦に加工できる。このため、後のフォトリソグラフィー
の解像度を高める作用を奏する。また、ソース・ドレイ
ンは、コントロールゲートをマスクとしてメモリセル部
を異方性エッチングしたことでセルフアラインに形成す
ることが可能となる。さらに、メモリセル部をある程度
加工した後に、イオン注入を行い、その後絶縁膜埋め込
みを行うため、チャネルストップのためのイオン注入後
の熱工程を減らしチャネルストップのイオン注入量を増
やしても狭チャネル効果を抑える作用を有する。
【０００８】
【実施例】以下、この発明に係る不揮発性メモリセルの
製造方法を説明する。なお、この発明は、素子間分離絶
縁膜をメモリセル部をある程度加工した後に、イオン注
入工程と、酸化膜埋め込み工程とを用いることにより、
チャネルストップのためのイオン注入後の熱工程を減ら
し、チャネルストップのイオン注入量を増やしても狭チ
ャネル効果が強く現れないようにしたものである。次
に、この発明の詳細を図面に示す実施例に基づいて説明
する。
製造方法を説明する。なお、この発明は、素子間分離絶
縁膜をメモリセル部をある程度加工した後に、イオン注
入工程と、酸化膜埋め込み工程とを用いることにより、
チャネルストップのためのイオン注入後の熱工程を減ら
し、チャネルストップのイオン注入量を増やしても狭チ
ャネル効果が強く現れないようにしたものである。次
に、この発明の詳細を図面に示す実施例に基づいて説明
する。
【０００９】まず、従来と同様に、図１に示すように、
Ｐ型のシリコン基板１１表面に第１（ゲート）絶縁膜１
２を例えば１０ｎｍ程度の膜厚に形成する。次に、浮遊
ゲートとするための第１ポリシリコン膜１３をＣＶＤ法
にて、例えば膜厚１００ｎｍ程度に堆積させる。そし
て、この第１ポリシリコン膜１３上にシリコン酸化膜
（膜厚１５ｎｍ）／シリコン窒化膜（膜厚１０ｎｍ）の
積層膜でなる第２（ゲート）絶縁膜１４を形成する。さ
らに、この第２絶縁膜１４の上にコントロールゲートの
下に位置することとなる、第３ポリシリコン膜１５をＣ
ＶＤ法にて、膜厚１００ｎｍ程度に堆積させる。
Ｐ型のシリコン基板１１表面に第１（ゲート）絶縁膜１
２を例えば１０ｎｍ程度の膜厚に形成する。次に、浮遊
ゲートとするための第１ポリシリコン膜１３をＣＶＤ法
にて、例えば膜厚１００ｎｍ程度に堆積させる。そし
て、この第１ポリシリコン膜１３上にシリコン酸化膜
（膜厚１５ｎｍ）／シリコン窒化膜（膜厚１０ｎｍ）の
積層膜でなる第２（ゲート）絶縁膜１４を形成する。さ
らに、この第２絶縁膜１４の上にコントロールゲートの
下に位置することとなる、第３ポリシリコン膜１５をＣ
ＶＤ法にて、膜厚１００ｎｍ程度に堆積させる。
【００１０】次に、図２（Ｂ）に示すように、形成しよ
うとするコントロールゲートに対して垂直方向に縞状の
形状をなすように、第１ポリシリコン膜１３，第２ゲー
ト絶縁膜１４及び第２ポリシリコン膜１５を、フォトリ
ソグラフィー工程及び異方性エッチング（ＲＩＥなど）
工程を行ってパターニングする。その後、全面にシリコ
ン酸化膜を堆積させた後、エッチバックを行って図２
（Ａ）及び（Ｂ）に示すようなサイドウォールスペーサ
１６を形成する。なお、図２（Ａ）は、この状態の平面
図であり、図２（Ｂ）は図２（Ａ）のＡ−Ａ断面図であ
る。このように、第１ポリシリコン膜１３，第２ゲート
絶縁膜１４及び第２ポリシリコン膜１５が縞状に加工さ
れたものどうしの間部は、後に素子間分離領域となるも
のであり、またサイドウォールスペーサ１６でソース／
ドレインより距離を持たせることにより、後に形成され
るソース／ドレインの耐圧が確保されることとなる。
うとするコントロールゲートに対して垂直方向に縞状の
形状をなすように、第１ポリシリコン膜１３，第２ゲー
ト絶縁膜１４及び第２ポリシリコン膜１５を、フォトリ
ソグラフィー工程及び異方性エッチング（ＲＩＥなど）
工程を行ってパターニングする。その後、全面にシリコ
ン酸化膜を堆積させた後、エッチバックを行って図２
（Ａ）及び（Ｂ）に示すようなサイドウォールスペーサ
１６を形成する。なお、図２（Ａ）は、この状態の平面
図であり、図２（Ｂ）は図２（Ａ）のＡ−Ａ断面図であ
る。このように、第１ポリシリコン膜１３，第２ゲート
絶縁膜１４及び第２ポリシリコン膜１５が縞状に加工さ
れたものどうしの間部は、後に素子間分離領域となるも
のであり、またサイドウォールスペーサ１６でソース／
ドレインより距離を持たせることにより、後に形成され
るソース／ドレインの耐圧が確保されることとなる。
【００１１】続いて、図３に示すように、イオン注入を
行って、シリコン基板１１にチャネルストップ１７を形
成する。このイオン注入は、二フッ化ホウ素（ＢＦ2）
を、注入エネルギーが１５ＫｅＶで、ドーズ量が１Ｅ１
３／ｃｍ2となる条件で行う。その後、全面にＳｉＯ2膜
１８を膜厚４００ｎｍ程度、ＣＶＤ法にて堆積させる。
そして、第２ポリシリコン膜１５が露出するまで、Ｓｉ
Ｏ2膜１８の全面エッチバックを行って、図４に示すよ
うな構造に埋め込まれた素子間分離膜１８Ａを形成す
る。さらに、図５に示すように、全面に、コントロール
ゲート用の第３ポリシリコン膜１９をＣＶＤ法にて、膜
厚１００ｎｍ程度堆積させた後、フォトリソグラフィー
工程及びＲＩＥ工程を行って、図６（Ａ）に示すような
コントロールゲート１９Ａをパターニングする。なお、
このパターニングは、コントロールゲート１９Ａが素子
間分離膜１８Ａの長手方向に対して垂直となるように設
定する。
行って、シリコン基板１１にチャネルストップ１７を形
成する。このイオン注入は、二フッ化ホウ素（ＢＦ2）
を、注入エネルギーが１５ＫｅＶで、ドーズ量が１Ｅ１
３／ｃｍ2となる条件で行う。その後、全面にＳｉＯ2膜
１８を膜厚４００ｎｍ程度、ＣＶＤ法にて堆積させる。
そして、第２ポリシリコン膜１５が露出するまで、Ｓｉ
Ｏ2膜１８の全面エッチバックを行って、図４に示すよ
うな構造に埋め込まれた素子間分離膜１８Ａを形成す
る。さらに、図５に示すように、全面に、コントロール
ゲート用の第３ポリシリコン膜１９をＣＶＤ法にて、膜
厚１００ｎｍ程度堆積させた後、フォトリソグラフィー
工程及びＲＩＥ工程を行って、図６（Ａ）に示すような
コントロールゲート１９Ａをパターニングする。なお、
このパターニングは、コントロールゲート１９Ａが素子
間分離膜１８Ａの長手方向に対して垂直となるように設
定する。
【００１２】次に、コントロールゲート１９Ａどうしの
間で露出する第２ポリシリコン膜１５，第２ゲート絶縁
膜１４及び第１ポリシリコン膜１３をエッチングして除
去することにより、図６（Ａ）及び（Ｂ）に示すよう
に、ソース／ドレインを形成する開口領域２０が自己整
合的に形成できる。このため、図６（Ａ）及び（Ｂ）に
示す状態でヒ素（Ａｓ）をイオン注入することにより、
図６（Ｂ）に示すようなソース／ドレイン拡散層２１が
形成できる。なお、図６（Ｂ）は、図６（Ａ）のＢ−Ｂ
断面図である。このイオン注入の条件は、ヒ素を、注入
エネルギー５０ＫｅＶで、ドーズ量が５Ｅ１５／ｃｍ2
となるように行う。そして、図７に示すように、層間絶
縁膜２２を全面に堆積させた後、配線加工等を行うこと
により、ＮＡＮＤ型フラシュＥＥＰＲＯＭの製造が完成
する。
間で露出する第２ポリシリコン膜１５，第２ゲート絶縁
膜１４及び第１ポリシリコン膜１３をエッチングして除
去することにより、図６（Ａ）及び（Ｂ）に示すよう
に、ソース／ドレインを形成する開口領域２０が自己整
合的に形成できる。このため、図６（Ａ）及び（Ｂ）に
示す状態でヒ素（Ａｓ）をイオン注入することにより、
図６（Ｂ）に示すようなソース／ドレイン拡散層２１が
形成できる。なお、図６（Ｂ）は、図６（Ａ）のＢ−Ｂ
断面図である。このイオン注入の条件は、ヒ素を、注入
エネルギー５０ＫｅＶで、ドーズ量が５Ｅ１５／ｃｍ2
となるように行う。そして、図７に示すように、層間絶
縁膜２２を全面に堆積させた後、配線加工等を行うこと
により、ＮＡＮＤ型フラシュＥＥＰＲＯＭの製造が完成
する。
【００１３】上記した本実施例においては、チャネルス
トップ１７の不純物導入を行う前にサイドウォールスペ
ーサ１６を形成するため、メモリセルを微細化しても狭
チャネル効果が生じずに素子特性に悪影響を与えること
がない。
トップ１７の不純物導入を行う前にサイドウォールスペ
ーサ１６を形成するため、メモリセルを微細化しても狭
チャネル効果が生じずに素子特性に悪影響を与えること
がない。
【００１４】以上、実施例について説明したが、本発明
はこれに限定されるものではなく、構成の要旨に付随す
る各種の変更が可能である。
はこれに限定されるものではなく、構成の要旨に付随す
る各種の変更が可能である。
【００１５】例えば、上記実施例においては、本発明を
ＮＡＮＤ型フラシュＥＥＰＲＯＭに適用したが、素子間
分離領域とコントロールゲートとの関係が同様であれば
他のデバイスの製造にも適用可能である。
ＮＡＮＤ型フラシュＥＥＰＲＯＭに適用したが、素子間
分離領域とコントロールゲートとの関係が同様であれば
他のデバイスの製造にも適用可能である。
【００１６】また、本実施例で用いた配線材料，絶縁材
料及び不純物等は、適宜変更が可能である。
料及び不純物等は、適宜変更が可能である。
【００１７】
【発明の効果】以上の説明から明らかなように、この発
明によれば、狭チャネル効果が抑えられた分離幅の小さ
な素子間分離を可能とする効果を奏する。また、素子分
離用絶縁膜を埋め込む構成としたことにより、基板の平
坦性を高めるため、フォトリソグラフィーの余裕度を高
める効果を奏する。
明によれば、狭チャネル効果が抑えられた分離幅の小さ
な素子間分離を可能とする効果を奏する。また、素子分
離用絶縁膜を埋め込む構成としたことにより、基板の平
坦性を高めるため、フォトリソグラフィーの余裕度を高
める効果を奏する。
【図１】本発明の実施例の製造工程を示す要部断面図。
【図２】（Ａ）は同要部平面図、（Ｂ）は（Ａ）のＡ−
Ａ断面図。
Ａ断面図。
【図３】本発明の実施例の製造工程を示す要部断面図。
【図４】本発明の実施例の製造工程を示す要部断面図。
【図５】本発明の実施例の製造工程を示す要部断面図。
【図６】（Ａ）は同要部平面図、（Ｂ）は（Ａ）のＢ−
Ｂ断面図。
Ｂ断面図。
【図７】本発明の実施例の製造工程を示す要部断面図。
【図８】（Ａ）は従来例の要部平面図、（Ｂ）は同要部
断面図。
断面図。
１１…シリコン基板 １２…第１絶縁膜 １３…第１ポリシリコン膜 １４…第２絶縁膜 １５…第２ポリシリコン膜 １６…サイドウォールスペーサ １７…チャネルストップ １８Ａ…素子間分離膜 １９…第３ポリシリコン膜 １９Ａ…コントロールゲート ２１…ソース・ドレイン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (2)
- 【請求項１】 半導体基板上に第１ゲート絶縁膜を形成
した後、該第１ゲート絶縁膜上に、浮遊ゲート材料膜、
第２ゲート絶縁膜、コントロールゲート材料膜を順次形
成する工程と、 異方性エッチングを行ってこれら積層膜を複数列のメモ
リセル部に形成する工程と、 前記メモリセル部を注入マスクとしてイオン注入を行
い、前記半導体基板にチャネルストップ領域を形成する
工程と、 前記メモリセル部どうしの間に素子間分離用絶縁膜を埋
め込む工程と、 前記メモリセル部に対して垂直をなす方向にコントロー
ルゲートを形成する工程と、 前記コントロールゲート及び前記素子間分離用絶縁膜を
マスクとしてメモリセル部を異方性エッチングして第１
ゲート絶縁膜を露出させる工程と、 前記コントロールゲート及び素子間分離用絶縁膜をマス
クとしてイオン注入を行ってソース・ドレインを形成す
る工程と、を備えることを特徴とする不揮発性メモリの
製造方法。 - 【請求項２】 前記チャネルストップ領域を形成する工
程の前に、前記メモリセル部の側壁にサイドウォールス
ペーサを形成する請求項１記載の不揮発性メモリの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6087054A JPH07297300A (ja) | 1994-04-26 | 1994-04-26 | 不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6087054A JPH07297300A (ja) | 1994-04-26 | 1994-04-26 | 不揮発性メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297300A true JPH07297300A (ja) | 1995-11-10 |
Family
ID=13904234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6087054A Pending JPH07297300A (ja) | 1994-04-26 | 1994-04-26 | 不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297300A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001024076A (ja) * | 1999-06-30 | 2001-01-26 | Hyundai Electronics Ind Co Ltd | フラッシュｅｅｐｒｏｍセル及びその製造方法 |
| US6413809B2 (en) * | 1998-09-29 | 2002-07-02 | Kabushiki Kaisha Toshiba | Method of manufacturing a non-volatile memory having an element isolation insulation film embedded in the trench |
-
1994
- 1994-04-26 JP JP6087054A patent/JPH07297300A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6413809B2 (en) * | 1998-09-29 | 2002-07-02 | Kabushiki Kaisha Toshiba | Method of manufacturing a non-volatile memory having an element isolation insulation film embedded in the trench |
| JP2001024076A (ja) * | 1999-06-30 | 2001-01-26 | Hyundai Electronics Ind Co Ltd | フラッシュｅｅｐｒｏｍセル及びその製造方法 |
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