JPH1055688A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH1055688A JPH1055688A JP8212894A JP21289496A JPH1055688A JP H1055688 A JPH1055688 A JP H1055688A JP 8212894 A JP8212894 A JP 8212894A JP 21289496 A JP21289496 A JP 21289496A JP H1055688 A JPH1055688 A JP H1055688A
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Abstract
(57)【要約】
【課題】レイアウトが容易で、レイアウト面積の縮小を
図れ、各ステップ毎に書き込み終了判定を行うことがで
きる不揮発性半導体記憶装置を実現する。 【解決手段】３値以上の多値データをページ単位でメモ
リセルに書き込む不揮発性半導体記憶装置であって、多
値（４値）のＮＡＮＤフラッシュにおいて書込／読出制
御回路１２ａ，１２ｂは従来の２値（“０”と“１”）
の回路構成と同様の構成とし、その代わりにページバッ
ファ１５を設け、書き込み時にはプライオリティデコー
ダ１６ａ，１６ｂによってｎビット→２n 値への変換を
行って、１値づつ書き込みを行い、読み出し時には逆に
ワード線電圧を変化させて１値ずつの読み出しを行い、
その読み出し結果を加算回路（２n 値→ｎビットへの変
換）１７ａ，１７ｂを介してページバッファ１５に格納
していくようにする。
図れ、各ステップ毎に書き込み終了判定を行うことがで
きる不揮発性半導体記憶装置を実現する。 【解決手段】３値以上の多値データをページ単位でメモ
リセルに書き込む不揮発性半導体記憶装置であって、多
値（４値）のＮＡＮＤフラッシュにおいて書込／読出制
御回路１２ａ，１２ｂは従来の２値（“０”と“１”）
の回路構成と同様の構成とし、その代わりにページバッ
ファ１５を設け、書き込み時にはプライオリティデコー
ダ１６ａ，１６ｂによってｎビット→２n 値への変換を
行って、１値づつ書き込みを行い、読み出し時には逆に
ワード線電圧を変化させて１値ずつの読み出しを行い、
その読み出し結果を加算回路（２n 値→ｎビットへの変
換）１７ａ，１７ｂを介してページバッファ１５に格納
していくようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルに少な
くとも３値以上のデータを記録する多値型の不揮発性半
導体記憶装置に関するものである。
くとも３値以上のデータを記録する多値型の不揮発性半
導体記憶装置に関するものである。
【０００２】
【従来の技術】従来、ＥＰＲＯＭ、フラッシュメモリ等
の半導体不揮発性記憶装置においては、１個のメモリセ
ルトランジスタに「０」、「１」の２つの値をとるデー
タを記録する２値型のメモリセル構造が通常である。し
かし、最近の不揮発性半導体記憶装置の大容量化の要望
に伴い、１個のメモリセルトランジスタに少なくとも３
値以上のデータを記録する、いわゆる、多値型の不揮発
性半導体記憶装置が提案されている（たとえば、「Ａ
Ｍｕｌｔｉ−Ｌｅｖｅｌ ３２Ｍｂ Ｆｌａｓｈ Ｍｅ
ｍｏｒｙ」’９５ ＩＳＳＣＣ ｐ１３２〜 参照）。
の半導体不揮発性記憶装置においては、１個のメモリセ
ルトランジスタに「０」、「１」の２つの値をとるデー
タを記録する２値型のメモリセル構造が通常である。し
かし、最近の不揮発性半導体記憶装置の大容量化の要望
に伴い、１個のメモリセルトランジスタに少なくとも３
値以上のデータを記録する、いわゆる、多値型の不揮発
性半導体記憶装置が提案されている（たとえば、「Ａ
Ｍｕｌｔｉ−Ｌｅｖｅｌ ３２Ｍｂ Ｆｌａｓｈ Ｍｅ
ｍｏｒｙ」’９５ ＩＳＳＣＣ ｐ１３２〜 参照）。
【０００３】図７はＮＡＮＤ型フラッシュメモリにおい
て、１個のメモリトランジスタに２ビットからなり４値
をとるデータを記録する場合の、しきい値電圧Ｖｔｈレ
ベルとデータ内容との関係を示す図である。
て、１個のメモリトランジスタに２ビットからなり４値
をとるデータを記録する場合の、しきい値電圧Ｖｔｈレ
ベルとデータ内容との関係を示す図である。
【０００４】図７において、縦軸はメモリトランジスタ
のしきい値電圧Ｖｔｈを、横軸はメモリトランジスタの
分布頻度をそれぞれ表している。また、１個のメモリト
ランジスタに記録するデータを構成する２ビットデータ
の内容は、〔ＩＯn+1 ，ＩＯn 〕で表され、〔Ｉ
Ｏn+1 ，ＩＯn 〕＝〔１，１〕，〔１，０〕，〔０，
１〕，〔０，０〕の４状態が存在する。すなわち、デー
タ「０」、データ「１」、データ「２」、データ「３」
の４状態が存在する。
のしきい値電圧Ｖｔｈを、横軸はメモリトランジスタの
分布頻度をそれぞれ表している。また、１個のメモリト
ランジスタに記録するデータを構成する２ビットデータ
の内容は、〔ＩＯn+1 ，ＩＯn 〕で表され、〔Ｉ
Ｏn+1 ，ＩＯn 〕＝〔１，１〕，〔１，０〕，〔０，
１〕，〔０，０〕の４状態が存在する。すなわち、デー
タ「０」、データ「１」、データ「２」、データ「３」
の４状態が存在する。
【０００５】そして、多値データの書き込みをページ単
位（ワード線単位）で行うＮＡＮＤ型フラッシュメモリ
が提案されている（たとえば、文献；1996 IEEE Intern
ational Solid-State Circuits Conference 、ISSCC96/
SESSION 2/FLASH MEMORY/PAPER TP 2.1:A 3.3V 128Mb M
ulti-Level NAND Flash Memory For Mass Storage Appl
ication.pp32-33 、参照）。
位（ワード線単位）で行うＮＡＮＤ型フラッシュメモリ
が提案されている（たとえば、文献；1996 IEEE Intern
ational Solid-State Circuits Conference 、ISSCC96/
SESSION 2/FLASH MEMORY/PAPER TP 2.1:A 3.3V 128Mb M
ulti-Level NAND Flash Memory For Mass Storage Appl
ication.pp32-33 、参照）。
【０００６】図８は、上記文献に開示されたページ単位
で書き込みを行うＮＡＮＤ型フラッシュメモリの要部構
成を示す回路図である。図８において、１はメモリセル
アレイ、２は書込／読出制御回路、ＢＬＬ，ＢＬＲはビ
ット線をそれぞれ示している。
で書き込みを行うＮＡＮＤ型フラッシュメモリの要部構
成を示す回路図である。図８において、１はメモリセル
アレイ、２は書込／読出制御回路、ＢＬＬ，ＢＬＲはビ
ット線をそれぞれ示している。
【０００７】メモリセルアレイ１は、それぞれメモリセ
ルが共通のワード線ＷＬ０〜ＷＬ１５に接続されたメモ
リセルブロックＡ０，Ａ１により構成されている。そし
て、メモリセルブロックＡ０はビット線ＢＬＲに接続さ
れ、メモリセルブロックＡ１はビット線ＢＬＬに接続さ
れている。メモリセルブロックＡ０は、フローティング
ゲートを有する不揮発性半導体記憶装置からなるメモリ
セルトランジスタＭＴ０Ａ〜ＭＴ１５Ａが直列に接続さ
れたＮＡＮＤ列を有しており、このＮＡＮＤ列のメモリ
セルトランジスタＭＴ０Ａのドレインが選択ゲートＳＧ
１Ａを介してビット線ＢＬＲに接続され、メモリセルト
ランジスタＭＴ１５Ａのソースが選択ゲートＳＧ２Ａを
介して基準電位線ＶＧＬに接続されている。メモリセル
ブロックＡ１は、フローティングゲートを有する不揮発
性半導体記憶装置からなるメモリセルトランジスタＭＴ
０Ｂ〜ＭＴ１５Ｂが直列に接続されたＮＡＮＤ列を有し
ており、このＮＡＮＤ列のメモリセルトランジスタＭＴ
０Ｂのドレインが選択ゲートＳＧ１Ｂを介してビット線
ＢＬＬに接続され、メモリセルトランジスタＭＴ１５Ｂ
のソースが選択ゲートＳＧ２Ｂを介して基準電位線ＶＧ
Ｌに接続されている。
ルが共通のワード線ＷＬ０〜ＷＬ１５に接続されたメモ
リセルブロックＡ０，Ａ１により構成されている。そし
て、メモリセルブロックＡ０はビット線ＢＬＲに接続さ
れ、メモリセルブロックＡ１はビット線ＢＬＬに接続さ
れている。メモリセルブロックＡ０は、フローティング
ゲートを有する不揮発性半導体記憶装置からなるメモリ
セルトランジスタＭＴ０Ａ〜ＭＴ１５Ａが直列に接続さ
れたＮＡＮＤ列を有しており、このＮＡＮＤ列のメモリ
セルトランジスタＭＴ０Ａのドレインが選択ゲートＳＧ
１Ａを介してビット線ＢＬＲに接続され、メモリセルト
ランジスタＭＴ１５Ａのソースが選択ゲートＳＧ２Ａを
介して基準電位線ＶＧＬに接続されている。メモリセル
ブロックＡ１は、フローティングゲートを有する不揮発
性半導体記憶装置からなるメモリセルトランジスタＭＴ
０Ｂ〜ＭＴ１５Ｂが直列に接続されたＮＡＮＤ列を有し
ており、このＮＡＮＤ列のメモリセルトランジスタＭＴ
０Ｂのドレインが選択ゲートＳＧ１Ｂを介してビット線
ＢＬＬに接続され、メモリセルトランジスタＭＴ１５Ｂ
のソースが選択ゲートＳＧ２Ｂを介して基準電位線ＶＧ
Ｌに接続されている。
【０００８】そして、選択ゲートＳＧ１Ａ，ＳＧ１Ｂの
ゲートが選択信号供給線ＳＳＬに共通に接続され、選択
ゲートＳＧ２Ａ，ＳＧ２Ｂのゲートが選択信号供給線Ｇ
ＳＬに共通に接続されている。
ゲートが選択信号供給線ＳＳＬに共通に接続され、選択
ゲートＳＧ２Ａ，ＳＧ２Ｂのゲートが選択信号供給線Ｇ
ＳＬに共通に接続されている。
【０００９】書込／読出制御回路２は、ｎチャネルＭＯ
Ｓ（ＮＭＯＳ）トランジスタＮＴ１〜ＮＴ１７、ｐチャ
ネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１、およびイ
ンバータの入出力同士を結合してなるラッチ回路Ｑ１，
Ｑ２により構成されている。
Ｓ（ＮＭＯＳ）トランジスタＮＴ１〜ＮＴ１７、ｐチャ
ネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１、およびイ
ンバータの入出力同士を結合してなるラッチ回路Ｑ１，
Ｑ２により構成されている。
【００１０】ＮＭＯＳトランジスタＮＴ１は電源電圧Ｖ
CCの供給ラインとビット線ＢＬＲとの間に接続され、ゲ
ートが禁止信号ＩＨＢ１の供給ラインに接続されてい
る。ＮＭＯＳトランジスタＮＴ２は電源電圧ＶCCの供給
ラインとビット線ＢＬＬとの間に接続され、ゲートが禁
止信号ＩＨＢ２の供給ラインに接続されている。ビット
線ＢＬＲおよびＮＭＯＳトランジスタＮＴ１の接続点と
メモリセルブロックＡ０およびビット線ＢＬＲとの接続
点との間にはデプレッション型のＮＭＯＳトランジスタ
ＮＴ１８が接続され、ビット線ＢＬＬおよびＮＭＯＳト
ランジスタＮＴ２の接続点とメモリセルブロックＡ１お
よびビット線ＢＬＬとの接続点との間にはデプレッショ
ン型のＮＭＯＳトランジスタＮＴ１９が接続されてい
る。そして、ＮＭＯＳトランジスタＮＴ１８，１９のゲ
ートはデカップル信号供給線ＤＣＰＬに接続されてい
る。
CCの供給ラインとビット線ＢＬＲとの間に接続され、ゲ
ートが禁止信号ＩＨＢ１の供給ラインに接続されてい
る。ＮＭＯＳトランジスタＮＴ２は電源電圧ＶCCの供給
ラインとビット線ＢＬＬとの間に接続され、ゲートが禁
止信号ＩＨＢ２の供給ラインに接続されている。ビット
線ＢＬＲおよびＮＭＯＳトランジスタＮＴ１の接続点と
メモリセルブロックＡ０およびビット線ＢＬＲとの接続
点との間にはデプレッション型のＮＭＯＳトランジスタ
ＮＴ１８が接続され、ビット線ＢＬＬおよびＮＭＯＳト
ランジスタＮＴ２の接続点とメモリセルブロックＡ１お
よびビット線ＢＬＬとの接続点との間にはデプレッショ
ン型のＮＭＯＳトランジスタＮＴ１９が接続されてい
る。そして、ＮＭＯＳトランジスタＮＴ１８，１９のゲ
ートはデカップル信号供給線ＤＣＰＬに接続されてい
る。
【００１１】ビット線ＢＬＲおよびＮＭＯＳトランジス
タＮＴ１の接続点とバスラインＩＯｉとの間にＮＭＯＳ
トランジスタＮＴ３，ＮＴ５，ＮＴ１６が直列に接続さ
れ、ビット線ＢＬＬおよびＮＭＯＳトランジスタＮＴ２
の接続点とバスラインＩＯｉ＋1 との間にＮＭＯＳトラ
ンジスタＮＴ４，ＮＴ７，ＮＴ１７が直列に接続されて
いる。また、ＮＭＯＳトランジスタＮＴ３とＮＴ５の接
続点、ＮＭＯＳトランジスタＮＴ４とＮＴ７の接続点が
ＮＭＯＳトランジスタＮＴ６を介して接地されるととも
に、ＰＭＯＳトランジスタＰＴ１のドレイン、並びにＮ
ＭＯＳトランジスタＮＴ８，ＮＴ１３のゲートに接続さ
れている。そして、ＮＭＯＳトランジスタＮＴ６のゲー
トがリセット信号ＲＳＴの供給ラインに接続され、ＰＭ
ＯＳトランジスタＰＴ１のソースが電源電圧ＶCCの供給
ラインに接続され、ＰＭＯＳトランジスタＰＴ１のゲー
トが信号Ｖref の供給ラインに接続されている。
タＮＴ１の接続点とバスラインＩＯｉとの間にＮＭＯＳ
トランジスタＮＴ３，ＮＴ５，ＮＴ１６が直列に接続さ
れ、ビット線ＢＬＬおよびＮＭＯＳトランジスタＮＴ２
の接続点とバスラインＩＯｉ＋1 との間にＮＭＯＳトラ
ンジスタＮＴ４，ＮＴ７，ＮＴ１７が直列に接続されて
いる。また、ＮＭＯＳトランジスタＮＴ３とＮＴ５の接
続点、ＮＭＯＳトランジスタＮＴ４とＮＴ７の接続点が
ＮＭＯＳトランジスタＮＴ６を介して接地されるととも
に、ＰＭＯＳトランジスタＰＴ１のドレイン、並びにＮ
ＭＯＳトランジスタＮＴ８，ＮＴ１３のゲートに接続さ
れている。そして、ＮＭＯＳトランジスタＮＴ６のゲー
トがリセット信号ＲＳＴの供給ラインに接続され、ＰＭ
ＯＳトランジスタＰＴ１のソースが電源電圧ＶCCの供給
ラインに接続され、ＰＭＯＳトランジスタＰＴ１のゲー
トが信号Ｖref の供給ラインに接続されている。
【００１２】ラッチ回路Ｑ１の第１の記憶ノードＮ１ａ
がＮＭＯＳトランジスタＮＴ５とＮＴ１６との接続点に
接続され、第２の記憶ノードＮ１ｂが直列に接続された
ＮＭＯＳトランジスタＮＴ８〜ＮＴ１０を介して接地さ
れている。ラッチ回路Ｑ２の第１の記憶ノードＮ２ａが
ＮＭＯＳトランジスタＮＴ７とＮＴ１７との接続点に接
続され、第２の記憶ノードＮ２ｂが直列に接続されたＮ
ＭＯＳトランジスタＮＴ１３〜ＮＴ１５を介して接地さ
れている。また、ＮＭＯＳトランジスタＮＴ８とＮＴ９
の接続点が直列に接続されたＮＭＯＳトランジスタＮＴ
１１，ＮＴ１２を介して接地されている。ＮＭＯＳトラ
ンジスタＮＴ９のゲートはラッチ回路Ｑ２の第１の記憶
ノードＮ２ａに接続され、ＮＭＯＳトランジスタＮＴ１
０のゲートはラッチ信号φＬＴＣ２の供給ラインに接続
され、ＮＭＯＳトランジスタＮＴ１１のゲートが第２の
記憶ノードＮ２ｂに接続され、ＮＭＯＳトランジスタＮ
Ｔ１２のゲートがラッチ信号φＬＴＣ１の供給ラインに
接続され、ＮＭＯＳトランジスタＮＴ１４，ＮＴ１５の
ゲートがラッチ信号φＬＴＣ３の供給ラインに接続され
ている。そして、カラムゲートとしてのＮＭＯＳトラン
ジスタＮＴ１６のゲートが信号Ｙｉの供給ラインに接続
され、ＮＭＯＳトランジスタＮＴ１７のゲートが信号Ｙ
ｉ＋1 の供給ラインに接続されている。
がＮＭＯＳトランジスタＮＴ５とＮＴ１６との接続点に
接続され、第２の記憶ノードＮ１ｂが直列に接続された
ＮＭＯＳトランジスタＮＴ８〜ＮＴ１０を介して接地さ
れている。ラッチ回路Ｑ２の第１の記憶ノードＮ２ａが
ＮＭＯＳトランジスタＮＴ７とＮＴ１７との接続点に接
続され、第２の記憶ノードＮ２ｂが直列に接続されたＮ
ＭＯＳトランジスタＮＴ１３〜ＮＴ１５を介して接地さ
れている。また、ＮＭＯＳトランジスタＮＴ８とＮＴ９
の接続点が直列に接続されたＮＭＯＳトランジスタＮＴ
１１，ＮＴ１２を介して接地されている。ＮＭＯＳトラ
ンジスタＮＴ９のゲートはラッチ回路Ｑ２の第１の記憶
ノードＮ２ａに接続され、ＮＭＯＳトランジスタＮＴ１
０のゲートはラッチ信号φＬＴＣ２の供給ラインに接続
され、ＮＭＯＳトランジスタＮＴ１１のゲートが第２の
記憶ノードＮ２ｂに接続され、ＮＭＯＳトランジスタＮ
Ｔ１２のゲートがラッチ信号φＬＴＣ１の供給ラインに
接続され、ＮＭＯＳトランジスタＮＴ１４，ＮＴ１５の
ゲートがラッチ信号φＬＴＣ３の供給ラインに接続され
ている。そして、カラムゲートとしてのＮＭＯＳトラン
ジスタＮＴ１６のゲートが信号Ｙｉの供給ラインに接続
され、ＮＭＯＳトランジスタＮＴ１７のゲートが信号Ｙ
ｉ＋1 の供給ラインに接続されている。
【００１３】また、図９（ａ）は読み出し時のタイミン
グチャートを示し、図９（ｂ）は書き込み（プログラ
ム）時のタイミングチャートを示している。図９（ｂ）
からわかるように、４値の書き込みは３ステップで行
い、本来は各ステップでページ単位に書き込みを行うす
べてのセルが書き込み十分と判断された段階で次のステ
ップに移行する。
グチャートを示し、図９（ｂ）は書き込み（プログラ
ム）時のタイミングチャートを示している。図９（ｂ）
からわかるように、４値の書き込みは３ステップで行
い、本来は各ステップでページ単位に書き込みを行うす
べてのセルが書き込み十分と判断された段階で次のステ
ップに移行する。
【００１４】読み出し動作について説明する。まず、リ
セット信号ＲＳＴと信号ＰＧＭ１，２がハイレベルに設
定される。これにより、ラッチ回路Ｑ１，Ｑ２の第１の
記憶ノードＮ１ａ，Ｎ２ａが接地レベルに引き込まれ
る。その結果、ラッチ回路Ｑ１，Ｑ２がクリアされる。
次に、ワード線電圧を２．４Ｖとして読み出しが行われ
る。しきい値電圧Ｖｔｈがワード線電圧（２．４Ｖ）よ
り高ければセル電流が流れないことによりビット線電圧
はプリチャージ電圧を保持し、ハイがセンスされる。一
方、しきい値電圧Ｖｔｈがワード線電圧（２．４Ｖ）よ
り低ければセル電流が流れることによりビット線電圧は
降下し、ローがセンスされる。次に、ワード線電圧１．
２Ｖで読み出しが行われ、最後にワード線電圧０Ｖで読
み出しが行われる。
セット信号ＲＳＴと信号ＰＧＭ１，２がハイレベルに設
定される。これにより、ラッチ回路Ｑ１，Ｑ２の第１の
記憶ノードＮ１ａ，Ｎ２ａが接地レベルに引き込まれ
る。その結果、ラッチ回路Ｑ１，Ｑ２がクリアされる。
次に、ワード線電圧を２．４Ｖとして読み出しが行われ
る。しきい値電圧Ｖｔｈがワード線電圧（２．４Ｖ）よ
り高ければセル電流が流れないことによりビット線電圧
はプリチャージ電圧を保持し、ハイがセンスされる。一
方、しきい値電圧Ｖｔｈがワード線電圧（２．４Ｖ）よ
り低ければセル電流が流れることによりビット線電圧は
降下し、ローがセンスされる。次に、ワード線電圧１．
２Ｖで読み出しが行われ、最後にワード線電圧０Ｖで読
み出しが行われる。
【００１５】具体的にはセルデータが“００”の場合、
全てのワード線で電流が流れないためバスＩＯｉ＋1 ，
ＩＯｉには（１，１）が出力される。まず、ワード線電
圧を２．４Ｖにして読むとき、ラッチ信号φＬＴＨ１が
ハイレベルに設定される。このとき、セル電流が流れな
いことによりビット線はハイレベルに保たれるためＮＭ
ＯＳトランジスタＮＴ８が導通状態に保たれ、ラッチ回
路Ｑ２がクリアされていることによりラッチ回路Ｑ２の
第２の記憶ノードＮ２ｂはハイレベルに保たれるためＮ
ＭＯＳトランジスタＮＴ１１が導通状態に保たれる。し
たがって、ＮＭＯＳトランジスタＮＴ８，ＮＴ１１，Ｎ
Ｔ１２が導通状態に保持され、ラッチ回路Ｑ１の第２の
記憶ノードＮ１ｂが接地レベルに引き込まれ、ラッチ回
路Ｑ１の第１の記憶ノードＮ１ａはハイレベルに遷移す
る。次にワード線電圧を１．２Ｖにして読むとき、ラッ
チ信号φＬＴＨ３をハイレベルに設定する。この時、セ
ル電流が流れないことによりビット線はハイレベルに保
たれるためＮＭＯＳトランジスタＮＴ１３が導通状態に
保たれ、ラッチ回路Ｑ２の第２の記憶ノードＮ２ｂが接
地レベルに引き込まれ、ラッチ回路Ｑ２の第１の記憶ノ
ードＮ２ａはハイレベルに遷移する。最後にワード線電
圧を０Ｖにして読むとき、ラッチ信号φＬＴＨ１をハイ
レベルに設定する。この時、セル電流が流れないことに
よりビット線はハイレベルに保たれるためＮＭＯＳトラ
ンジスタＮＴ８が導通状態に保たれるが、ラッチ回路Ｑ
２の第２の記憶ノードＮ２ｂがローレベルのためＮＭＯ
ＳトランジスタＮＴ１１が非導通状態にとなり、ラッチ
回路Ｑ１の第１の記憶ノードＮ１ａはハイレベルを保持
する。
全てのワード線で電流が流れないためバスＩＯｉ＋1 ，
ＩＯｉには（１，１）が出力される。まず、ワード線電
圧を２．４Ｖにして読むとき、ラッチ信号φＬＴＨ１が
ハイレベルに設定される。このとき、セル電流が流れな
いことによりビット線はハイレベルに保たれるためＮＭ
ＯＳトランジスタＮＴ８が導通状態に保たれ、ラッチ回
路Ｑ２がクリアされていることによりラッチ回路Ｑ２の
第２の記憶ノードＮ２ｂはハイレベルに保たれるためＮ
ＭＯＳトランジスタＮＴ１１が導通状態に保たれる。し
たがって、ＮＭＯＳトランジスタＮＴ８，ＮＴ１１，Ｎ
Ｔ１２が導通状態に保持され、ラッチ回路Ｑ１の第２の
記憶ノードＮ１ｂが接地レベルに引き込まれ、ラッチ回
路Ｑ１の第１の記憶ノードＮ１ａはハイレベルに遷移す
る。次にワード線電圧を１．２Ｖにして読むとき、ラッ
チ信号φＬＴＨ３をハイレベルに設定する。この時、セ
ル電流が流れないことによりビット線はハイレベルに保
たれるためＮＭＯＳトランジスタＮＴ１３が導通状態に
保たれ、ラッチ回路Ｑ２の第２の記憶ノードＮ２ｂが接
地レベルに引き込まれ、ラッチ回路Ｑ２の第１の記憶ノ
ードＮ２ａはハイレベルに遷移する。最後にワード線電
圧を０Ｖにして読むとき、ラッチ信号φＬＴＨ１をハイ
レベルに設定する。この時、セル電流が流れないことに
よりビット線はハイレベルに保たれるためＮＭＯＳトラ
ンジスタＮＴ８が導通状態に保たれるが、ラッチ回路Ｑ
２の第２の記憶ノードＮ２ｂがローレベルのためＮＭＯ
ＳトランジスタＮＴ１１が非導通状態にとなり、ラッチ
回路Ｑ１の第１の記憶ノードＮ１ａはハイレベルを保持
する。
【００１６】セルデータが“０１”の場合、ワード線電
圧ＶＷＬ００の場合のみ電流が流れ、バスＩＯｉ＋1 ，
ＩＯｉには（０，１）が出力される。まず、ワード線電
圧を２．４Ｖにして読むとき、ラッチ信号φＬＴＨ１が
ハイレベルに設定する。このとき、セル電流が流れるこ
とによりビット線はローレベルとなるためＮＭＯＳトラ
ンジスタＮＴ８が非導通状態に保たれ、ラッチ回路Ｑ１
の第１の記憶ノードＮ１ａはローレベルを保持する。次
にワード線電圧を１．２Ｖにして読むとき、ラッチ信号
φＬＴＨ３をハイレベルに設定する。この時、セル電流
が流れないことによりビット線はハイレベルに保たれる
ためＮＭＯＳトランジスタＮＴ１３が導通状態に保た
れ、ラッチ回路Ｑ２の第２の記憶ノードＮ２ｂが接地レ
ベルに引き込まれ、ラッチ回路Ｑ２の第１の記憶ノード
Ｎ２ａはハイレベルに遷移する。最後にワード線電圧を
０Ｖにして読むとき、ラッチ信号φＬＴＨ１をハイレベ
ルに設定する。この時、セル電流が流れないことにより
ビット線はハイレベルに保たれるためＮＭＯＳトランジ
スタＮＴ８が導通状態に保たれるが、ラッチ回路Ｑ２の
第２の記憶ノードＮ２ｂがローレベルのためＮＭＯＳト
ランジスタＮＴ１１が非導通状態となり、ラッチ回路Ｑ
１の第１の記憶ノードＮ１ａはローレベルを保持する。
セルデータが”１０”、”１１”の場合も同様にして各
々ＩＯｉ＋１，ＩＯｉには（０，１）、（０，０）が読
み出される。
圧ＶＷＬ００の場合のみ電流が流れ、バスＩＯｉ＋1 ，
ＩＯｉには（０，１）が出力される。まず、ワード線電
圧を２．４Ｖにして読むとき、ラッチ信号φＬＴＨ１が
ハイレベルに設定する。このとき、セル電流が流れるこ
とによりビット線はローレベルとなるためＮＭＯＳトラ
ンジスタＮＴ８が非導通状態に保たれ、ラッチ回路Ｑ１
の第１の記憶ノードＮ１ａはローレベルを保持する。次
にワード線電圧を１．２Ｖにして読むとき、ラッチ信号
φＬＴＨ３をハイレベルに設定する。この時、セル電流
が流れないことによりビット線はハイレベルに保たれる
ためＮＭＯＳトランジスタＮＴ１３が導通状態に保た
れ、ラッチ回路Ｑ２の第２の記憶ノードＮ２ｂが接地レ
ベルに引き込まれ、ラッチ回路Ｑ２の第１の記憶ノード
Ｎ２ａはハイレベルに遷移する。最後にワード線電圧を
０Ｖにして読むとき、ラッチ信号φＬＴＨ１をハイレベ
ルに設定する。この時、セル電流が流れないことにより
ビット線はハイレベルに保たれるためＮＭＯＳトランジ
スタＮＴ８が導通状態に保たれるが、ラッチ回路Ｑ２の
第２の記憶ノードＮ２ｂがローレベルのためＮＭＯＳト
ランジスタＮＴ１１が非導通状態となり、ラッチ回路Ｑ
１の第１の記憶ノードＮ１ａはローレベルを保持する。
セルデータが”１０”、”１１”の場合も同様にして各
々ＩＯｉ＋１，ＩＯｉには（０，１）、（０，０）が読
み出される。
【００１７】次に、書き込み動作について説明する。図
８の回路においては、まず、ラッチ回路Ｑ１に格納され
ているデータによって書き込みが行われ、次にラッチ回
路Ｑ２、最後に再びラッチ回路Ｑ１のデータによって書
き込みが行われる。書き込みデータが（Ｑ２，Ｑ１）＝
（１，０）の場合はラッチ回路Ｑ１は書き込み十分とな
ると“０”から“１”に反転するが、（Ｑ２，Ｑ１）＝
（０，０）の場合はラッチ回路Ｑ１は３ステップ目の書
き込みデータとしても使用する必要があるため第１ステ
ップで書き込み十分となっても“０”から“１”に反転
しない（できない）。
８の回路においては、まず、ラッチ回路Ｑ１に格納され
ているデータによって書き込みが行われ、次にラッチ回
路Ｑ２、最後に再びラッチ回路Ｑ１のデータによって書
き込みが行われる。書き込みデータが（Ｑ２，Ｑ１）＝
（１，０）の場合はラッチ回路Ｑ１は書き込み十分とな
ると“０”から“１”に反転するが、（Ｑ２，Ｑ１）＝
（０，０）の場合はラッチ回路Ｑ１は３ステップ目の書
き込みデータとしても使用する必要があるため第１ステ
ップで書き込み十分となっても“０”から“１”に反転
しない（できない）。
【００１８】各ステップでの書き込み終了判定は、ラッ
チされているデータが全て“１”となった段階でそのス
テップの書き込み終了と判定する。書き込みデータ（Ｑ
２，Ｑ１）＝（０，０）のセルは、第１ステップでのラ
ッチ回路Ｑ１の反転は起こらないからワイヤードＯＲに
よる終了判定は行われない。
チされているデータが全て“１”となった段階でそのス
テップの書き込み終了と判定する。書き込みデータ（Ｑ
２，Ｑ１）＝（０，０）のセルは、第１ステップでのラ
ッチ回路Ｑ１の反転は起こらないからワイヤードＯＲに
よる終了判定は行われない。
【００１９】
【発明が解決しようとする課題】ところが、上述した回
路では、以下の問題がある。すなわち、ビット線２本の
間隔に２個のラッチ回路Ｑ１，Ｑ２と多値の書込／読出
制御回路を配置する必要があり、レイアウトは容易では
なく、レイアウト面積も大きくなってしまう。さらに、
８値、１６値を開発する場合、その回路構成はさらに複
雑となり、レイアウト面積の増大は著しくなるものと推
定される。また、各ステップで書き込み終了判定ができ
ない。
路では、以下の問題がある。すなわち、ビット線２本の
間隔に２個のラッチ回路Ｑ１，Ｑ２と多値の書込／読出
制御回路を配置する必要があり、レイアウトは容易では
なく、レイアウト面積も大きくなってしまう。さらに、
８値、１６値を開発する場合、その回路構成はさらに複
雑となり、レイアウト面積の増大は著しくなるものと推
定される。また、各ステップで書き込み終了判定ができ
ない。
【００２０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、レイアウトが容易で、レイアウ
ト面積の縮小を図れ、また、各ステップ毎に書き込み終
了判定を行うことができる不揮発性半導体記憶装置を提
供することにある。
のであり、その目的は、レイアウトが容易で、レイアウ
ト面積の縮小を図れ、また、各ステップ毎に書き込み終
了判定を行うことができる不揮発性半導体記憶装置を提
供することにある。
【００２１】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ワード線およびビット線への印加電圧に
応じて電荷蓄積部に蓄積された電荷量が変化し、その変
化に応じてしきい値電圧が変化し、しきい値電圧に応じ
た値のデータを記憶するメモリセルを有し、３値以上の
多値データをページ単位でメモリセルに書き込む不揮発
性半導体記憶装置であって、ｎビットの書き込みデータ
を格納するページバッファと、書き込み時に、上記ペー
ジバッファに格納された書き込みデータをｎビットから
２n 値に変換し１値ずつ出力するプライオリティデコー
ダと、ラッチ回路を有し、上記プライオリティデコーダ
から出力された書き込みデータをラッチし、ラッチデー
タを選択されたビット線に出力して書き込みを行う書込
制御回路とを有する。
め、本発明は、ワード線およびビット線への印加電圧に
応じて電荷蓄積部に蓄積された電荷量が変化し、その変
化に応じてしきい値電圧が変化し、しきい値電圧に応じ
た値のデータを記憶するメモリセルを有し、３値以上の
多値データをページ単位でメモリセルに書き込む不揮発
性半導体記憶装置であって、ｎビットの書き込みデータ
を格納するページバッファと、書き込み時に、上記ペー
ジバッファに格納された書き込みデータをｎビットから
２n 値に変換し１値ずつ出力するプライオリティデコー
ダと、ラッチ回路を有し、上記プライオリティデコーダ
から出力された書き込みデータをラッチし、ラッチデー
タを選択されたビット線に出力して書き込みを行う書込
制御回路とを有する。
【００２２】また、本発明は、３値以上の多値データが
ページ単位で書き込まれ、ワード線およびビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化し、読み出し
時には、ワード線電圧と蓄積電荷量に基づくデータをビ
ット線に出力するメモリセルからデータの読み出しを行
う不揮発性発性半導体記憶装置であって、格納されたデ
ータを読み出しデータとして出力するページバッファ
と、読み出し時に、ワード線電圧を順次変化させて選択
されたメモリセルへの書き込みデータをビット線に出力
させ、１値ずつ順次に出力する読出制御回路と、上記読
出制御回路から出力された２n 値の読み出しデータを順
次に受けてｎビットデータに変換して上記ページバッフ
ァに格納する変換回路とを有する。
ページ単位で書き込まれ、ワード線およびビット線への
印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
し、その変化に応じてしきい値電圧が変化し、読み出し
時には、ワード線電圧と蓄積電荷量に基づくデータをビ
ット線に出力するメモリセルからデータの読み出しを行
う不揮発性発性半導体記憶装置であって、格納されたデ
ータを読み出しデータとして出力するページバッファ
と、読み出し時に、ワード線電圧を順次変化させて選択
されたメモリセルへの書き込みデータをビット線に出力
させ、１値ずつ順次に出力する読出制御回路と、上記読
出制御回路から出力された２n 値の読み出しデータを順
次に受けてｎビットデータに変換して上記ページバッフ
ァに格納する変換回路とを有する。
【００２３】本発明の不揮発性半導体記憶装置によれ
ば、書込、読出制御回路は従来の２値（“０”と
“１”）の回路構成と同様して、その代わりにページバ
ッファを設け、書き込み時にはプライオリティデコーダ
によってｎビット→２n 値への変換が行われて、１値ず
つ書き込みが行われる。読み出し時には逆にワード線電
圧を変化させて１値づつの読み出しが行われ、その読み
出し結果が変換回路で２n 値からｎビットへ変換され、
ページバッファに格納されていく。
ば、書込、読出制御回路は従来の２値（“０”と
“１”）の回路構成と同様して、その代わりにページバ
ッファを設け、書き込み時にはプライオリティデコーダ
によってｎビット→２n 値への変換が行われて、１値ず
つ書き込みが行われる。読み出し時には逆にワード線電
圧を変化させて１値づつの読み出しが行われ、その読み
出し結果が変換回路で２n 値からｎビットへ変換され、
ページバッファに格納されていく。
【００２４】
【発明の実施の形態】図１は本発明に係る不揮発性半導
体記憶装置の一実施形態を示すブロック図、図２は図１
におけるメモリセルアレイおよび書込／読出制御回路の
具体的な構成例を示す回路図である。この不揮発性半導
体記憶装置１０は、メモリセルアレイ１１ａ，１１ｂ、
書込／読出制御回路１２ａ，１２ｂ、入力バッファ１３
−０〜１３−３、出力バッファ１４−０〜１４−３、ペ
ージバッファ１５、プライオリティデコーダ１６ａ，１
６ｂ、および加算回路１７ａ，１７ｂにより構成されて
いる。
体記憶装置の一実施形態を示すブロック図、図２は図１
におけるメモリセルアレイおよび書込／読出制御回路の
具体的な構成例を示す回路図である。この不揮発性半導
体記憶装置１０は、メモリセルアレイ１１ａ，１１ｂ、
書込／読出制御回路１２ａ，１２ｂ、入力バッファ１３
−０〜１３−３、出力バッファ１４−０〜１４−３、ペ
ージバッファ１５、プライオリティデコーダ１６ａ，１
６ｂ、および加算回路１７ａ，１７ｂにより構成されて
いる。
【００２５】メモリセルアレイ１１ａ，１１ｂは同様の
構成を有し、図２に示すように、それぞれメモリセルが
共通のワード線ＷＬ０〜ＷＬ１５に接続されたメモリセ
ルブロックＡ０，Ａ１により構成されている。そして、
メモリセルブロックＡ０はビット線ＢＬＲに接続され、
メモリセルブロックＡ１はビット線ＢＬＬに接続されて
いる。メモリセルブロックＡ０は、フローティングゲー
トを有する不揮発性半導体記憶装置からなるメモリセル
トランジスタＭＴ０Ａ〜ＭＴ１５Ａが直列に接続された
ＮＡＮＤ列を有しており、このＮＡＮＤ列のメモリセル
トランジスタＭＴ０Ａのドレインが選択ゲートＳＧ１Ａ
を介してビット線ＢＬＲに接続され、メモリセルトラン
ジスタＭＴ１５Ａのソースが選択ゲートＳＧ２Ａを介し
て基準電位線ＶＧＬに接続されている。メモリセルブロ
ックＡ１は、フローティングゲートを有する不揮発性半
導体記憶装置からなるメモリセルトランジスタＭＴ０Ｂ
〜ＭＴ１５Ｂが直列に接続されたＮＡＮＤ列を有してお
り、このＮＡＮＤ列のメモリセルトランジスタＭＴ０Ｂ
のドレインが選択ゲートＳＧ１Ｂを介してビット線ＢＬ
Ｌに接続され、メモリセルトランジスタＭＴ１５Ｂのソ
ースが選択ゲートＳＧ２Ｂを介して基準電位線ＶＧＬに
接続されている。
構成を有し、図２に示すように、それぞれメモリセルが
共通のワード線ＷＬ０〜ＷＬ１５に接続されたメモリセ
ルブロックＡ０，Ａ１により構成されている。そして、
メモリセルブロックＡ０はビット線ＢＬＲに接続され、
メモリセルブロックＡ１はビット線ＢＬＬに接続されて
いる。メモリセルブロックＡ０は、フローティングゲー
トを有する不揮発性半導体記憶装置からなるメモリセル
トランジスタＭＴ０Ａ〜ＭＴ１５Ａが直列に接続された
ＮＡＮＤ列を有しており、このＮＡＮＤ列のメモリセル
トランジスタＭＴ０Ａのドレインが選択ゲートＳＧ１Ａ
を介してビット線ＢＬＲに接続され、メモリセルトラン
ジスタＭＴ１５Ａのソースが選択ゲートＳＧ２Ａを介し
て基準電位線ＶＧＬに接続されている。メモリセルブロ
ックＡ１は、フローティングゲートを有する不揮発性半
導体記憶装置からなるメモリセルトランジスタＭＴ０Ｂ
〜ＭＴ１５Ｂが直列に接続されたＮＡＮＤ列を有してお
り、このＮＡＮＤ列のメモリセルトランジスタＭＴ０Ｂ
のドレインが選択ゲートＳＧ１Ｂを介してビット線ＢＬ
Ｌに接続され、メモリセルトランジスタＭＴ１５Ｂのソ
ースが選択ゲートＳＧ２Ｂを介して基準電位線ＶＧＬに
接続されている。
【００２６】そして、選択ゲートＳＧ１Ａ，ＳＧ１Ｂの
ゲートが選択信号供給線ＳＳＬに共通に接続され、選択
ゲートＳＧ２Ａ，ＳＧ２Ｂのゲートが選択信号供給線Ｇ
ＳＬに共通に接続されている。
ゲートが選択信号供給線ＳＳＬに共通に接続され、選択
ゲートＳＧ２Ａ，ＳＧ２Ｂのゲートが選択信号供給線Ｇ
ＳＬに共通に接続されている。
【００２７】書込／読出制御回路２は、ＮＭＯＳトラン
ジスタＮＴ２１〜ＮＴ３０、ＰＭＯＳトランジスタＰＴ
２１，ＰＴ２２、およびインバータの入出力同士を結合
してなるラッチ回路Ｑ２１，Ｑ２２により構成されてい
る。
ジスタＮＴ２１〜ＮＴ３０、ＰＭＯＳトランジスタＰＴ
２１，ＰＴ２２、およびインバータの入出力同士を結合
してなるラッチ回路Ｑ２１，Ｑ２２により構成されてい
る。
【００２８】ビット線ＢＬＲとバスラインＩＯｉとの間
にＮＭＯＳトランジスタＮＴ２１，ＮＴ２９が直列に接
続され、ビット線ＢＬＬとバスラインＩＯｉ＋1 との間
にＮＭＯＳトランジスタＮＴ２２，ＮＴ３０が直列に接
続されている。ＮＭＯＳトランジスタＮＴ２１のゲート
は書き込み時に正の高電圧ＶPP（たとえば＋８Ｖ）レベ
ルおよび接地レベルをとり、読み出し時には電源電圧Ｖ
ｃｃおよび接地レベルをとる信号ＰＧＭ２１の供給ライ
ンに接続され、ＮＭＯＳトランジスタＮＴ２２のゲート
は書き込み時に正の高電圧ＶPPレベルおよび接地レベル
をとり、読み出し時には電源電圧Ｖｃｃおよび接地レベ
ルをとる信号ＰＧＭ２２の供給ラインに接続されてい
る。
にＮＭＯＳトランジスタＮＴ２１，ＮＴ２９が直列に接
続され、ビット線ＢＬＬとバスラインＩＯｉ＋1 との間
にＮＭＯＳトランジスタＮＴ２２，ＮＴ３０が直列に接
続されている。ＮＭＯＳトランジスタＮＴ２１のゲート
は書き込み時に正の高電圧ＶPP（たとえば＋８Ｖ）レベ
ルおよび接地レベルをとり、読み出し時には電源電圧Ｖ
ｃｃおよび接地レベルをとる信号ＰＧＭ２１の供給ライ
ンに接続され、ＮＭＯＳトランジスタＮＴ２２のゲート
は書き込み時に正の高電圧ＶPPレベルおよび接地レベル
をとり、読み出し時には電源電圧Ｖｃｃおよび接地レベ
ルをとる信号ＰＧＭ２２の供給ラインに接続されてい
る。
【００２９】また、ＮＭＯＳトランジスタＮＴ２１とビ
ット線ＢＬＲとの接続点がＮＭＯＳトランジスタＮＴ２
３を介して接地され、この接続点はＰＭＯＳトランジス
タＰＴ２１のドレインおよびＮＭＯＳトランジスタＮＴ
２５のゲートに接続されている。そして、ＮＭＯＳトラ
ンジスタＮＴ２３のゲートがリセット信号ＲＳＴの供給
ラインに接続され、ＰＭＯＳトランジスタＰＴ２１のソ
ースが電源電圧Ｖｃｃの供給ラインに接続され、ＰＭＯ
ＳトランジスタＰＴ２１のゲートが信号Ｖrefの供給ラ
インに接続されている。また、ＮＭＯＳトランジスタＮ
Ｔ２２とビット線ＢＬＬとの接続点がＮＭＯＳトランジ
スタＮＴ２４を介して接地され、この接続点はＰＭＯＳ
トランジスタＰＴ２２のドレインおよびＮＭＯＳトラン
ジスタＮＴ２７のゲートに接続されている。そして、Ｎ
ＭＯＳトランジスタＮＴ２４のゲートがリセット信号Ｒ
ＳＴの供給ラインに接続され、ＰＭＯＳトランジスタＰ
Ｔ２２のソースが電源電圧Ｖｃｃの供給ラインに接続さ
れ、ＰＭＯＳトランジスタＰＴ２２のゲートが信号Ｖre
fの供給ラインに接続されている。
ット線ＢＬＲとの接続点がＮＭＯＳトランジスタＮＴ２
３を介して接地され、この接続点はＰＭＯＳトランジス
タＰＴ２１のドレインおよびＮＭＯＳトランジスタＮＴ
２５のゲートに接続されている。そして、ＮＭＯＳトラ
ンジスタＮＴ２３のゲートがリセット信号ＲＳＴの供給
ラインに接続され、ＰＭＯＳトランジスタＰＴ２１のソ
ースが電源電圧Ｖｃｃの供給ラインに接続され、ＰＭＯ
ＳトランジスタＰＴ２１のゲートが信号Ｖrefの供給ラ
インに接続されている。また、ＮＭＯＳトランジスタＮ
Ｔ２２とビット線ＢＬＬとの接続点がＮＭＯＳトランジ
スタＮＴ２４を介して接地され、この接続点はＰＭＯＳ
トランジスタＰＴ２２のドレインおよびＮＭＯＳトラン
ジスタＮＴ２７のゲートに接続されている。そして、Ｎ
ＭＯＳトランジスタＮＴ２４のゲートがリセット信号Ｒ
ＳＴの供給ラインに接続され、ＰＭＯＳトランジスタＰ
Ｔ２２のソースが電源電圧Ｖｃｃの供給ラインに接続さ
れ、ＰＭＯＳトランジスタＰＴ２２のゲートが信号Ｖre
fの供給ラインに接続されている。
【００３０】ラッチ回路Ｑ２１の第１の記憶ノードＮ２
１ａがＮＭＯＳトランジスタＮＴ２１とＮＴ２９との接
続点に接続され、第２の記憶ノードＮ２１ｂが直列に接
続されたＮＭＯＳトランジスタＮＴ２５，ＮＴ２６を介
して接地されている。ラッチ回路Ｑ２の第１の記憶ノー
ドＮ２２ａがＮＭＯＳトランジスタＮＴ２２とＮＴ３０
との接続点に接続され、第２の記憶ノードＮ２２ｂが直
列に接続されたＮＭＯＳトランジスタＮＴ２７，ＮＴ２
８を介して接地されている。なお、これらラッチ回路Ｑ
２１，Ｑ２２は書き込み時には高電圧ＶPP系で動作す
る。
１ａがＮＭＯＳトランジスタＮＴ２１とＮＴ２９との接
続点に接続され、第２の記憶ノードＮ２１ｂが直列に接
続されたＮＭＯＳトランジスタＮＴ２５，ＮＴ２６を介
して接地されている。ラッチ回路Ｑ２の第１の記憶ノー
ドＮ２２ａがＮＭＯＳトランジスタＮＴ２２とＮＴ３０
との接続点に接続され、第２の記憶ノードＮ２２ｂが直
列に接続されたＮＭＯＳトランジスタＮＴ２７，ＮＴ２
８を介して接地されている。なお、これらラッチ回路Ｑ
２１，Ｑ２２は書き込み時には高電圧ＶPP系で動作す
る。
【００３１】また、ＮＭＯＳトランジスタＮＴ２６，Ｎ
Ｔ２８のゲートがラッチ信号φＬＴＣの供給ラインに接
続され、カラムゲートとしてのＮＭＯＳトランジスタＮ
Ｔ２９のゲートが信号Ｙｉの供給ラインに接続され、Ｎ
ＭＯＳトランジスタＮＴ３０のゲートが信号Ｙｉ＋1 の
供給ラインに接続されている。
Ｔ２８のゲートがラッチ信号φＬＴＣの供給ラインに接
続され、カラムゲートとしてのＮＭＯＳトランジスタＮ
Ｔ２９のゲートが信号Ｙｉの供給ラインに接続され、Ｎ
ＭＯＳトランジスタＮＴ３０のゲートが信号Ｙｉ＋1 の
供給ラインに接続されている。
【００３２】入力バッファ１３−０は、入出力端子ＩＯ
０に入力された書き込みデータをページバッファ１５に
入力させる。同様に、入力バッファ１３−１は、入出力
端子ＩＯ１に入力された書き込みデータをページバッフ
ァ１５に入力させ、入力バッファ１３−２は、入出力端
子ＩＯ２に入力された書き込みデータをページバッファ
１５に入力させ、入力バッファ１３−３は、入出力端子
ＩＯ３に入力された書き込みデータをページバッファ１
５に入力させる。出力バッファ１４−０は、ページバッ
ファ１５に格納された所定の読み出しデータを入出力端
子ＩＯ０から出力する。同様に、出力バッファ１４−１
は、ページバッファ１５に格納された所定の読み出しデ
ータを入出力端子ＩＯ１から出力し、出力バッファ１４
−２は、ページバッファ１５に格納された所定の読み出
しデータを入出力端子ＩＯ２から出力し、出力バッファ
１４−３は、ページバッファ１５に格納された所定の読
み出しデータを入出力端子ＩＯ３から出力する。
０に入力された書き込みデータをページバッファ１５に
入力させる。同様に、入力バッファ１３−１は、入出力
端子ＩＯ１に入力された書き込みデータをページバッフ
ァ１５に入力させ、入力バッファ１３−２は、入出力端
子ＩＯ２に入力された書き込みデータをページバッファ
１５に入力させ、入力バッファ１３−３は、入出力端子
ＩＯ３に入力された書き込みデータをページバッファ１
５に入力させる。出力バッファ１４−０は、ページバッ
ファ１５に格納された所定の読み出しデータを入出力端
子ＩＯ０から出力する。同様に、出力バッファ１４−１
は、ページバッファ１５に格納された所定の読み出しデ
ータを入出力端子ＩＯ１から出力し、出力バッファ１４
−２は、ページバッファ１５に格納された所定の読み出
しデータを入出力端子ＩＯ２から出力し、出力バッファ
１４−３は、ページバッファ１５に格納された所定の読
み出しデータを入出力端子ＩＯ３から出力する。
【００３３】ページバッファ１５は、書き込み時には、
入力バッファ１３−０〜１３−３を介して入力したｎビ
ット（たとえば４ビット）の書き込みデータを格納する
とともに、格納データを入出力ラインＩＯ０Ｎ，ＩＯ０
Ｎ及びＩＯ２Ｎ，ＩＯ３Ｎを介してプライオリティデコ
ーダ１６ａ，１６ｂに供給する。読み出し時には、加算
回路１７ａ，１７ｂで２n 値からｎビットに変換される
読み出しデータを入出力ラインＩＯ０Ｎ，ＩＯ１Ｎ及び
ＩＯ２Ｎ，ＩＯ３Ｎを介して格納し、対応するデータを
出力バッファ１４−０〜１４−３に出力するとともに、
加算回路１７ａ，１７ｂに対して格納された前読み出し
データを加算用データとして入出力ラインＩＯ０Ｎ，Ｉ
Ｏ１Ｎ及びＩＯ２Ｎ，ＩＯ３Ｎを介して供給する。
入力バッファ１３−０〜１３−３を介して入力したｎビ
ット（たとえば４ビット）の書き込みデータを格納する
とともに、格納データを入出力ラインＩＯ０Ｎ，ＩＯ０
Ｎ及びＩＯ２Ｎ，ＩＯ３Ｎを介してプライオリティデコ
ーダ１６ａ，１６ｂに供給する。読み出し時には、加算
回路１７ａ，１７ｂで２n 値からｎビットに変換される
読み出しデータを入出力ラインＩＯ０Ｎ，ＩＯ１Ｎ及び
ＩＯ２Ｎ，ＩＯ３Ｎを介して格納し、対応するデータを
出力バッファ１４−０〜１４−３に出力するとともに、
加算回路１７ａ，１７ｂに対して格納された前読み出し
データを加算用データとして入出力ラインＩＯ０Ｎ，Ｉ
Ｏ１Ｎ及びＩＯ２Ｎ，ＩＯ３Ｎを介して供給する。
【００３４】プライオリティデコーダ１６ａ，１６ｂ
は、同様の構成を有し、ページバッファ１５に格納され
たｎビットの書き込みデータを受けて、２n 値に変換
し、１値ずつ接続されたバスラインＩＯ０１ＢＵＳ、Ｉ
Ｏ２３ＢＵＳを介して書込／読出制御回路１２ａ，１２
ｂに出力する。
は、同様の構成を有し、ページバッファ１５に格納され
たｎビットの書き込みデータを受けて、２n 値に変換
し、１値ずつ接続されたバスラインＩＯ０１ＢＵＳ、Ｉ
Ｏ２３ＢＵＳを介して書込／読出制御回路１２ａ，１２
ｂに出力する。
【００３５】加算回路１７ａ，１７ｂは、同様の構成を
有し、書込／読出制御回路１２ａ，１２ｂで読み出され
た２n 値の読み出しデータをバスラインＩＯ０１ＢＵ
Ｓ，ＩＯ２３ＢＵＳを介して入力し、入力した２n 値の
読み出しデータとページバッファ１５に格納されている
前回の読み出しデータとを加算することにより、ｎビッ
トのデータに変換し、ページバッファ１５に入出力ライ
ンＩＯ０Ｎ，ＩＯ１Ｎ及びＩＯ２Ｎ，ＩＯ３Ｎを介して
格納（書き戻し）する。
有し、書込／読出制御回路１２ａ，１２ｂで読み出され
た２n 値の読み出しデータをバスラインＩＯ０１ＢＵ
Ｓ，ＩＯ２３ＢＵＳを介して入力し、入力した２n 値の
読み出しデータとページバッファ１５に格納されている
前回の読み出しデータとを加算することにより、ｎビッ
トのデータに変換し、ページバッファ１５に入出力ライ
ンＩＯ０Ｎ，ＩＯ１Ｎ及びＩＯ２Ｎ，ＩＯ３Ｎを介して
格納（書き戻し）する。
【００３６】図３は、プライオリティデコーダ１６ａ，
１６ｂおよび加算回路１７ａ，１７ｂの具体的な構成例
を示す回路図である。また、図４はプライオリティデコ
ーダの真理値表を示す図である。
１６ｂおよび加算回路１７ａ，１７ｂの具体的な構成例
を示す回路図である。また、図４はプライオリティデコ
ーダの真理値表を示す図である。
【００３７】プライオリティデコーダ１６ａ（１６ｂ）
は、図３に示すように、インバータＩＶ161 ，ＩＶ162
、２入力ナンドゲートＮＡ161 ，ＮＡ162 ，ＮＡ163
、バッファＢＦ161 、２入力アンドゲートＡＮ161 、
３入力アンドゲートＡＮ162 、およびＮＭＯＳトランジ
スタＮＴ161 ，ＮＴ162 ，ＮＴ163 により構成されてい
る。
は、図３に示すように、インバータＩＶ161 ，ＩＶ162
、２入力ナンドゲートＮＡ161 ，ＮＡ162 ，ＮＡ163
、バッファＢＦ161 、２入力アンドゲートＡＮ161 、
３入力アンドゲートＡＮ162 、およびＮＭＯＳトランジ
スタＮＴ161 ，ＮＴ162 ，ＮＴ163 により構成されてい
る。
【００３８】インバータＩＶ161 の入力端子は入出力ラ
インＩＯn+1 Ｎに接続され、出力端子はナンドゲートＮ
Ａ161 ，ＮＡ162 の一方の入力端子に接続されている。
インバータＩＶ162 の入力端子は入出力ラインＩＯn Ｎ
に接続され、出力端子はナンドゲートＮＡ161 の他方の
入力端子、ナンドゲートＮＡ163 の一方の入力端子にそ
れぞれ接続されている。ナンドゲートＮＡ163 の一方の
入力端子は入出力ラインＩＯn+1 Ｎに接続され、ナンド
ゲートＮＡ162 の他方の入力端子は入出力ラインＩＯn
Ｎに接続されている。ナンドゲートＮＡ161 の出力端子
はバッファＢＦ161 の入力端子、アンドゲートＡＮ161
の一方の入力端子、およびアンドゲートＡＮ162 の第１
の入力端子に接続されている。ナンドゲートＮＡ162 の
出力端子はアンドゲートＡＮ161 の他方の入力端子、お
よびアンドゲートＡＮ162 の第２の入力端子に接続され
ている。そして、ナンドゲートＮＡ163 の出力端子はア
ンドゲートＡＮ162 の第３の入力端子に接続されてい
る。バッファＢＦ161 の出力端子はＮＭＯＳトランジス
タＮＴ161 を介して、アンドゲートＡＮ161 の出力端子
はＮＭＯＳトランジスタＮＴ162 を介して、アンドゲー
トＡＮ162 の出力端子はＮＭＯＳトランジスタＮＴ163
を介して、バスラインＩＯ０１ＢＵＳ、ＩＯ２３ＢＵＳ
に接続されている。そして、ＮＭＯＳトランジスタＮＴ
161 のゲートが信号ＷＲＴ００の供給ラインに接続さ
れ、ＮＭＯＳトランジスタＮＴ162 のゲートが信号ＷＲ
Ｔ０１の供給ラインに接続され、ＮＭＯＳトランジスタ
ＮＴ163 のゲートが信号ＷＲＴ１０の供給ラインに接続
されている。
インＩＯn+1 Ｎに接続され、出力端子はナンドゲートＮ
Ａ161 ，ＮＡ162 の一方の入力端子に接続されている。
インバータＩＶ162 の入力端子は入出力ラインＩＯn Ｎ
に接続され、出力端子はナンドゲートＮＡ161 の他方の
入力端子、ナンドゲートＮＡ163 の一方の入力端子にそ
れぞれ接続されている。ナンドゲートＮＡ163 の一方の
入力端子は入出力ラインＩＯn+1 Ｎに接続され、ナンド
ゲートＮＡ162 の他方の入力端子は入出力ラインＩＯn
Ｎに接続されている。ナンドゲートＮＡ161 の出力端子
はバッファＢＦ161 の入力端子、アンドゲートＡＮ161
の一方の入力端子、およびアンドゲートＡＮ162 の第１
の入力端子に接続されている。ナンドゲートＮＡ162 の
出力端子はアンドゲートＡＮ161 の他方の入力端子、お
よびアンドゲートＡＮ162 の第２の入力端子に接続され
ている。そして、ナンドゲートＮＡ163 の出力端子はア
ンドゲートＡＮ162 の第３の入力端子に接続されてい
る。バッファＢＦ161 の出力端子はＮＭＯＳトランジス
タＮＴ161 を介して、アンドゲートＡＮ161 の出力端子
はＮＭＯＳトランジスタＮＴ162 を介して、アンドゲー
トＡＮ162 の出力端子はＮＭＯＳトランジスタＮＴ163
を介して、バスラインＩＯ０１ＢＵＳ、ＩＯ２３ＢＵＳ
に接続されている。そして、ＮＭＯＳトランジスタＮＴ
161 のゲートが信号ＷＲＴ００の供給ラインに接続さ
れ、ＮＭＯＳトランジスタＮＴ162 のゲートが信号ＷＲ
Ｔ０１の供給ラインに接続され、ＮＭＯＳトランジスタ
ＮＴ163 のゲートが信号ＷＲＴ１０の供給ラインに接続
されている。
【００３９】プライオリティデコーダ１６は、書き込み
時に、最初に第１の書込ステップの書き込みデータを書
込／読出制御回路１２のラッチ回路に転送するために、
信号ＷＲＴ１０を所定時間だけハイレベルに設定する。
次に、第１の書込ステップの書き込みデータを転送する
ために、信号ＷＲＴ０１を所定時間だけハイレベルに設
定する。そして最後に、第１の書込ステップの書き込み
データを転送するために、信号 ＷＲＴ００を所定時間
だけハイレベルに設定する。なお、第１の書込ステップ
では書き込みデータが“１０”、“０１”、“００”の
場合、ラッチ回路には“０”が格納され、書き込みが行
われる。書き込みデータ“１１”の場合のみラッチ回路
に“１”が格納され、書き込みは行われない。
時に、最初に第１の書込ステップの書き込みデータを書
込／読出制御回路１２のラッチ回路に転送するために、
信号ＷＲＴ１０を所定時間だけハイレベルに設定する。
次に、第１の書込ステップの書き込みデータを転送する
ために、信号ＷＲＴ０１を所定時間だけハイレベルに設
定する。そして最後に、第１の書込ステップの書き込み
データを転送するために、信号 ＷＲＴ００を所定時間
だけハイレベルに設定する。なお、第１の書込ステップ
では書き込みデータが“１０”、“０１”、“００”の
場合、ラッチ回路には“０”が格納され、書き込みが行
われる。書き込みデータ“１１”の場合のみラッチ回路
に“１”が格納され、書き込みは行われない。
【００４０】加算回路１７ａ（１７ｂ）は、図３に示す
ように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタ
のソース・ドレイン同士を接続してなる転送ゲートＴＭ
171，ＴＭ172 ，ＴＭ173 ，ＴＭ174 、インバータＩＶ1
71 ，ＩＶ172 、インバータの入出力同士を交差結合し
てなるラッチ回路Ｑ171 ，Ｑ172 、ＮＭＯＳトランジス
タＮＴ171 ，ＮＴ172 、排他的論理和ゲートＥＸ171 、
および２入力ナンドゲートＮＡ171 ，ＮＡ172 により構
成されている。
ように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタ
のソース・ドレイン同士を接続してなる転送ゲートＴＭ
171，ＴＭ172 ，ＴＭ173 ，ＴＭ174 、インバータＩＶ1
71 ，ＩＶ172 、インバータの入出力同士を交差結合し
てなるラッチ回路Ｑ171 ，Ｑ172 、ＮＭＯＳトランジス
タＮＴ171 ，ＮＴ172 、排他的論理和ゲートＥＸ171 、
および２入力ナンドゲートＮＡ171 ，ＮＡ172 により構
成されている。
【００４１】転送ゲートＴＭ171 ，ＴＭ172 の一方の入
出力端子は入出力ラインＩＯｎＮに接続され、転送ゲー
トＴＭ173 ，ＴＭ174 の一方の入出力端子は入出力ライ
ンＩＯn+1 Ｎに接続されている。転送ゲートＴＭ171 の
他方の入出力端子はラッチ回路Ｑ171 の第１の記憶ノー
ドＮ171aに接続され、転送ゲートＴＭ172 の他方の入出
力端子は排他的論理和ゲートＥＸ171 の出力端子に接続
されている。転送ゲートＴＭ173 の他方の入出力端子は
ラッチ回路Ｑ172 の第１の記憶ノードＮ172aに接続さ
れ、転送ゲートＴＭ174 の他方の入出力端子はナンドゲ
ートＮＡ172 の出力端子に接続されている。転送ゲート
ＴＭ171 ，ＴＭ173 を構成するＰＭＯＳトランジスタの
ゲート、並びに転送ゲートＴＭ172 ，ＴＭ17４を構成す
るＮＭＯＳトランジスタのゲートは信号Ｖｓｔの供給ラ
インに接続されている。インバータＩＶ171 の入力端子
は信号Ｖｓｔの供給ラインに接続され、出力端子は転送
ゲートＴＭ171 ，ＴＭ173 を構成するＮＭＯＳトランジ
スタのゲート、並びに転送ゲートＴＭ172 ，ＴＭ17４を
構成するＰＭＯＳトランジスタのゲートに接続されてい
る。
出力端子は入出力ラインＩＯｎＮに接続され、転送ゲー
トＴＭ173 ，ＴＭ174 の一方の入出力端子は入出力ライ
ンＩＯn+1 Ｎに接続されている。転送ゲートＴＭ171 の
他方の入出力端子はラッチ回路Ｑ171 の第１の記憶ノー
ドＮ171aに接続され、転送ゲートＴＭ172 の他方の入出
力端子は排他的論理和ゲートＥＸ171 の出力端子に接続
されている。転送ゲートＴＭ173 の他方の入出力端子は
ラッチ回路Ｑ172 の第１の記憶ノードＮ172aに接続さ
れ、転送ゲートＴＭ174 の他方の入出力端子はナンドゲ
ートＮＡ172 の出力端子に接続されている。転送ゲート
ＴＭ171 ，ＴＭ173 を構成するＰＭＯＳトランジスタの
ゲート、並びに転送ゲートＴＭ172 ，ＴＭ17４を構成す
るＮＭＯＳトランジスタのゲートは信号Ｖｓｔの供給ラ
インに接続されている。インバータＩＶ171 の入力端子
は信号Ｖｓｔの供給ラインに接続され、出力端子は転送
ゲートＴＭ171 ，ＴＭ173 を構成するＮＭＯＳトランジ
スタのゲート、並びに転送ゲートＴＭ172 ，ＴＭ17４を
構成するＰＭＯＳトランジスタのゲートに接続されてい
る。
【００４２】ラッチ回路Ｑ171 の第１の記憶ノードＮ17
1aはＮＭＯＳトランジスタＮＴ171を介して接地され、
ラッチ回路Ｑ172 の第１の記憶ノードＮ172aはＮＭＯＳ
トランジスタＮＴ172 を介して接地されている。そし
て、ＮＭＯＳトランジスタＮＴ171 ，ＮＴ172 のゲート
は信号ＲＤ11の供給ラインに接続されている。ラッチ回
路Ｑ171 の第２の記憶ノードＮ171bはインバータＩＶ17
2 の入力端子に接続され、インバータ172 の出力端子は
排他的論理和ゲートＥＸ171 の一方の入力端子およびナ
ンドゲートＮＡ171 の一方の入力端子に接続されてい
る。ラッチ回路Ｑ172 の第２の記憶ノードＮ172bはナン
ドゲートＮＡ172 の一方の入力端子に接続されている。
排他的論理和ゲートＥＸ171 およびナンドゲートＮＡ17
1 の他方の入力端子はインバータＩＶ１１を介してバス
ラインＩＯ０１ＢＵＳ、ＩＯ２３ＢＵＳに接続されてい
る。そして、ナンドゲートＮＡ171 の出力端子はナンド
ゲートＮＡ172の他方の入力端子に接続されている。
1aはＮＭＯＳトランジスタＮＴ171を介して接地され、
ラッチ回路Ｑ172 の第１の記憶ノードＮ172aはＮＭＯＳ
トランジスタＮＴ172 を介して接地されている。そし
て、ＮＭＯＳトランジスタＮＴ171 ，ＮＴ172 のゲート
は信号ＲＤ11の供給ラインに接続されている。ラッチ回
路Ｑ171 の第２の記憶ノードＮ171bはインバータＩＶ17
2 の入力端子に接続され、インバータ172 の出力端子は
排他的論理和ゲートＥＸ171 の一方の入力端子およびナ
ンドゲートＮＡ171 の一方の入力端子に接続されてい
る。ラッチ回路Ｑ172 の第２の記憶ノードＮ172bはナン
ドゲートＮＡ172 の一方の入力端子に接続されている。
排他的論理和ゲートＥＸ171 およびナンドゲートＮＡ17
1 の他方の入力端子はインバータＩＶ１１を介してバス
ラインＩＯ０１ＢＵＳ、ＩＯ２３ＢＵＳに接続されてい
る。そして、ナンドゲートＮＡ171 の出力端子はナンド
ゲートＮＡ172の他方の入力端子に接続されている。
【００４３】この加算回路１７ａにおいては、最初のス
テップの読み出し時のみ信号ＲＤ11がハイレベルに設定
されることにより、ラッチ回路Ｑ171 ，Ｑ172 の第１の
記憶ノードＮ171a，Ｎ172aが強制的に接地レベルに保持
され、第２の記憶ノードＮ171b，Ｎ172bはハイレベルに
保持される。また、信号Ｖｓｔは、各ステップの読み出
し時に、カラム選択信号Ｙ0 〜Ｙn-1 がハイレベルに設
定されるタイミングに対応して所定時間ハイレベルに保
持するパルス信号として供給される。
テップの読み出し時のみ信号ＲＤ11がハイレベルに設定
されることにより、ラッチ回路Ｑ171 ，Ｑ172 の第１の
記憶ノードＮ171a，Ｎ172aが強制的に接地レベルに保持
され、第２の記憶ノードＮ171b，Ｎ172bはハイレベルに
保持される。また、信号Ｖｓｔは、各ステップの読み出
し時に、カラム選択信号Ｙ0 〜Ｙn-1 がハイレベルに設
定されるタイミングに対応して所定時間ハイレベルに保
持するパルス信号として供給される。
【００４４】次に、上記構成による読み出しおよび書き
込み動作を、図５のタイミングチャートを参照しながら
説明する。なお、図５においては、（ａ）が読み出し動
作時のタイミングチャートであり、（ｂ）が書き込み動
作時のタイミングチャートである。
込み動作を、図５のタイミングチャートを参照しながら
説明する。なお、図５においては、（ａ）が読み出し動
作時のタイミングチャートであり、（ｂ）が書き込み動
作時のタイミングチャートである。
【００４５】まず、読み出し動作について説明する。ま
ず、リセット信号ＲＳＴと信号ＰＧＭ２１，２２がハイ
レベルに設定される。これにより、ＮＭＯＳトランジス
タＮＴ２１〜ＮＴ２４が導通状態となり、ラッチ回路Ｑ
２１，Ｑ２２の第１の記憶ノードＮ２１ａ，Ｎ２２ａが
接地レベルに引き込まれる。その結果、ラッチ回路Ｑ２
１，Ｑ２２がクリアされる。次に、ワード線電圧を２．
４Ｖとして読み出しが行われる。しきい値電圧Ｖｔｈが
ワード線電圧（２．４Ｖ）より高ければセル電流が流れ
ないことによりビット線電圧はプリチャージ電圧を保持
し、ハイがセンスされる。一方、しきい値電圧Ｖｔｈが
ワード線電圧（２．４Ｖ）より低ければセル電流が流れ
ることによりビット線電圧は降下し、ローがセンスされ
る。そして、読み出しが確定した段階で、カラムアドレ
スが順次変更されてラッチ回路Ｑ２１，Ｑ２２の出力が
加算回路１７ａ，１７ｂを介してページバッファに格納
されていく。
ず、リセット信号ＲＳＴと信号ＰＧＭ２１，２２がハイ
レベルに設定される。これにより、ＮＭＯＳトランジス
タＮＴ２１〜ＮＴ２４が導通状態となり、ラッチ回路Ｑ
２１，Ｑ２２の第１の記憶ノードＮ２１ａ，Ｎ２２ａが
接地レベルに引き込まれる。その結果、ラッチ回路Ｑ２
１，Ｑ２２がクリアされる。次に、ワード線電圧を２．
４Ｖとして読み出しが行われる。しきい値電圧Ｖｔｈが
ワード線電圧（２．４Ｖ）より高ければセル電流が流れ
ないことによりビット線電圧はプリチャージ電圧を保持
し、ハイがセンスされる。一方、しきい値電圧Ｖｔｈが
ワード線電圧（２．４Ｖ）より低ければセル電流が流れ
ることによりビット線電圧は降下し、ローがセンスされ
る。そして、読み出しが確定した段階で、カラムアドレ
スが順次変更されてラッチ回路Ｑ２１，Ｑ２２の出力が
加算回路１７ａ，１７ｂを介してページバッファに格納
されていく。
【００４６】タイミング上ではカラム選択信号Ｙｉがハ
イレベルの間、ラッチ回路Ｑ２１，Ｑ２２からは読み出
し結果がインバータＩＶ１１で反転された反転信号（Ｎ
ＡＮＤセルの場合は反転が必要）が、ページバッファ１
５からは前回までの読み出し結果が、信号Ｖｓｔがロー
レベルときに各々加算回路１７ａ，１７ｂに入力され、
加算される。３ステップの読み出しの場合、第１回目の
読み出し後は信号ＲＤ１１がハイレベルに設定されるこ
とにより、前回までの読み出し結果は“００”と見なさ
れて加算が行われる。そして、信号Ｖｓｔがハイレベル
に設定されている間に加算結果がページバッファ１５に
格納（書き戻し）される。
イレベルの間、ラッチ回路Ｑ２１，Ｑ２２からは読み出
し結果がインバータＩＶ１１で反転された反転信号（Ｎ
ＡＮＤセルの場合は反転が必要）が、ページバッファ１
５からは前回までの読み出し結果が、信号Ｖｓｔがロー
レベルときに各々加算回路１７ａ，１７ｂに入力され、
加算される。３ステップの読み出しの場合、第１回目の
読み出し後は信号ＲＤ１１がハイレベルに設定されるこ
とにより、前回までの読み出し結果は“００”と見なさ
れて加算が行われる。そして、信号Ｖｓｔがハイレベル
に設定されている間に加算結果がページバッファ１５に
格納（書き戻し）される。
【００４７】次に、ワード線電圧１．２Ｖで読み出しが
行われ、その結果がページバッファ１５のデータと加算
され再びページバッファ１５に格納される。最後にワー
ド線電圧０Ｖで読み出しが行われ、同様にページバッフ
ァ１５のデータと加算されて再びページバッファ１５に
格納される。
行われ、その結果がページバッファ１５のデータと加算
され再びページバッファ１５に格納される。最後にワー
ド線電圧０Ｖで読み出しが行われ、同様にページバッフ
ァ１５のデータと加算されて再びページバッファ１５に
格納される。
【００４８】セルデータが“００”の場合は３回ともラ
ッチ回路Ｑ２１，Ｑ２２にハイ（論理“１”）が読み出
され、加算回路１７ａ，１７ｂには反転信号（ローレベ
ル）が３回入力される。そして、加算結果からそのセル
のデータは“００”と判定される。セルデータが“０
１”の場合は最初だけハイレベル、後の２回はローレベ
ルの反転信号が加算回路１７ａ，１７ｂに入力され、加
算結果からそのセルデータは“０１”と判定される。他
の２つのセルデータ“１０”、“１１”の場合について
も同様である。
ッチ回路Ｑ２１，Ｑ２２にハイ（論理“１”）が読み出
され、加算回路１７ａ，１７ｂには反転信号（ローレベ
ル）が３回入力される。そして、加算結果からそのセル
のデータは“００”と判定される。セルデータが“０
１”の場合は最初だけハイレベル、後の２回はローレベ
ルの反転信号が加算回路１７ａ，１７ｂに入力され、加
算結果からそのセルデータは“０１”と判定される。他
の２つのセルデータ“１０”、“１１”の場合について
も同様である。
【００４９】以上の動作により２ビットのデータがペー
ジバッファに格納される。その後、カラムアドレスを順
次変化させることにより高速なシリアル読み出しが可能
となる。なお、以上の読み出し動作にあっては、図９に
示す従来の多値ＮＡＮＤの場合に比べて読み出しデータ
の加算回路を介してページバッファへの格納に時間を要
し、第１アクセスタイムが長くなるが、多値の場合、シ
リアルアクセスがある程度高速であれば問題ない。
ジバッファに格納される。その後、カラムアドレスを順
次変化させることにより高速なシリアル読み出しが可能
となる。なお、以上の読み出し動作にあっては、図９に
示す従来の多値ＮＡＮＤの場合に比べて読み出しデータ
の加算回路を介してページバッファへの格納に時間を要
し、第１アクセスタイムが長くなるが、多値の場合、シ
リアルアクセスがある程度高速であれば問題ない。
【００５０】次に、書き込み動作について説明する。入
力端子ＩＯ０〜ＩＯ３から入力され、入力バッファ１３
−０〜１３−３を介した書き込みデータは、一旦ページ
バッファ１５に格納される。その後、カラムアドレスが
変更されてページバッファ１５から２ビットデータが読
み出されてプライオリティデコーダ１６ａ，１６ｂでデ
コーダされてラッチ回路Ｑ２１，Ｑ２２に格納されてい
く。
力端子ＩＯ０〜ＩＯ３から入力され、入力バッファ１３
−０〜１３−３を介した書き込みデータは、一旦ページ
バッファ１５に格納される。その後、カラムアドレスが
変更されてページバッファ１５から２ビットデータが読
み出されてプライオリティデコーダ１６ａ，１６ｂでデ
コーダされてラッチ回路Ｑ２１，Ｑ２２に格納されてい
く。
【００５１】具体的には、まず、第１のステップの書き
込みが行われる。このとき、プライオリティデコーダ１
６ａ，１６ｂには、信号ＷＲＴ１０がハイレベルで供給
され、書き込みデータが“１０”、“０１”、“００”
の場合、ラッチ回路Ｑ２１，Ｑ２２に“０”が格納さ
れ、書き込みが行われる。書き込みデータ“１１”の場
合のみラッチに“１”が格納され、書き込みは行われな
い。そして、書き込み／ベリファイが繰り返され、書き
込むセルすべてが書き込み十分となった段階でラッチ回
路Ｑ２１，Ｑ２２は全て“１”となり次の書き込みステ
ップに移行する。
込みが行われる。このとき、プライオリティデコーダ１
６ａ，１６ｂには、信号ＷＲＴ１０がハイレベルで供給
され、書き込みデータが“１０”、“０１”、“００”
の場合、ラッチ回路Ｑ２１，Ｑ２２に“０”が格納さ
れ、書き込みが行われる。書き込みデータ“１１”の場
合のみラッチに“１”が格納され、書き込みは行われな
い。そして、書き込み／ベリファイが繰り返され、書き
込むセルすべてが書き込み十分となった段階でラッチ回
路Ｑ２１，Ｑ２２は全て“１”となり次の書き込みステ
ップに移行する。
【００５２】次に、第２のステップの書き込みが行われ
る。このとき、書き込みデータが“０１”、“００”の
場合のみ書き込みラッチ回路Ｑ２１，Ｑ２２に“０”が
格納され書き込みが行われる。そして、最後にプライオ
リティデコーダ１６ａ，１６ｂによって書き込みデータ
“００”のセルのみ書き込みラッチ回路に“０”が格納
されて書き込みが行われ、ラッチ回路２１，Ｑ２２のラ
ッチデータが全て“１”となってセルの書き込み十分と
なった段階で書き込みを終了する。以上のようにして書
き込みが行われる。
る。このとき、書き込みデータが“０１”、“００”の
場合のみ書き込みラッチ回路Ｑ２１，Ｑ２２に“０”が
格納され書き込みが行われる。そして、最後にプライオ
リティデコーダ１６ａ，１６ｂによって書き込みデータ
“００”のセルのみ書き込みラッチ回路に“０”が格納
されて書き込みが行われ、ラッチ回路２１，Ｑ２２のラ
ッチデータが全て“１”となってセルの書き込み十分と
なった段階で書き込みを終了する。以上のようにして書
き込みが行われる。
【００５３】以上説明したしたように、本実施形態によ
れば、多値（４値）のＮＡＮＤフラッシュにおいて書込
／読出制御回路１２ａ，１２ｂは従来の２値（“０”と
“１”）の回路構成と同様の構成とし、その代わりにペ
ージバッファ１５を設け、書き込み時にはプライオリテ
ィデコーダ１６ａ，１６ｂによってｎビット→２n 値へ
の変換を行って、１値ずつ書き込みを行い、読み出し時
には逆にワード線電圧を変化させて１値づつの読み出し
を行い、その読み出し結果を加算回路（２n 値→ｎビッ
トへの変換）１７ａ，１７ｂを介してページバッファ１
５に格納していくようにしたので、ビット線毎またはビ
ット線ペア毎に配置する書込／読出制御回路は従来の構
成で良く、データ変換の方式も従来の方法が使える。従
来の回路ではビット線ペア毎に配置する必要のあったｎ
ビット←→２n 値の変換のための制御回路もページバッ
ファ１５の部分にＩＯ分設ければ良く、さらにこの変換
回路のレイアウトに際してもレイアウトスペースの制約
はない。ただし、４値の場合だとデータラッチとして
“ページバッファ＋書き込みラッチ”が必要となり図８
の回路の１．５倍のラッチが必要となってしまう。しか
し、ｎビット←→２n 値の変換回路をビット線毎に設け
る必要がなくなる点を考慮すれば従来回路と較べて面積
の増大は小さい。また、ページバッファ←→書込／読出
ラッチとのデータ転送第１アクセスまでの時間が長くな
ってしまうが、多値フラッシュメモリに要求される性能
としてはシリアル出力が早ければ問題ない。
れば、多値（４値）のＮＡＮＤフラッシュにおいて書込
／読出制御回路１２ａ，１２ｂは従来の２値（“０”と
“１”）の回路構成と同様の構成とし、その代わりにペ
ージバッファ１５を設け、書き込み時にはプライオリテ
ィデコーダ１６ａ，１６ｂによってｎビット→２n 値へ
の変換を行って、１値ずつ書き込みを行い、読み出し時
には逆にワード線電圧を変化させて１値づつの読み出し
を行い、その読み出し結果を加算回路（２n 値→ｎビッ
トへの変換）１７ａ，１７ｂを介してページバッファ１
５に格納していくようにしたので、ビット線毎またはビ
ット線ペア毎に配置する書込／読出制御回路は従来の構
成で良く、データ変換の方式も従来の方法が使える。従
来の回路ではビット線ペア毎に配置する必要のあったｎ
ビット←→２n 値の変換のための制御回路もページバッ
ファ１５の部分にＩＯ分設ければ良く、さらにこの変換
回路のレイアウトに際してもレイアウトスペースの制約
はない。ただし、４値の場合だとデータラッチとして
“ページバッファ＋書き込みラッチ”が必要となり図８
の回路の１．５倍のラッチが必要となってしまう。しか
し、ｎビット←→２n 値の変換回路をビット線毎に設け
る必要がなくなる点を考慮すれば従来回路と較べて面積
の増大は小さい。また、ページバッファ←→書込／読出
ラッチとのデータ転送第１アクセスまでの時間が長くな
ってしまうが、多値フラッシュメモリに要求される性能
としてはシリアル出力が早ければ問題ない。
【００５４】また、従来回路（図８）と図２の回路との
ビット線対のピッチに配置するトランジスタ（Ｔｒ）数
（カラムデコーダ用およびデカップル用のトランジスタ
は除く）を比較すると、従来例では２３Ｔｒ／ビット線
対であるのに対し、本回路（図２）では１８Ｔｒ／ビッ
ト線対となる。この結果からわかるように、本発明によ
りレイアウトが容易になるという利点ある。
ビット線対のピッチに配置するトランジスタ（Ｔｒ）数
（カラムデコーダ用およびデカップル用のトランジスタ
は除く）を比較すると、従来例では２３Ｔｒ／ビット線
対であるのに対し、本回路（図２）では１８Ｔｒ／ビッ
ト線対となる。この結果からわかるように、本発明によ
りレイアウトが容易になるという利点ある。
【００５５】また、従来回路では実現不可能な各ステッ
プでのワイヤードＯＲによる終了判定も本発明では実現
できる。具体的には、図５のタイミングチャートにおい
て各ステップのベリファイ読出し後の所で書き込み対象
セルがすべて書込み十分であればセンスデータが全て
“１”になっていることからワイヤードＯＲによる終了
判定を実現できる。
プでのワイヤードＯＲによる終了判定も本発明では実現
できる。具体的には、図５のタイミングチャートにおい
て各ステップのベリファイ読出し後の所で書き込み対象
セルがすべて書込み十分であればセンスデータが全て
“１”になっていることからワイヤードＯＲによる終了
判定を実現できる。
【００５６】また、上述した実施形態では、書込／読出
制御回路においてビット線毎にラッチ回路を設けた例を
説明したが、たとえば図６に示すように、ビット線対に
１個のラッチ回路Ｑ２１を設けるように構成することも
可能である。
制御回路においてビット線毎にラッチ回路を設けた例を
説明したが、たとえば図６に示すように、ビット線対に
１個のラッチ回路Ｑ２１を設けるように構成することも
可能である。
【００５７】この書込／読出制御回路１２ｃは、ＮＭＯ
ＳトランジスタＮＴ３１〜ＮＴ３９、ＰＭＯＳトランジ
スタＰＴ３１、およびインバータの入出力同士を結合し
てなるラッチ回路Ｑ３１により構成されている。
ＳトランジスタＮＴ３１〜ＮＴ３９、ＰＭＯＳトランジ
スタＰＴ３１、およびインバータの入出力同士を結合し
てなるラッチ回路Ｑ３１により構成されている。
【００５８】ＮＭＯＳトランジスタＮＴ３１は書込時に
高電圧ＶPPとなり読出時には電源電圧Ｖccとなる供給ラ
インとビット線ＢＬＲとの間に接続され、ゲートが書込
時にＶPPレベルと接地レベルとをとり、読出時には接地
レベルをとる禁止信号ＩＨＢ１の供給ラインに接続され
ている。ＮＭＯＳトランジスタＮＴ３２は書込時に高電
圧ＶPPとなり、読出時には電源電圧Ｖccとなる供給ライ
ンとビット線ＢＬＬとの間に接続され、ゲートが書込時
にＶPPレベルと接地レベルとをとり、読出時には接地レ
ベルをとる禁止信号ＩＨＢ２の供給ラインに接続されて
いる。ビット線ＢＬＲ，ＢＬＬはそれぞれＮＭＯＳトラ
ンジスタＮＴ３３，ＮＴ３４が接続され、ＮＭＯＳトラ
ンジスタＮＴ３３，ＮＴ３４とバスラインＩＯＢＵＳと
の間にＮＭＯＳトランジスタＮＴ３５，ＮＴ３９が直列
に接続されている。ＮＭＯＳトランジスタＮＴ３３のゲ
ートは書込時にはＶPPレベルと接地レベルとをとり、読
出時にはＶccレベルと接地レベルをとる信号Ａｊの供給
ラインに接続され、ＮＭＯＳトランジスタＮＴ３４のゲ
ートは信号Ａｊと相補的に書込時にはＶPPレベルと接地
レベルとをとり、読出時にはＶccレベルと接地レベルを
とる信号／Ａｊの供給ラインに接続されている。
高電圧ＶPPとなり読出時には電源電圧Ｖccとなる供給ラ
インとビット線ＢＬＲとの間に接続され、ゲートが書込
時にＶPPレベルと接地レベルとをとり、読出時には接地
レベルをとる禁止信号ＩＨＢ１の供給ラインに接続され
ている。ＮＭＯＳトランジスタＮＴ３２は書込時に高電
圧ＶPPとなり、読出時には電源電圧Ｖccとなる供給ライ
ンとビット線ＢＬＬとの間に接続され、ゲートが書込時
にＶPPレベルと接地レベルとをとり、読出時には接地レ
ベルをとる禁止信号ＩＨＢ２の供給ラインに接続されて
いる。ビット線ＢＬＲ，ＢＬＬはそれぞれＮＭＯＳトラ
ンジスタＮＴ３３，ＮＴ３４が接続され、ＮＭＯＳトラ
ンジスタＮＴ３３，ＮＴ３４とバスラインＩＯＢＵＳと
の間にＮＭＯＳトランジスタＮＴ３５，ＮＴ３９が直列
に接続されている。ＮＭＯＳトランジスタＮＴ３３のゲ
ートは書込時にはＶPPレベルと接地レベルとをとり、読
出時にはＶccレベルと接地レベルをとる信号Ａｊの供給
ラインに接続され、ＮＭＯＳトランジスタＮＴ３４のゲ
ートは信号Ａｊと相補的に書込時にはＶPPレベルと接地
レベルとをとり、読出時にはＶccレベルと接地レベルを
とる信号／Ａｊの供給ラインに接続されている。
【００５９】ＮＭＯＳトランジスタＮＴ３３，ＮＴ３４
とＮＭＯＳトランジスタＮＴ３５との接続点はＮＭＯＳ
トランジスタＮＴ３６を介して接地されるとともに、Ｐ
ＭＯＳトランジスタＰＴ３１のドレイン、並びにＮＭＯ
ＳトランジスタＮＴ３７のゲートに接続されている。そ
して、ＮＭＯＳトランジスタＮＴ３６のゲートがリセッ
ト信号ＲＳＴの供給ラインに接続され、ＰＭＯＳトラン
ジスタＰＴ３１のソースが電源電圧ＶCCの供給ラインに
接続され、ＰＭＯＳトランジスタＰＴ３１のゲートが読
出時にはＶCCレベルと接地レベルとをとり、書込時には
ＶPPレベルをとる信号Ｖref の供給ラインに接続されて
いる。
とＮＭＯＳトランジスタＮＴ３５との接続点はＮＭＯＳ
トランジスタＮＴ３６を介して接地されるとともに、Ｐ
ＭＯＳトランジスタＰＴ３１のドレイン、並びにＮＭＯ
ＳトランジスタＮＴ３７のゲートに接続されている。そ
して、ＮＭＯＳトランジスタＮＴ３６のゲートがリセッ
ト信号ＲＳＴの供給ラインに接続され、ＰＭＯＳトラン
ジスタＰＴ３１のソースが電源電圧ＶCCの供給ラインに
接続され、ＰＭＯＳトランジスタＰＴ３１のゲートが読
出時にはＶCCレベルと接地レベルとをとり、書込時には
ＶPPレベルをとる信号Ｖref の供給ラインに接続されて
いる。
【００６０】ラッチ回路Ｑ３１の第１の記憶ノードＮ３
１ａがＮＭＯＳトランジスタＮＴ３５とＮＴ３９との接
続点に接続され、第２の記憶ノードＮ３１ｂが直列に接
続されたＮＭＯＳトランジスタＮＴ３７，ＮＴ３８を介
して接地されている。そして、ＮＭＯＳトランジスタＮ
Ｔ３８のゲートはラッチ信号φＬＴＣの供給ラインに接
続され、カラムゲートとしてのＮＭＯＳトランジスタＮ
Ｔ３９のゲートが信号Ｙの供給ラインに接続されてい
る。
１ａがＮＭＯＳトランジスタＮＴ３５とＮＴ３９との接
続点に接続され、第２の記憶ノードＮ３１ｂが直列に接
続されたＮＭＯＳトランジスタＮＴ３７，ＮＴ３８を介
して接地されている。そして、ＮＭＯＳトランジスタＮ
Ｔ３８のゲートはラッチ信号φＬＴＣの供給ラインに接
続され、カラムゲートとしてのＮＭＯＳトランジスタＮ
Ｔ３９のゲートが信号Ｙの供給ラインに接続されてい
る。
【００６１】この書込／読出制御回路１２ｃを有する不
揮発性半導体記憶装置における読み出し、書き込み動作
は、基本的には上述した動作と同様に行われる。異なる
のは、ラッチ回路Ｑ３１が一つであることから、ビット
線ＢＬＲ，ＢＬＬとラッチ回路３１との接続をＮＭＯＳ
トランジスタＮＴ３３，ＮＴ３４で選択的に行うように
制御されることにある。また、非選択のビット線側は禁
止信号ＩＨＢ１またはＩＨＢ２をアクティブにして書込
時にＶPPレベルに保持され、読出時には両信号線共接地
レベルに保持される。
揮発性半導体記憶装置における読み出し、書き込み動作
は、基本的には上述した動作と同様に行われる。異なる
のは、ラッチ回路Ｑ３１が一つであることから、ビット
線ＢＬＲ，ＢＬＬとラッチ回路３１との接続をＮＭＯＳ
トランジスタＮＴ３３，ＮＴ３４で選択的に行うように
制御されることにある。また、非選択のビット線側は禁
止信号ＩＨＢ１またはＩＨＢ２をアクティブにして書込
時にＶPPレベルに保持され、読出時には両信号線共接地
レベルに保持される。
【００６２】このように、ビット線対に１個のラッチ回
路Ｑ３１を設けるように構成することにより、トランジ
スタ数は１３Ｔｒ／ビット線対となり、図２の回路に較
べてさらにトランジスタ数を削減でき８値、１６値等へ
の展開がさらに容易になるという利点がある。
路Ｑ３１を設けるように構成することにより、トランジ
スタ数は１３Ｔｒ／ビット線対となり、図２の回路に較
べてさらにトランジスタ数を削減でき８値、１６値等へ
の展開がさらに容易になるという利点がある。
【００６３】なお、本実施形態では、ＮＡＮＤ型フラッ
シュメモリを例に説明したが、本発明はビット線を階層
化したＤＩＮＯＲ型フラッシュメモリにも適用できるこ
とはいうまでもない。この場合、バスラインと加算回路
１７ａ，１７ｂとの接続は、図３に示すインバータＩＶ
１１の代わりにバッファが用いられる。すなわち、バス
ラインに出力された読み出しデータを反転させずに正転
のままで加算回路に入力させる構成となる。その他の構
成、および作用効果は、上述したＮＡＮＤ型の場合と同
様である。
シュメモリを例に説明したが、本発明はビット線を階層
化したＤＩＮＯＲ型フラッシュメモリにも適用できるこ
とはいうまでもない。この場合、バスラインと加算回路
１７ａ，１７ｂとの接続は、図３に示すインバータＩＶ
１１の代わりにバッファが用いられる。すなわち、バス
ラインに出力された読み出しデータを反転させずに正転
のままで加算回路に入力させる構成となる。その他の構
成、および作用効果は、上述したＮＡＮＤ型の場合と同
様である。
【００６４】
【発明の効果】以上説明したように、本発明によれば、
ビット線毎またはビット線ペア毎に１ビット分のラッチ
回路を含む書込／読出制御回路のみを配置すれば良いた
め、レイアウトが容易であり、８値、１６値等への展開
が容易である。また、データ変換の方式は従来の２値の
方式がそのまま使え、ｎビット←→２ｎへの変換回路は
ＩＯの個数分で良い。
ビット線毎またはビット線ペア毎に１ビット分のラッチ
回路を含む書込／読出制御回路のみを配置すれば良いた
め、レイアウトが容易であり、８値、１６値等への展開
が容易である。また、データ変換の方式は従来の２値の
方式がそのまま使え、ｎビット←→２ｎへの変換回路は
ＩＯの個数分で良い。
【図１】本発明に係る不揮発性半導体記憶装置の一実施
形態を示すブロック図である。
形態を示すブロック図である。
【図２】図１におけるメモリセルアレイおよび書込／読
出制御回路の具体的な一構成を示す回路図である。
出制御回路の具体的な一構成を示す回路図である。
【図３】本発明に係るプライオリティデコーダおよび加
算回路の具体的な構成例を示す回路図である。
算回路の具体的な構成例を示す回路図である。
【図４】本発明に係るプライオリティデコーダのデータ
に応じた真理値を示す図である。
に応じた真理値を示す図である。
【図５】本発明に係る不揮発性半導体記憶装置の動作を
説明するためのタイミングチャートで、（ａ）が読み出
し動作を説明するためのタイミングチャート、（ｂ）が
書き込み動作を説明するためのタイミングチャートであ
る。
説明するためのタイミングチャートで、（ａ）が読み出
し動作を説明するためのタイミングチャート、（ｂ）が
書き込み動作を説明するためのタイミングチャートであ
る。
【図６】本発明に係る書込／読出制御回路の他の構成例
を示す回路図である。
を示す回路図である。
【図７】ＮＡＮＤ型記憶装置において、１個のメモリト
ランジスタに２ビットからなり４値をとるデータを記録
する場合のしきい値電圧Ｖｔｈレベルとデータの分布と
の関係を示す図である。
ランジスタに２ビットからなり４値をとるデータを記録
する場合のしきい値電圧Ｖｔｈレベルとデータの分布と
の関係を示す図である。
【図８】従来の書込／読出制御回路を説明するための回
路図である。
路図である。
【図９】図８の回路の動作を説明するためのタイミング
チャートで、（ａ）が読み出し動作を説明するためのタ
イミングチャート、（ｂ）が書き込み動作を説明するた
めのタイミングチャートである。
チャートで、（ａ）が読み出し動作を説明するためのタ
イミングチャート、（ｂ）が書き込み動作を説明するた
めのタイミングチャートである。
１０…不揮発性半導体記憶装置、１１ａ，１１ｂ…メモ
リセルアレイ、１２ａ，１２ｂ，１２ｃ…書込／読出制
御回路、１３−０〜１３−３…入力バッファ、１４−０
〜１４−３…出力バッファ、１５…ページバッファ、１
６ａ，１６ｂ…プライオリティデコーダ、１７ａ，１７
ｂ…加算回路。
リセルアレイ、１２ａ，１２ｂ，１２ｃ…書込／読出制
御回路、１３−０〜１３−３…入力バッファ、１４−０
〜１４−３…出力バッファ、１５…ページバッファ、１
６ａ，１６ｂ…プライオリティデコーダ、１７ａ，１７
ｂ…加算回路。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年９月２０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】具体的にはセルデータが“００”の場合、
全てのワード線で電流が流れないためバスＩＯｉ＋1 ，
ＩＯｉには（１，１）が出力される。まず、ワード線電
圧を２．４Ｖにして読むとき、ラッチ信号φＬＴＣ１が
ハイレベルに設定される。このとき、セル電流が流れな
いことによりビット線はハイレベルに保たれるためＮＭ
ＯＳトランジスタＮＴ８が導通状態に保たれ、ラッチ回
路Ｑ２がクリアされていることによりラッチ回路Ｑ２の
第２の記憶ノードＮ２ｂはハイレベルに保たれるためＮ
ＭＯＳトランジスタＮＴ１１が導通状態に保たれる。し
たがって、ＮＭＯＳトランジスタＮＴ８，ＮＴ１１，Ｎ
Ｔ１２が導通状態に保持され、ラッチ回路Ｑ１の第２の
記憶ノードＮ１ｂが接地レベルに引き込まれ、ラッチ回
路Ｑ１の第１の記憶ノードＮ１ａはハイレベルに遷移す
る。次にワード線電圧を１．２Ｖにして読むとき、ラッ
チ信号φＬＴＣ３をハイレベルに設定する。この時、セ
ル電流が流れないことによりビット線はハイレベルに保
たれるためＮＭＯＳトランジスタＮＴ１３が導通状態に
保たれ、ラッチ回路Ｑ２の第２の記憶ノードＮ２ｂが接
地レベルに引き込まれ、ラッチ回路Ｑ２の第１の記憶ノ
ードＮ２ａはハイレベルに遷移する。最後にワード線電
圧を０Ｖにして読むとき、ラッチ信号φＬＴＣ１をハイ
レベルに設定する。この時、セル電流が流れないことに
よりビット線はハイレベルに保たれるためＮＭＯＳトラ
ンジスタＮＴ８が導通状態に保たれるが、ラッチ回路Ｑ
２の第２の記憶ノードＮ２ｂがローレベルのためＮＭＯ
ＳトランジスタＮＴ１１が非導通状態にとなり、ラッチ
回路Ｑ１の第１の記憶ノードＮ１ａはハイレベルを保持
する。
全てのワード線で電流が流れないためバスＩＯｉ＋1 ，
ＩＯｉには（１，１）が出力される。まず、ワード線電
圧を２．４Ｖにして読むとき、ラッチ信号φＬＴＣ１が
ハイレベルに設定される。このとき、セル電流が流れな
いことによりビット線はハイレベルに保たれるためＮＭ
ＯＳトランジスタＮＴ８が導通状態に保たれ、ラッチ回
路Ｑ２がクリアされていることによりラッチ回路Ｑ２の
第２の記憶ノードＮ２ｂはハイレベルに保たれるためＮ
ＭＯＳトランジスタＮＴ１１が導通状態に保たれる。し
たがって、ＮＭＯＳトランジスタＮＴ８，ＮＴ１１，Ｎ
Ｔ１２が導通状態に保持され、ラッチ回路Ｑ１の第２の
記憶ノードＮ１ｂが接地レベルに引き込まれ、ラッチ回
路Ｑ１の第１の記憶ノードＮ１ａはハイレベルに遷移す
る。次にワード線電圧を１．２Ｖにして読むとき、ラッ
チ信号φＬＴＣ３をハイレベルに設定する。この時、セ
ル電流が流れないことによりビット線はハイレベルに保
たれるためＮＭＯＳトランジスタＮＴ１３が導通状態に
保たれ、ラッチ回路Ｑ２の第２の記憶ノードＮ２ｂが接
地レベルに引き込まれ、ラッチ回路Ｑ２の第１の記憶ノ
ードＮ２ａはハイレベルに遷移する。最後にワード線電
圧を０Ｖにして読むとき、ラッチ信号φＬＴＣ１をハイ
レベルに設定する。この時、セル電流が流れないことに
よりビット線はハイレベルに保たれるためＮＭＯＳトラ
ンジスタＮＴ８が導通状態に保たれるが、ラッチ回路Ｑ
２の第２の記憶ノードＮ２ｂがローレベルのためＮＭＯ
ＳトランジスタＮＴ１１が非導通状態にとなり、ラッチ
回路Ｑ１の第１の記憶ノードＮ１ａはハイレベルを保持
する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】セルデータが“０１”の場合、ワード線電
圧ＶＷＬ００の場合のみ電流が流れ、バスＩＯｉ＋1 ，
ＩＯｉには（０，１）が出力される。まず、ワード線電
圧を２．４Ｖにして読むとき、ラッチ信号φＬＴＣ１が
ハイレベルに設定する。このとき、セル電流が流れるこ
とによりビット線はローレベルとなるためＮＭＯＳトラ
ンジスタＮＴ８が非導通状態に保たれ、ラッチ回路Ｑ１
の第１の記憶ノードＮ１ａはローレベルを保持する。次
にワード線電圧を１．２Ｖにして読むとき、ラッチ信号
φＬＴＣ３をハイレベルに設定する。この時、セル電流
が流れないことによりビット線はハイレベルに保たれる
ためＮＭＯＳトランジスタＮＴ１３が導通状態に保た
れ、ラッチ回路Ｑ２の第２の記憶ノードＮ２ｂが接地レ
ベルに引き込まれ、ラッチ回路Ｑ２の第１の記憶ノード
Ｎ２ａはハイレベルに遷移する。最後にワード線電圧を
０Ｖにして読むとき、ラッチ信号φＬＴＣ１をハイレベ
ルに設定する。この時、セル電流が流れないことにより
ビット線はハイレベルに保たれるためＮＭＯＳトランジ
スタＮＴ８が導通状態に保たれるが、ラッチ回路Ｑ２の
第２の記憶ノードＮ２ｂがローレベルのためＮＭＯＳト
ランジスタＮＴ１１が非導通状態となり、ラッチ回路Ｑ
１の第１の記憶ノードＮ１ａはローレベルを保持する。
セルデータが”１０”、”１１”の場合も同様にして各
々ＩＯｉ＋１，ＩＯｉには（０，１）、（０，０）が読
み出される。
圧ＶＷＬ００の場合のみ電流が流れ、バスＩＯｉ＋1 ，
ＩＯｉには（０，１）が出力される。まず、ワード線電
圧を２．４Ｖにして読むとき、ラッチ信号φＬＴＣ１が
ハイレベルに設定する。このとき、セル電流が流れるこ
とによりビット線はローレベルとなるためＮＭＯＳトラ
ンジスタＮＴ８が非導通状態に保たれ、ラッチ回路Ｑ１
の第１の記憶ノードＮ１ａはローレベルを保持する。次
にワード線電圧を１．２Ｖにして読むとき、ラッチ信号
φＬＴＣ３をハイレベルに設定する。この時、セル電流
が流れないことによりビット線はハイレベルに保たれる
ためＮＭＯＳトランジスタＮＴ１３が導通状態に保た
れ、ラッチ回路Ｑ２の第２の記憶ノードＮ２ｂが接地レ
ベルに引き込まれ、ラッチ回路Ｑ２の第１の記憶ノード
Ｎ２ａはハイレベルに遷移する。最後にワード線電圧を
０Ｖにして読むとき、ラッチ信号φＬＴＣ１をハイレベ
ルに設定する。この時、セル電流が流れないことにより
ビット線はハイレベルに保たれるためＮＭＯＳトランジ
スタＮＴ８が導通状態に保たれるが、ラッチ回路Ｑ２の
第２の記憶ノードＮ２ｂがローレベルのためＮＭＯＳト
ランジスタＮＴ１１が非導通状態となり、ラッチ回路Ｑ
１の第１の記憶ノードＮ１ａはローレベルを保持する。
セルデータが”１０”、”１１”の場合も同様にして各
々ＩＯｉ＋１，ＩＯｉには（０，１）、（０，０）が読
み出される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】書込／読出制御回路１２ａ，１２ｂは、Ｎ
ＭＯＳトランジスタＮＴ２１〜ＮＴ３０、ＰＭＯＳトラ
ンジスタＰＴ２１，ＰＴ２２、およびインバータの入出
力同士を結合してなるラッチ回路Ｑ２１，Ｑ２２により
構成されている。
ＭＯＳトランジスタＮＴ２１〜ＮＴ３０、ＰＭＯＳトラ
ンジスタＰＴ２１，ＰＴ２２、およびインバータの入出
力同士を結合してなるラッチ回路Ｑ２１，Ｑ２２により
構成されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】ビット線ＢＬＲとバスラインＩＯ０１ＢＵ
Ｓとの間にＮＭＯＳトランジスタＮＴ２１，ＮＴ２９が
直列に接続され、ビット線ＢＬＬとバスラインＩＯ２３
ＢＵＳとの間にＮＭＯＳトランジスタＮＴ２２，ＮＴ３
０が直列に接続されている。ＮＭＯＳトランジスタＮＴ
２１のゲートは書き込み時に正の高電圧ＶPP（たとえば
＋８Ｖ）レベルおよび接地レベルをとり、読み出し時に
は電源電圧Ｖｃｃおよび接地レベルをとる信号ＰＧＭ２
１の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ
２２のゲートは書き込み時に正の高電圧ＶPPレベルおよ
び接地レベルをとり、読み出し時には電源電圧Ｖｃｃお
よび接地レベルをとる信号ＰＧＭ２２の供給ラインに接
続されている。
Ｓとの間にＮＭＯＳトランジスタＮＴ２１，ＮＴ２９が
直列に接続され、ビット線ＢＬＬとバスラインＩＯ２３
ＢＵＳとの間にＮＭＯＳトランジスタＮＴ２２，ＮＴ３
０が直列に接続されている。ＮＭＯＳトランジスタＮＴ
２１のゲートは書き込み時に正の高電圧ＶPP（たとえば
＋８Ｖ）レベルおよび接地レベルをとり、読み出し時に
は電源電圧Ｖｃｃおよび接地レベルをとる信号ＰＧＭ２
１の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ
２２のゲートは書き込み時に正の高電圧ＶPPレベルおよ
び接地レベルをとり、読み出し時には電源電圧Ｖｃｃお
よび接地レベルをとる信号ＰＧＭ２２の供給ラインに接
続されている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】ページバッファ１５は、書き込み時には、
入力バッファ１３−０〜１３−３を介して入力したｎビ
ット（たとえば４ビット）の書き込みデータを格納する
とともに、格納データを入出力ラインＩＯ０Ｎ，ＩＯ１
Ｎ及びＩＯ２Ｎ，ＩＯ３Ｎを介してプライオリティデコ
ーダ１６ａ，１６ｂに供給する。読み出し時には、加算
回路１７ａ，１７ｂで２n 値からｎビットに変換される
読み出しデータを入出力ラインＩＯ０Ｎ，ＩＯ１Ｎ及び
ＩＯ２Ｎ，ＩＯ３Ｎを介して格納し、対応するデータを
出力バッファ１４−０〜１４−３に出力するとともに、
加算回路１７ａ，１７ｂに対して格納された前読み出し
データを加算用データとして入出力ラインＩＯ０Ｎ，Ｉ
Ｏ１Ｎ及びＩＯ２Ｎ，ＩＯ３Ｎを介して供給する。
入力バッファ１３−０〜１３−３を介して入力したｎビ
ット（たとえば４ビット）の書き込みデータを格納する
とともに、格納データを入出力ラインＩＯ０Ｎ，ＩＯ１
Ｎ及びＩＯ２Ｎ，ＩＯ３Ｎを介してプライオリティデコ
ーダ１６ａ，１６ｂに供給する。読み出し時には、加算
回路１７ａ，１７ｂで２n 値からｎビットに変換される
読み出しデータを入出力ラインＩＯ０Ｎ，ＩＯ１Ｎ及び
ＩＯ２Ｎ，ＩＯ３Ｎを介して格納し、対応するデータを
出力バッファ１４−０〜１４−３に出力するとともに、
加算回路１７ａ，１７ｂに対して格納された前読み出し
データを加算用データとして入出力ラインＩＯ０Ｎ，Ｉ
Ｏ１Ｎ及びＩＯ２Ｎ，ＩＯ３Ｎを介して供給する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】タイミング上ではカラム選択信号Ｙｉがハ
イレベルの間、ラッチ回路Ｑ２１，Ｑ２２からは読み出
し結果がインバータＩＶ１１で反転された反転信号（Ｎ
ＡＮＤセルの場合は反転が必要）が、ページバッファ１
５からは前回までの読み出し結果が、信号Ｖｓｔがロー
レベルときに各々加算回路１７ａ，１７ｂに入力され、
加算される。３ステップの読み出しの場合、第１回目の
読み出し時は信号ＲＤ１１がハイレベルに設定されるこ
とにより、前回までの読み出し結果は“００”と見なさ
れて加算が行われる。そして、信号Ｖｓｔがハイレベル
に設定されている間に加算結果がページバッファ１５に
格納（書き戻し）される。
イレベルの間、ラッチ回路Ｑ２１，Ｑ２２からは読み出
し結果がインバータＩＶ１１で反転された反転信号（Ｎ
ＡＮＤセルの場合は反転が必要）が、ページバッファ１
５からは前回までの読み出し結果が、信号Ｖｓｔがロー
レベルときに各々加算回路１７ａ，１７ｂに入力され、
加算される。３ステップの読み出しの場合、第１回目の
読み出し時は信号ＲＤ１１がハイレベルに設定されるこ
とにより、前回までの読み出し結果は“００”と見なさ
れて加算が行われる。そして、信号Ｖｓｔがハイレベル
に設定されている間に加算結果がページバッファ１５に
格納（書き戻し）される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】セルデータが“００”の場合は３回ともラ
ッチ回路Ｑ２１，Ｑ２２にハイ（論理“１”）が読み出
され、加算回路１７ａ，１７ｂには反転信号（ローレベ
ル）が３回入力される。そして、加算結果からそのセル
のデータは“００”と判定される。セルデータが“０
１”の場合は初めの２回はハイレベル、最後の１回はロ
ーレベルの反転信号が加算回路１７ａ，１７ｂに入力さ
れ、加算結果からそのセルデータは“０１”と判定され
る。他の２つのセルデータ“１０”、“１１”の場合に
ついても同様である。
ッチ回路Ｑ２１，Ｑ２２にハイ（論理“１”）が読み出
され、加算回路１７ａ，１７ｂには反転信号（ローレベ
ル）が３回入力される。そして、加算結果からそのセル
のデータは“００”と判定される。セルデータが“０
１”の場合は初めの２回はハイレベル、最後の１回はロ
ーレベルの反転信号が加算回路１７ａ，１７ｂに入力さ
れ、加算結果からそのセルデータは“０１”と判定され
る。他の２つのセルデータ“１０”、“１１”の場合に
ついても同様である。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】具体的には、まず、第１のステップの書き
込みが行われる。このとき、プライオリティデコーダ１
６ａ，１６ｂには、信号ＷＲＴ１０がハイレベルで供給
され、書き込みデータが“１０”、“０１”、“００”
の場合、ラッチ回路Ｑ２１またはＱ２２、或いはＱ２１
およびＱ２２に“０”が格納され、書き込みが行われ
る。書き込みデータ“１１”の場合のみラッチに“１”
が格納され、書き込みは行われない。そして、書き込み
／ベリファイが繰り返され、書き込むセルすべてが書き
込み十分となった段階でラッチ回路Ｑ２１，Ｑ２２は全
て“１”となり次の書き込みステップに移行する。
込みが行われる。このとき、プライオリティデコーダ１
６ａ，１６ｂには、信号ＷＲＴ１０がハイレベルで供給
され、書き込みデータが“１０”、“０１”、“００”
の場合、ラッチ回路Ｑ２１またはＱ２２、或いはＱ２１
およびＱ２２に“０”が格納され、書き込みが行われ
る。書き込みデータ“１１”の場合のみラッチに“１”
が格納され、書き込みは行われない。そして、書き込み
／ベリファイが繰り返され、書き込むセルすべてが書き
込み十分となった段階でラッチ回路Ｑ２１，Ｑ２２は全
て“１”となり次の書き込みステップに移行する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】次に、第２のステップの書き込みが行われ
る。このとき、書き込みデータが“０１”、“００”の
場合のみ書き込みラッチ回路Ｑ２１またはＱ２２、或い
はＱ２１およびＱ２２に“０”が格納され書き込みが行
われる。そして、最後にプライオリティデコーダ１６
ａ，１６ｂによって書き込みデータ“００”のセルのみ
書き込みラッチ回路に“０”が格納されて書き込みが行
われ、ラッチ回路２１，Ｑ２２のラッチデータが全て
“１”となってセルの書き込み十分となった段階で書き
込みを終了する。以上のようにして書き込みが行われ
る。
る。このとき、書き込みデータが“０１”、“００”の
場合のみ書き込みラッチ回路Ｑ２１またはＱ２２、或い
はＱ２１およびＱ２２に“０”が格納され書き込みが行
われる。そして、最後にプライオリティデコーダ１６
ａ，１６ｂによって書き込みデータ“００”のセルのみ
書き込みラッチ回路に“０”が格納されて書き込みが行
われ、ラッチ回路２１，Ｑ２２のラッチデータが全て
“１”となってセルの書き込み十分となった段階で書き
込みを終了する。以上のようにして書き込みが行われ
る。
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
Claims (13)
- 【請求項１】 ワード線およびビット線への印加電圧に
応じて電荷蓄積部に蓄積された電荷量が変化し、その変
化に応じてしきい値電圧が変化し、しきい値電圧に応じ
た値のデータを記憶するメモリセルを有し、３値以上の
多値データをページ単位でメモリセルに書き込む不揮発
性半導体記憶装置であって、 ｎビットの書き込みデータを格納するページバッファ
と、 書き込み時に、上記ページバッファに格納された書き込
みデータをｎビットから２n 値に変換し１値ずつ出力す
るプライオリティデコーダと、 ラッチ回路を有し、上記プライオリティデコーダから出
力された書き込みデータをラッチし、ラッチデータを選
択されたビット線に出力して書き込みを行う書込制御回
路とを有する不揮発性半導体記憶装置。 - 【請求項２】 上記プライオリティデコーダは、しきい
値電圧を順次上記書込制御回路に転送し、当該書込制御
回路は転送されたデータをラッチ回路に格納して書き込
みを行う 請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 上記書込制御回路は、ビット線毎に対応
して１ビット分の上記ラッチ回路が設けられている請求
項１記載の不揮発性半導体記憶装置。 - 【請求項４】 上記書込制御回路は、ビット線対毎に対
応して１ビット分の上記ラッチ回路が設けられている請
求項１記載の不揮発性半導体記憶装置。 - 【請求項５】 ３値以上の多値データがページ単位で書
き込まれ、ワード線およびビット線への印加電圧に応じ
て電荷蓄積部に蓄積された電荷量が変化し、その変化に
応じてしきい値電圧が変化し、読み出し時には、ワード
線電圧と蓄積電荷量に基づくデータをビット線に出力す
るメモリセルからデータの読み出しを行う不揮発性発性
半導体記憶装置であって、 格納されたデータを読み出しデータとして出力するペー
ジバッファと、 読み出し時に、ワード線電圧を順次変化させて選択され
たメモリセルへの書き込みデータをビット線に出力さ
せ、１値ずつ順次に出力する読出制御回路と、 上記読出制御回路から出力された２n 値の読み出しデー
タを順次に受けてｎビットデータに変換して上記ページ
バッファに格納する変換回路とを有する不揮発性半導体
記憶装置。 - 【請求項６】 上記変換回路は、第１回目の読み出しデ
ータの入力時には、あらかじめ設定した初期データと入
力された読み出しデータを加算して上記ページバッファ
に格納し、第２回目以降の読み出しデータの入力時には
ページバッファに格納されている前読み出しデータと入
力された読み出しデータを加算して上記ページバッファ
に格納する請求項５記載の不揮発性半導体記憶装置。 - 【請求項７】 上記読出制御回路は、ワード線電圧を順
次変化させてデータの読み出しを行い、各々の読み出し
でデータが確定した段階でカラムアドレスに従って順次
上記変換回路にデータを出力し、 上記変換回路は、第１回目の読み出しデータの入力時に
は、あらかじめ設定した初期データと入力された読み出
しデータを加算して上記ページバッファに格納し、第２
回目以降の読み出しデータの入力時にはページバッファ
に格納されている前読み出しデータと入力された読み出
しデータを加算して上記ページバッファに格納し、 上記ページバッファは、ページ内全てのデータが確定し
た段階で格納されたデータをカラムアドレスの変化に応
じて読み出しデータとして順次出力する請求項５記載の
不揮発性半導体記憶装置。 - 【請求項８】 ワード線およびビット線への印加電圧に
応じて電荷蓄積部に蓄積された電荷量が変化し、その変
化に応じてしきい値電圧が変化し、書き込み時にはしき
い値電圧に応じた値のデータを記憶し、読み出し時には
ワード線電圧と蓄積電荷量に基づくデータをビット線に
出力するメモリセルを有し、３値以上の多値データをペ
ージ単位でメモリセルに書き込む不揮発性半導体記憶装
置であって、 書き込み時にはｎビットの書き込みデータを格納し、読
み出し時には格納されたデータを読み出しデータとして
出力するページバッファと、 書き込み時に、上記ページバッファに格納された書き込
みデータをｎビットから２n 値に変換し１値ずつ出力す
るプライオリティデコーダと、 ラッチ回路を有し、書き込み時には上記プライオリティ
デコーダから出力された書き込みデータをラッチし、ラ
ッチデータを選択されたビット線に出力して書き込みを
行い、読み出し時にはワード線電圧を順次変化させて選
択されたメモリセルへの書き込みデータをビット線に出
力させ、１値ずつ順次に出力する書込／読出制御回路
と、 上記書込／読出制御回路から出力された２n 値の読み出
しデータを順次に受けてｎビットデータに変換して上記
ページバッファに格納する変換回路とを有する不揮発性
半導体記憶装置。 - 【請求項９】 上記プライオリティデコーダは、しきい
値電圧を順次上記書込／読出制御回路に転送し、当該書
込／読出制御回路は転送されたデータをラッチ回路に格
納して書き込みを行う請求項８記載の不揮発性半導体記
憶装置。 - 【請求項１０】 上記書込／読出制御回路は、ビット線
毎に対応して１ビット分の上記ラッチ回路が設けられて
いる請求項８記載の不揮発性半導体記憶装置。 - 【請求項１１】 上記書込／読出制御回路は、ビット線
対毎に対応して１ビット分の上記ラッチ回路が設けられ
ている請求項８記載の不揮発性半導体記憶装置。 - 【請求項１２】 上記変換回路は、第１回目の読み出し
データの入力時には、あらかじめ設定した初期データと
入力された読み出しデータを加算して上記ページバッフ
ァに格納し、第２回目以降の読み出しデータの入力時に
はページバッファに格納されている前読み出しデータと
入力された読み出しデータを加算して上記ページバッフ
ァに格納する請求項８記載の不揮発性半導体記憶装置。 - 【請求項１３】 上記書込／読出制御回路は、ワード線
電圧を順次変化させてデータの読み出しを行い、各々の
読み出しでデータが確定した段階でカラムアドレスに従
って順次上記変換回路にデータを出力し、 上記変換回路は、第１回目の読み出しデータの入力時に
は、あらかじめ設定した初期データと入力された読み出
しデータを加算して上記ページバッファに格納し、第２
回目以降の読み出しデータの入力時にはページバッファ
に格納されている前読み出しデータと入力された読み出
しデータを加算して上記ページバッファに格納し、 上記ページバッファは、ページ内全てのデータが確定し
た段階で格納されたデータをカラムアドレスの変化に応
じて読み出しデータとして順次出力する請求項８記載の
不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8212894A JPH1055688A (ja) | 1996-08-12 | 1996-08-12 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8212894A JPH1055688A (ja) | 1996-08-12 | 1996-08-12 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1055688A true JPH1055688A (ja) | 1998-02-24 |
Family
ID=16630034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8212894A Pending JPH1055688A (ja) | 1996-08-12 | 1996-08-12 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1055688A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339006B1 (en) | 1999-06-30 | 2002-01-15 | Hyundai Electronics Ind. Co., Ltd. | Flash EEPROM cell and method of manufacturing the same |
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| JP2006500728A (ja) * | 2002-09-24 | 2006-01-05 | サンディスク コーポレイション | 非常にコンパクトな不揮発性メモリおよびその方法 |
| US7164601B2 (en) | 2003-09-12 | 2007-01-16 | Renesas Technology Corp. | Multi-level nonvolatile semiconductor memory device utilizing a nonvolatile semiconductor memory device for storing binary data |
| JP2011150749A (ja) * | 2010-01-20 | 2011-08-04 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2013534685A (ja) * | 2010-07-21 | 2013-09-05 | モサイド・テクノロジーズ・インコーポレーテッド | フラッシュメモリのためのマルチページプログラム方式 |
| JP2022524728A (ja) * | 2020-02-20 | 2022-05-10 | 長江存儲科技有限責任公司 | マルチプレーンメモリデバイスをプログラミングする方法 |
-
1996
- 1996-08-12 JP JP8212894A patent/JPH1055688A/ja active Pending
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| JP2022524728A (ja) * | 2020-02-20 | 2022-05-10 | 長江存儲科技有限責任公司 | マルチプレーンメモリデバイスをプログラミングする方法 |
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