JP2006500728A - 非常にコンパクトな不揮発性メモリおよびその方法 - Google Patents
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Abstract
Description
メモリデバイスは、普通、カードに搭載され得る1つ以上のメモリチップを含む。各メモリチップは、復号器および消去回路、書き込み回路および読み出し回路などの周辺回路により支援されるメモリセルアレイを含む。より複雑なメモリデバイスも、高機能で高レベルのメモリ操作およびインターフェーシングを実行するコントローラに付随している。今日、商業的に成功した不揮発性固体メモリデバイスが多数使われている。それらのメモリデバイスは、1つ以上の電荷蓄積素子を各々有するさまざまなタイプのメモリセルを使用することができる。
メモリデバイスは、普通行および列を成すように配列されたメモリセルの2次元アレイから成り、ワードラインおよびビットラインによりアドレス指定可能である。NORタイプまたはNANDタイプのアーキテクチャに従って当該アレイを形成することができる。
図2は、メモリセルのNORアレイの例を示す。NORタイプのアーキテクチャを有するメモリデバイスは、図1Bまたは1Cに示すタイプのセルで実現されている。メモリセルの各行は、そのソースおよびドレインによりデイジーチェーン方式で接続される。この設計は、時には仮想接地設計と称される。各メモリセル10は、ソース14と、ドレイン16と、コントロールゲート30と、選択ゲート40とを有する。行内のセルの選択ゲートは、ワードライン42に接続されている。列内のセルのソースおよびドレインは、選択されたビットライン34および36にそれぞれ接続されている。メモリセルのコントロールゲートおよび選択ゲートが別々に制御される実施形態では、ステアリングライン36も、列内のセルのコントロールゲートを接続する。
図3は、図1Dに示すようなメモリセルのNANDアレイの例を示す。NANDセルの各列に沿って、ビットラインが各NANDセルのドレイン端子56に結合されている。NANDセルの各行に沿って、1本のソースラインがそれらのソース端子54の全てを接続することができる。行に沿ってNANDセルのコントロールゲートも、一連の対応するワードラインに接続されている。選択トランジスタの対(図1Dを参照)を、接続されているワードラインを介してそれらのコントロールゲートにかかる適切な電圧でオンに転換することによって、NANDセルの一行全体をアドレス指定することができる。NANDセルのチェーン内のメモリトランジスタが読み出されるとき、そのチェーン内の残りのメモリトランジスタは、それらに関連するワードラインを介して十分にオンに転換されるので、当該チェーンを流れる電流は、本質的に、読み出されるセルに蓄積されている電荷のレベルに依存する。NANDアーキテクチャと、メモリシステムの一部としてのその動作との例が、米国特許第5,570,315号(特許文献14)、第5,774,397号(特許文献15)および第6,046,935号(特許文献16)において見出される。
電荷蓄積メモリデバイスのプログラミングは、より多くの電荷をその電荷蓄積素子に印加するだけという結果になり得る。従って、プログラム操作の前に、電荷蓄積素子に現存する電荷を除去(すなわち、消去)しなければならない。メモリセルの1つ以上のブロックを消去するために、消去回路(図示せず)が設けられる。セルのアレイ全体、或いはアレイのセルの有意のグループが一緒に(すなわち、一瞬のうちに)電気的に消去されるときに、EEPROMなどの不揮発性メモリは“フラッシュ”EEPROMと称される。いったん消去されれば、そのセルのグループを再プログラミングすることができる。一緒に消去され得るセルのグループは、1つ以上のアドレス指定可能な消去ユニットから成ることができる。消去ユニットまたはブロックは、通常データの1つ以上のページを記憶し、ここでページはプログラミングおよび読み出しの単位であるが、1回の操作で2ページ以上をプログラミングしたり、或いは読み出すこともできる。各ページは、通常1以上のセクタのデータを記憶し、ここでセクタのサイズはホストシステムによって定められる。一例は、磁気ディスクドライブで確立された標準に従う512バイトのユーザデータと、そのユーザデータおよび/またはそれが記憶されるブロックに関する数バイトのオーバーヘッドデータのセクタである。
普通の2状態EEPROMセルでは、伝導ウィンドウを2つの領域に分割するために少なくとも1つの電流区切り点レベルが確立される。所定の固定された電圧を印加することによってセルが読み出されるとき、そのソース/ドレイン電流は当該区切り点レベル(或いは、基準電流IREF )との比較によって1つのメモリ状態に帰着させられる。読み出された電流が当該区切り点レベルのそれより多ければ、そのセルは1つの論理状態(例えば、“ゼロ”状態)であると判定される。一方、電流が区切り点レベルのそれより少なければ、そのセルは他方の論理状態(例えば、“1”状態)であると判定される。従って、このような2状態セルは、1ビットのデジタル情報を記憶する。外部からプログラムできる基準電流源が、区切り点レベル電流を発生させるためにメモリシステムの一部分として設けられることが良くある。
読み出しおよびプログラミングの性能を改善するために、アレイ内の多数の電荷蓄積素子またはメモリトランジスタが並列に読み出されたり、或いはプログラムされる。従って、複数の記憶素子の1つの論理“ページ”が一緒に読み出されたり、或いはプログラムされる。現存するメモリアーキテクチャでは、一行は通常インターリーブ配置された数個のページを含む。1つのページの全ての記憶素子が一緒に読み出されたり、或いはプログラムされる。列復号器は、インターリーブ配置されたページの各々を対応する数の読み書きモジュールに選択的に接続する。例えば、一つの実装例では、メモリアレイは532バイト(512バイトと、20バイトのオーバーヘッド)のページサイズを有するように設計される。各列が1本のドレイン・ビットラインを含み、インタリーブ配置されたページが1行あたりに2ページあるとすれば、合計で8512列となり、各ページは4256列と関連することになる。全ての偶数ビットラインまたは奇数ビットラインのいずれかを並列に読み出したり、或いは書き込むために接続可能なセンスモジュールが4256個あることになる。このように、4256ビット(すなわち、532バイト)のページの並列データが記憶素子のページから読み出されたり、或いはページにプログラムされる。読み書き回路170を形成する読み書きモジュールを、種々のアーキテクチャをなすように配列することができる。
本発明の1つの重要な特徴は、並列に動作する読み書きモジュールのブロックについて、各モジュールをコア部分と共通部分とに区分し、コア部分のブロックを大幅に少ない数の共通部分と動作させ、かつ共有することである。このアーキテクチャは、個々の読み書きモジュールの中の重複する回路を因数分解することによりスペースおよび電力を節約することを可能にする。高密度のメモリチップの設計では、スペースの節約はメモリアレイのための読み書き回路全体の50%にもおよび得る。これは、読み書きモジュールが、メモリアレイのメモリセルの1つの連続する行に同時に供給することができるように、読み書きモジュールを密接にパックすることを可能にする。
本発明の他の態様によれば、区分された読み書きスタック400内の種々の部分の間の通信のためにシリアルバスが設けられる。シリアルバス431は、スタックバスコントローラ430の制御下で読み書きモジュール共通部分420を読み書きモジュールコア410のいずれとも相互に接続することができる。スタックバスコントローラ430は、読み書きスタック400内の種々の部分の間で何時およびどんな場合にデータが転送されるかを制御するバスマスタとして作用する。
本発明の他の態様によれば、読み書きセンス増幅器のブロックと関連するI/Oイネーブルされるデータラッチのセットが、スペースが効率的なシフトレジスタの一部として実現される。
Claims (32)
- 不揮発性メモリデバイスにおいて、
複数のワードラインおよびビットラインによりアドレス指定可能なメモリセルアレイと、
ビットラインの関連するグループを介して並列にメモリセルのグループを操作するための読み書き回路のセットと、を備え、
各読み書き回路はコア部分と共通部分とに区分され、
少なくとも1つの共通部分と協同する各読み書き回路の前記セットからのコア部分を含むスタックが形成され、各コア部分は、ビットラインの前記関連するグループのうちの1つと接続可能であり、かつ前記共通部分を共有するように結合され、これにより読み書き回路の前記セット内の回路網の冗長性を減少させるという結果をもたらすことを特徴とする不揮発性メモリデバイス。 - 前記スタック中の各コア部分と前記共通部分とを、それらの間の通信のために、相互接続するバスをさらに備えることを特徴とする請求項1記載の不揮発性メモリデバイス。
- 前記バスは、前記各コア部分と前記共通部分との間のシリアル通信を可能にすることを特徴とする請求項2記載の不揮発性メモリデバイス。
- 各コア部分と前記共通部分との間のバス通信を制御するように操作されるバスコントローラをさらに備えることを特徴とする請求項2記載の不揮発性メモリデバイス。
- 前記コア部分は、
ビットラインの前記関連するグループの中のビットラインを介して、アドレス指定されたメモリセルの伝導電流レベルを感知するように結合されたセンス増幅器を備えることを特徴とする請求項1記載の不揮発性メモリデバイス。 - 前記コア部分に接続されたビットラインは1つの電圧状態を有し、前記コア部分は、
前記ビットラインと関連するビットラインラッチを備え、前記ビットラインラッチが、前記ビットラインの前記電圧状態をセットする状態をラッチすることを特徴とする請求項1記載の不揮発性メモリデバイス。 - プログラム抑制が要求されるごとに前記ビットラインラッチはプログラミングを抑制するために前記ビットライン電圧を制御するようにセットされることを特徴とする請求項6記載の不揮発性メモリデバイス。
- 前記コア部分に接続されたビットラインは1つの電圧状態を有し、前記コア部分は、
前記ビットラインに関連するビットラインラッチを備え、
前記ビットラインラッチは前記ビットラインの前記電圧状態をセットする状態をラッチし、プログラム抑制が要求されるごとに前記ビットラインラッチはプログラミングを抑制するために前記ビットライン電圧を制御するようにセットされることを特徴とする請求項6記載の不揮発性メモリデバイス。 - 前記共通部分は、
前記バスを介して前記センス増幅器から感知された伝導電流レベルを受け取るように結合されたプロセッサを備え、
前記プロセッサは、前記感知された伝導電流レベルをデータビットのセットに変換することを特徴とする請求項5記載の不揮発性メモリデバイス。 - 前記共通部分は、
データビットの前記セットを記憶するためのデータラッチのセットと、
データビットの前記セットを出力するためにデータラッチの前記セットに結合された入出力端子と、
をさらに備えることを特徴とする請求項9記載の不揮発性メモリデバイス。 - 前記共通部分は、
データビットの前記セットを記憶するためのデータラッチのセットと、
データラッチの前記セットにプログラムされるべきデータビットのセットを入力するように結合された入出力端子と、
をさらに備えることを特徴とする請求項9記載の不揮発性メモリデバイス。 - 前記プロセッサは、プログラムされるべきデータビットの前記セットを受け取るようにデータラッチの前記セットに結合され、
前記プロセッサは、プログラムされるべきデータビットの前記セットをメモリセルの対応する伝導電流レベルに変換し、感知された伝導電流レベルを前記対応する伝導電流レベルと比較することを特徴とする請求項11記載の不揮発性メモリデバイス。 - 前記共通部分は、
データビットの前記セットを記憶するためのデータラッチのセットと、
データラッチの前記セットにプログラムされるべきデータビットのセットを入力するように結合された入出力端子と、
プログラムされるべきデータビットの前記セットを受け取るようにデータラッチの前記セットに結合されたプロセッサと、をさらに備え、
前記プロセッサは、プログラムされるべきデータビットの前記セットをメモリセルの対応する伝導電流レベルに変換し、感知された伝導電流レベルを前記対応する伝導電流レベルと比較することを特徴とする請求項8記載の不揮発性メモリデバイス。 - 前記メモリセルアレイのメモリセルの行のセグメントが読み書き回路の前記セットによって同時に読み出されることを特徴とする請求項1〜13のいずれか1項記載の不揮発性メモリデバイス。
- 前記メモリセルアレイのメモリセルの行のセグメントが読み書き回路の前記セットによって同時にプログラムされることを特徴とする請求項1〜13のいずれか1項記載の不揮発性メモリデバイス。
- 前記メモリセルアレイは、フラッシュEEPROMセルから構成されることを特徴とする請求項1〜13のいずれか1項記載の不揮発性メモリデバイス。
- 前記メモリセルアレイは、NROMセルから構成されることを特徴とする請求項1〜13のいずれか1項記載の不揮発性メモリデバイス。
- 前記メモリセルアレイの個々のメモリセルは、1ビットのデータを各々記憶することを特徴とする請求項1〜13のいずれか1項記載の不揮発性メモリデバイス。
- 前記メモリセルアレイの個々のメモリセルは、2ビット以上のデータを各々記憶することを特徴とする請求項1〜13のいずれか1項記載の不揮発性メモリデバイス。
- 前記メモリセルアレイの個々のメモリセルは、1ビットのデータを各々記憶することを特徴とする請求項14記載の不揮発性メモリデバイス。
- 前記メモリセルアレイの個々のメモリセルは、2ビット以上のデータを各々記憶することを特徴とする請求項14記載の不揮発性メモリデバイス
- 前記セグメントは、前記アレイの1行全体にわたるメモリセルの1つの連続的なランであることを特徴とする請求項14記載の不揮発性メモリデバイス。
- 前記セグメントは、前記アレイの1行の半分にわたるメモリセルの1つの連続的なランであることを特徴とする請求項14記載の不揮発性メモリデバイス。
- 前記セグメントは、前記アレイの1行全体にわたる1つおきのメモリセルの1つのランであることを特徴とする請求項14記載の不揮発性メモリデバイス。
- 前記メモリセルアレイの個々のメモリセルは、1ビットのデータを各々記憶することを特徴とする請求項15記載の不揮発性メモリデバイス。
- 前記メモリセルアレイの個々のメモリセルは、2ビット以上のデータを各々記憶することを特徴とする請求項15記載の不揮発性メモリデバイス。
- 前記セグメントは、前記アレイの1行全体にわたるメモリセルの1つの連続的なランであることを特徴とする請求項15記載の不揮発性メモリデバイス。
- 前記セグメントは、前記アレイの1行の半分にわたるメモリセルの1つの連続的なランであることを特徴とする請求項15記載の不揮発性メモリデバイス。
- 前記セグメントは、前記アレイの1行全体にわたる1つおきのメモリセルの1つのランであることを特徴とする請求項15記載の不揮発性メモリデバイス。
- 不揮発性メモリデバイスのための読み書き回路のコンパクトなセットを形成する方法において、
ビットラインの関連するグループを介して並列にメモリセルのグループを操作するための読み書き回路のセットを設けるステップと、
各読み書き回路をコア部分と共通部分とに区分するステップと、
読み書き回路の前記セットをスタックのバンクに再編成するステップであって、各スタックは共通部分と協同する読み書き回路の前記セットのサブセットからのコア部分を含み、各コア部分はビットラインの前記関連するグループのうちの1つと接続可能であり、かつ前記共通部分を共有するように結合され、これにより読み書き回路の前記セット内の回路網の冗長性を減少させるという結果をもたらす再編成するステップと、
を含むことを特徴とする方法。 - 不揮発性メモリセルアレイを読み出し、或いは不揮発性メモリセルアレイに書き込む方法において、
読み書き回路のセットを設けるステップと、
読み書き回路の前記セットを前記アレイ内のメモリセルの行の連続するセグメントに並列に結合させるステップと、
前記アレイ内のメモリセルの行の前記連続するセグメントを並列に読み出し、或いは前記セグメントに書き込むために読み書き回路の前記セットを操作するステップと、
を含むことを特徴とする方法。 - 行の前記セグメントは、行全体に拡がっていることを特徴とする請求項31記載の方法。
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