CN101339807B - 非易失性半导体存储器的编程方法及其电路 - Google Patents

Abstract

本发明揭示一种非易失性半导体存储器的编程方法，其是于存储器中选择出一群组的存储器单元来进行编程，并于该群组中致能一第一子群组的存储器单元。于致能该第一子群组后，会等待一预定时间，随后则于该群组中致能一第二子群组的存储器单元来进行编程，同时继续致能该第一子群组来进行编程。

Description

非易失性半导体存储器的编程方法及其电路

技术领域

本发明涉及一种存储器装置，特别是涉及一种非易失性半导体存储器的编程方法及其装置。

背景技术

图1为典型快闪EEPROM(电性可擦除可编程只读存储器)的结构配置图，其包含有一存储器阵列100以及可对此存储器阵列100中的存储单元进行编程、擦除、读取与过度擦除修正的电路。快闪EEPROM存储器阵列100是由各自独立的单元(如单元102)所组成，各单元的漏极连接至一位线(如位线104)，而各位线与一位线切换电路106以及一行译码器108连接。阵列中各单元的源极相互连接且与共源极讯号VSL连接，而其栅极分别通过一字符线与一列译码器耦接。

列译码器110自电源供应器112接收电压讯号，并分派特定的电压讯号至字符线，且其为接收自处理器或状态机114的一列地址所控制。位线切换电路106亦自电源供应器112接收电压讯号，并分派特定的电压讯号至位线，且其为接收自处理器的一讯号所控制。而电源供应器112所提供的电压为自处理器114接收的讯号所控制。

行译码器108自特定的位线提供讯号至感测放大器或比较器116，且其为接收自处理器的一行地址讯号所控制。电源供应器112提供电压至行译码器108以及位线104，且电源供应器112可包含一充电泵电路或外部电源供应装置来提供于编程或过擦除修正时位在线所需的位线电流。

感测放大器116自参考阵列118的参考单元接收一讯号。当讯号来自行译码器108或参考阵列118时，每一感测放大器116均提供一与一参考单元线有关的位线的状态指示讯号，而该参考单元线自数据锁存或缓冲器120连接至处理器114。

为对闪存阵列100中的一单元进行编程，高栅极-源极电压脉冲自电源供应器112提供至该单元，同时该单元的源极端接地。举例来说，于编程时，为9-10V的多个栅极电压脉冲各施加于一单元上约于3-6微秒(ms)，同时该单元的漏极被设定为4-4.5V，且其源极接地。此漏极-源极的偏压会使漏极处附近产生热电子，较大的栅极-源极电压脉冲易使热电子克服信道与由一薄介电层产生的浮置栅极间的能障，造成驱使热电子至单元的浮置栅极上的现象。此类的编程过程中，热电子注入会使单元的临限电压被提高，而临限电压为单元导通时栅极-源极所需的电压。

整个编程过程是对在一预选单元(如16位的字单元)内的所有存储器单元重复的执行。甚者，编程以及编程验证步骤会被先执行于字单元内相对应的存储器单元，随后，即可判定字单元内是否有错误的存储器单元存在。若判定出字单元内有错误的存储器单元存在，则编程以及编程验证步骤会对错误的存储器单元继续执行，直到错误的存储器单元不再存在为止。

如上所述，通道热载流子注入用来将数据″0″写入(编程)至一对应的存储器单元(如具有浮置栅的NOR型闪存单元)。字模式的编程操作通常于一时间内编程16个单元。在0.18μm的世代，典型的编程状态即为于控制栅极施加-9V的电压、于漏极节点施加-4.5V的电压、于源极节点施加-0V的电压以及于本体施加-0V的电压，而其编程时的单元电流为0.2mA。因此，16个单元同时进行编程会消耗3.2mA的电流。此编程电流会由电源供应器112来提供，此电源供应器112通常包含一电荷泵电路，用以提供位线控制电压来对单元进行编程。内部电荷泵电路的效率通常约为15％，即代表需消耗的电源供应器112电流约为21mA(3.2mA/0.15)。换句话说，由于单元漏极节点电压电平(4-4.5V)高于电源供应器电压电平(2.7-3.3V)，电源供应器会于提供单元编程电流时消耗更多的电流。

由于电源供应器是经由具有电阻值的金属线而连接至存储器芯片内的各晶体管，大的编程电流可能会产生电源干扰。因此，流过金属线的大电流会导致电压下降而造成电源干扰。此外，电源供应器电流对存储器装置而言有定义其明确的上限，而此大电流却几乎等于或大于其电流上限；甚者，对于存储器装置的测试机台来说，亦有其电源供应器输出电流的上限，而测试机台可以于同一时间内测试多个芯片，故芯片的大电流消耗将会限制测试机台于同一时间内测试芯片的数量。

再者，若位线有漏电流，则表示单元被过擦除，而与读取状态比较起来，当位线处于高电压电平时，其漏电流会增加，且此漏电流会造成控制电压降至比编程所需的电压电平更低。

鉴于存在上述缺陷，本发明提供一种非易失性半导体存储器的编程方法及其装置，以达到增进编程能力以及效率的功效。

发明内容

本发明的主要目的，即在于提供一种非易失性半导体存储器的编程方法，以达到增进编程功能以及效率的功效。

为达到上述目的，本发明提供的一种非易失性半导体存储器的编程方法，其是于存储器中选择出一群组的存储器单元来进行编程，并于该群组中致能一第一子群组的存储器单元。于致能该第一子群组后，会等待一预定时间，随后则于该群组中致能一第二子群组的存储器单元来进行编程，同时继续致能该第一子群组来进行编程。

为使本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并结合附图详细说明如下。

附图说明

图1为典型快闪EEPROM(电可擦除可编程只读存储器)的结构配置图。

图2为已知半导体存储器装置中单元进行编程的编程电路图。

图3为图2中数据电平移位器的详细电路图。

图4为本发明编程电路的一实施例图。

图5为本发明数据电平切换器的详细实施例图。

图6为本发明控制电路的操作时序图。

图7为测量单元的临限电压(VT)对应编程时间的特性图。

附图符号说明

100存储器阵列        102存储器单元         104位线

106位线切换电路      108行译码器           110列译码器

112电源供应器        114处理器/状态机      116感测放大器

118参考阵列          120数据锁存/缓冲器    200编程电路

202电压调整器电路    204电阻分压器         206比较器

208数据电平移位器    210Y-译码器           212、212’单元

225数据锁存      227传递门    229、229A与非门

231电平移位器    300定时器    I1～I4反相器

具体实施方式

图2为已知半导体存储器装置中单元进行编程的编程电路200的一电路图，该半导体存储器装置为一包含NOR(或非)存储器单元的EEPROM(电性可擦除可编程只读存储器)，亦可被称为一闪存装置。而闪存装置的特性以及结构已于美国专利公告第7009882中所描述，此处不再赘述。

编程电路200包含有一如电荷泵电路202的电源供应器，用以根据一编程控制讯号PGM来提供一电压值VDQ1。各种结构的电荷泵电路202为众所周知技术，一般来说，电荷泵利用一电容作为能量储存的组件以及某些类型的切换装置来控制电压与电容间的连接，且电荷泵电路亦可包含一可使输出电压更为平顺的输出电容。较高的负载会造成平均电压较低，故电压可以改变。一电压调整器电路是与电荷泵电路202的输出端耦接，该电压调整器电路包含有一电阻分压器204、一比较器206、PMOS晶体管P1以及NMOS晶体管N1，而调整后的电压VDQ2被提供至晶体管P1、N1的漏极端。即使电压经过调整，其亦会取决于负载大小，甚至降低至目标电压以下。若最大的电荷泵供应电压不足，则调整器的调整功能会失效且电压VDQ2会掉落到比调整目标电压更低，直到单元阵列吸引到的电流等于电荷泵所提供的最大电流为止。编程电流即为图中所标示的″Ipgm″。

电源供应电压VDQ1藉由一比较器206而被调整至一目标漏极电压值VDQ2，在正常的情况下，会因为电压VDQ1为电压VDQ2的供应源，使电压VDQ1高于调整后的目标电压VDQ2。调整的目标电压VDQ2值藉由电阻R1、R2间的比例以及参考电压VREF来决定，即VDQ2＝((R2+R1)/R2)*VREF，而参考电压VREF经由一参考电压子电路(图未示)来提供。于本发明的实施例中，参考电压VREF被设定约为1.25V且调整目标电压VDQ2根据快闪单元的编程特性(如藉由编程快闪单元所需的漏极电压来决定，且漏极电压必须考虑到位在线的位线切换电路的电压降)。在一实施例中，电压VDQ2约为4.0-4.5V之间。

与晶体管P1、N1连接的比较器206可被视为一差动放大器，当电压VDQ2小于调整目标电压值时，晶体管P1藉由比较器206的输出来控制自VDQ1处充电；而当电压VDQ2高于调整目标电压值时，晶体管N1可对VDQ2处进行放电。

于节点VDQ2以及接地端间可增设一电容(图未示)，当电源电压VDQ1被拉升时，此电容即可降低电压VDQ2的变化；一众所周知的漏电电路于此亦可被增设。

编程电路200亦包含有多个数据电平移位器208，可用来将电压VDQ2以及编程电流传递至其对应的数据线DL[0:n]，且数据线DL[0:n]经由其对应的NMOS开关N2而与位线BL[0:n][0:i]耦接。在一阵列中的存储器单元212是与位线BL及其对应的字符线WL耦接，而未被选择到的字符线则显示为接地。一字符线电压(约9-10V)被提供至被选择到的字符线WL来进行编程，而与被选择到字符线有连接的单元被标示为212′。

各字符线BL与多个存储器单元212的漏极端耦接，且各单元的栅极端分别与一字符线WL[0:x]耦接，而多个字符线、位线以及存储器单元包含于一存储器阵列中。Y-译码器210可控制位线开关N2及其对应的各位线来选择多个字符线，且Y-译码器210可包含有如图1所示的行地址译码器108。当一位线开关N2导通时，其对应的位线会被致动(即分别耦接于数据电平移位器208的位线会接收数据DI)，且各独立单元212′会经由位线讯号WL而被选择进行编程。

在一般的技术中，典型的存储器阵列包含有多个输入/输出(I/Os)，如字符型式具有16个I/Os。每一I/O包含有若干位线BL以及一被I/O选到要进行读取或编程的位线(16个I/Os中之一)，每一I/O均对应到一内部数据线讯号DL(DL[0]-DL[15])以及若干位线。举例来说，I/O[0]的数据线DL[0]与16条位线BL[0][0:15]耦接，位线藉由其I/O来选择进行读取或编程，即在字模式(共16条位线以及16位)情况下，一条位线是由16个I/Os中被选择出来进行读取或编程。因此，讯号DL[n]为一整体讯号，并由许多具有共I/O[n]的区域位线所共享。

数据电平移位器208储存编程数据DI，且于编程″0″时将电压VDQ2被传递至被选择到位线，或于编程″1″时输出一第二电压(如接地电压)。DI[0:15]为可表示哪一位会被编程的数据输入总线，而DL[0:15]为DI[0:15]所控制，可表示传递所需的漏极电流至Y-译码器210的总线路径。Y-译码器210将位讯号BS译码以开启位线开关N2，位讯号BS为一高电压讯号，可将位线开关N2开启并将电压经由数据电平移位器208传递。被编程的位起初会处于擦除状态，但在编程操作期间，会转变为编程状态。

图3为图2中数据电平移位器208的详细电路图，如图所示：数据电平移位器208于其输入端接收一数据讯号DI，并将数据讯号DI传递至包含反相器I1、I2的数据锁存225。数据讯号DI经由一CMOS传递门227而被传递至数据锁存225，CMOS传递门227是由一PMOS以及NMOS晶体管并联所组成，其第一端点与数据锁存225耦接，而其第二端点与数据讯号DI耦接。传递门227的NMOS晶体管栅极端接收讯号DTL，且传递门227的PMOS晶体管栅极端经由反相器I3而与讯号DTL耦接。即当讯号DTL为高电平时，CMOS传递门227会将数据讯号DI传递出去。讯号DTL为一脉冲讯号，可控制是否将数据讯号DI传递至数据锁存225。若输入的数据于外部写入控制讯号XWEN的上升边缘时被锁存住，则讯号DTL则会于外部写入控制讯号XWEN的上升边缘产生，即数据讯号会因此被储存于数据锁存225。

编程电路208亦包含一与数据锁存225输出端以及一电平移位器231输入端耦接的与非门229。电平移位器231包含有连接如图3所示的反相器I4、PMOS晶体管P3、P4以及NMOS晶体管N4、N5，讯号GO为电平移位器231的输出，且电平移位器231可将与非门229的输出电平从Vcc移位至VDQ2。一包含PMOS晶体管P2以及NOMOS晶体管N3的输出缓冲器耦接并接收讯号GO。当讯号GO为高电平时，数据线DL被设定为接地电平；当讯号GO为低电平时，数据线DL被设定为VDQ2的电平。

当编程操作开始时，编程控制讯号PGM会到达高电平，若由数据锁存225锁存住的欲编程数据为″0″，则与非门229的输出为″0″，反相器I4的输出为″1″，用以将N5导通并将讯号GO设定为接地电平。随着讯号GO被设定为低电平，PMOS晶体管P2会被导通来传递电压VDQ2置数据线DL。若编程数据为″1″，则与非门229的输出为″1″，反相器I4的输出为″0″，用以将N5关闭并将讯号GO设定为高电平。当讯号GO为高电平时，PMOS晶体管P2会被关闭，且NMOS晶体管N3会被导通，用以将数据线DL电平下拉至0V。当输入讯号(与非门229的输出)为低电平时，NMOS晶体管N5会经由反相器I4而导通，如此一来，NMOS晶体管N5会将讯号GO下拉至接地电平。甚者，低电平的讯号GO会将PMOS晶体管P3导通，用以将电压VDQ2提供至PMOS晶体管P4的栅极端，使PMOS晶体管P4保持在关闭的状态。当输入讯号(与非门229的输出)为高电平时，NOMS晶体管N5会被关闭，NMOS晶体管N4将PMOS晶体管P4的栅极端连接至低电平的反相输入讯号，即PMOS晶体管P4被导通后会将电压VDQ2提供至输出端GO。

利用图2与图3中所揭示的编程电路来进行化操作，会于多个单元被选择进行编程时消耗非常多的电流，因此需要加强电荷泵电路的性能。调整后的电压可降低至需要的编程电压以下，用以进入错误编程操作以及对单元再次编程。

图4为本发明编程电路的一实施例图，用以连接如图1所示的闪存装置。于此实施例中，编程电路200A与图2中的编程电路200相同，且其组成组件标号相同，除了一些于标号末端加上″A″的组件以外。此外，一控制电路300亦于图中被揭露。

除了电源供应器(电荷泵电路202以及电压调整器)外，Y-译码器210、位切换器N2以及存储器单元212、212’都已于前详细说明。编程电路200A包含多个数据电平切换器208A，其除了对应到一致能控制讯号EN外，其它连接则与图2中的数据电平切换器208相同。此外，假设存储器装置中有16组I/O，则对一字单元编程已于前详细说明。在本发明中，16组I/O会被分成若干子群组，以依序进行编程，而一子群组可对应到一字节(8组I/O)、半字节(4组I/O)、1/4字节(2组I/O)、或是一独立的I/O(1个存储器I/O)。

半字节的子群组示于图4中。其字单元被分成4个子群组，且各子群组分别与其一致能控制讯号EN[0:3]耦接。编号[0:3]的数据电平切换器208是由致能控制讯号EN[0]所控制；编号[4:7]的数据电平切换器208是由致能控制讯号EN[1]所控制；编号[8:11]的数据电平切换器208是由致能控制讯号EN[2]所控制；而编号[12:15]的数据电平切换器208是由致能控制讯号EN[3]所控制。

致能控制讯号EN[0:3]由一控制电路300所产生。在一实施例中，控制电路300一定时器或其它能够依序输出控制讯号EN[0:3]，用以使数据电平切换器208A的子群组致能或失能，因而利用控制子群组的致能或失能来控制与子群组对应的单元的编程操作。

图6为本发明控制电路300的操作时序图，如图所示：首先假设每一时间单位(t0-t1的时间)为1μs且需要5μs才足够完成对一单元的编程。当编程控制讯号PGM提升到高电平而开始进行编程时，被选择到字符在线的电压亦会被拉升到高电平。当时编程操作结束，控制讯号PGM会降至低电平，且字符线上的电压亦会降至低电平。

于时间t0时，控制讯号EN[0]会上升至高电平，高电平的控制讯号EN[0]以及编程控制讯号PGM会致能编号[0:3]的数据电平切换器208A，让连接到位线BL[0:3][i](经由Y-译码器210所选择)的存储器单元进行数据DI[0:3]的编程，而编号[4:15]的数据电平切换器208A仍然保持在失能的状态。控制讯号EN[0]会在高电平持续一完成编程所需要的预定时间(5μs)，随后即下降至低电平(即图中的时间t5)。控制电路300会于时间t1设定控制讯号EN[1]为高电平前等待一预定时间(1μs)。高电平的控制讯号EN[1]以及编程控制讯号PGM会致能编号[4:7]的数据电平切换器208A，使连接到位线BL[4:7][i](经由Y-译码器210所选择)的存储器单元进行数据DI[4:7]的编程，而编号[8:15]的数据电平切换器208A仍然保持在失能的状态。控制讯号EN[1]会在高电平持续一完成编程所需要的预定时间(5μs)，随后即下降至低电平(即图中的时间t5)。在时间t1-t5的期间，控制讯号EN[0]以及控制讯号EN[1]均为高电平。

控制电路300藉由延迟在分别输出控制讯号EN[0:3]间的一第一预定时间(1μs)来依序将数据电平切换器208A致能，且控制讯号EN[0:3]会持续一第二预定时间(5μs)后才会被关闭。于本实施例中，致能时间比延迟时间为长，因此控制讯号EN[0:3]间会有部份的重迭时间，即代表仅管数据电平切换器208A依序被致能，但仍然有一期间是部份或所有的数据电平切换器208A同时被致能。

仅管在上述对字单元编程操作的实施例中会浪费一些时间(即5μs-8μs)，但其所需要的电源供应器电流即大幅降低。图7为测量单元的临限电压(VT)对应编程时间的特性图，一般来说，单元一开始进行编程所需要的电流是最多的。图中的X-轴为编程时间，其Y-轴为单元的临限电压(VT)，而单元的控制栅极(字符线)为9V，且其漏极端所施加的偏压为4V以及4.6V。随着单元的临限电压(VT)增加，其编程电流会降低。

如图中所示，编程电流的最大需求处约发生在第一个1μs内，尤其是在对单元进行编程的第一个0.5μs内。因此，藉由错开对各子群组开始进行编程的时间，可大幅将低对所有群组的单元开始进行编程所需要的电流。此依序对I/O编程的方式可以降低对电荷泵电路性能的要求，举例来说，电荷泵电路性能可以降低至比原本非依序编程需求的75％甚至更少。于本实施例中，最大的编程电流发生在t3-t5的期间。在此期间内，字单元的16个I/O同时进行编程，但在最前面的12个I/O却已经进行编程一段时间了，因此编程电流仅需要已知技术的三分之二或二分之一即可。此设计亦可于编程期间避免过擦除单元的漏电流影响。

图5为本发明中数据电平切换器208A的详细实施例图，如图所示：该数据电平切换器208A与图3所描述的数据电平切换器208相同，故其组件以及标号均相同，除了与非门229A以外。将图3中的与非门229与本发明的与非门229A比较后，会发现与非门229A具有一第三输入端，用以接收各控制讯号EN。于编程时，数据DI仅会在控制讯号EN为高电平时被传递至DL端，至于EN为低电平时，数据电平切换器208A的操作方式则与图3中的数据电平切换器208一样，并已于前详述过。

仅管上述的存储器单元连接方式为或非(NOR)型，但本发明的方法与电路亦可实施于与非(NAND)型闪存单元上，用以降低其编程电流。

虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围的前提下可作若干的更动与润饰，因此本发明的保护范围以本发明的权利要求为准。

Claims (22)

1.一种非易失性半导体存储器的编程方法，该存储器包含有一具有若干与多个字线以及位线耦接的存储器单元的存储器阵列，该各位线均耦接至一共电压节点以被施加一位线编程电压，该方法包含下列步骤：

选择出一群组的存储器单元进行编程；

从该群组中致能一第一子群组中的存储器单元以进行编程；

于致能该第一子群组后，等待一第一预定时间；以及

于该第一预定时间后，于该群组中致能一第二子群组中的存储器单元以进行编程，并继续致能该第一子群组使其继续进行编程。

2.根据权利要求1的非易失性半导体存储器的编程方法，还包含下列步骤：于被致能的子群组内编程存储器单元，该步骤依据该存储器单元被编程的数据来决定于该被致能的子群组内选择若干存储器单元与该共电压节点耦接。

3.根据权利要求1的非易失性半导体存储器的编程方法，其中，该第一子群组以及该第二子群组均于第二预定时间中被致能，且该第二预定时间比该第一预定时间长。

4.根据权利要求1的非易失性半导体存储器的编程方法，还包含下列步骤：于该第二子群组被致能后，失能该第一子群组，其中该第一子群组与该第二子群组是于一期间同时被致能。

5.根据权利要求1的非易失性半导体存储器的编程方法，还包含下列步骤：将该群组中存储器单元用来编程的该位线编程电压传递的该共电压节点；以及当致能时，对该子群组进行编程操作。

6.根据权利要求1的非易失性半导体存储器的编程方法，其中该群组为一字单元，且该第一子群组以及该第二子群组为半字节单元。

7.根据权利要求1的非易失性半导体存储器的编程方法，还包含下列步骤：

于该第二子群组致能后，等待该第一预定时间，且自群组中的存储器单元中致能一第三子群组中的存储器单元以进行编程，并继续致能该第二子群组使其继续进行编程；以及于该第三子群组致能后，等待该第一预定时间，且自群组中的存储器单元中致能一第四子群组中的存储器单元以进行编程，并继续致能该第三子群组使其继续进行编程；其中，该第三子群组与该第四子群组为一半字节单元。

8.根据权利要求1的非易失性半导体存储器的编程方法，还包含一具有电荷泵电路的电源供应器，用以产生该位线编程电压。

9.根据权利要求1的非易失性半导体存储器的编程方法，其中该存储器单元为一闪存单元。

10.一种非易失性半导体存储器的编程电路，该存储器包含有一具有若干与多个字线以及位线耦接的存储器单元的存储器阵列，该各位线均耦接至一共电压节点以被施加一位线编程电压，该编程电路包含：

一电源供应器，用以提供该位线编程电压；

一电平移位器，耦接于该共电压节点以及被选择到进行编程的一群组存储器单元的位线间，且该电平移位器根据一致能控制讯号来致能该群组内的不同子群组，以进行编程；以及

一控制电路，用以提供该致能控制讯号，该致能控制讯号致能该一第一子群组，且于一第一预定时间后，致能一第二子群组，并继续致能该第一子群组。

11.根据权利要求10的非易失性半导体存储器的编程电路，其中该电源供应器包含有一电荷泵电路以及一与该电荷泵电路耦接的电压调整器。

12.根据权利要求10的非易失性半导体存储器的编程电路，其中该群组内的存储器单元为一字单元，且该第一子群组以及该第二子群组为半字节单元。

13.根据权利要求10的非易失性半导体存储器的编程电路，其中该存储器单元为一闪存单元。

14.根据权利要求10的非易失性半导体存储器的编程电路，其中该致能控制讯号于一第二预定时间致能该第一子群组以及该第二子群组，且该第二预定时间比该第一预定时间长。

15.根据权利要求10的非易失性半导体存储器的编程电路，其中该致能控制讯号于第二预定时间后将该第一子群组失能，而该第一子群组与该第二子群组于一期间同时被致能。

16.根据权利要求10的非易失性半导体存储器的编程电路，其中该电平移位器包含有一电平移位电路。

17.根据权利要求16的非易失性半导体存储器的编程电路，其中该电平移位电路受控于一编程控制讯号以及该致能控制讯号。

18.一种非易失性半导体记忆装置，包含有：

一具有若干与多个字线以及位线耦接的存储器单元

的存储器阵列，且该存储器阵列经由多个输入/输出来进行存取，该各输入/输出至少与该多个字线中的一条耦接；

一电源供应器，含有一电荷泵电路，用以提供一位线编程电压；以及

一输入/输出选择电路，于编程时依序致能多个子群组中的该输入/输出以进行编程，且该多个子群组部份被同时致能以进行编程。

19.根据权利要求18的非易失性半导体存储器装置，其中该多个子群组于一第一预定时间后依序被致能，并持续一第二预定时间，且该第二预定时间比该第一预定时间长。

20.根据权利要求18的非易失性半导体存储器装置，其中该各子群组中包含有四组输入/输出(I/O)。

21.一种非易失性半导体存储器的编程方法，该存储器包含有一具有若干与多个字线以及位线耦接的存储器单元的存储器阵列，该存储器阵列经由多个输入/输出(I/O)来进行存取，该各输入/输出至少与该多个字线中的一条耦接，该方法包含下列步骤：

经由一电源供应器提供一位线编程电压，且该电源供应器包含一电荷泵电路；以及

依序致能多个子群组中的该输入/输出以进行编程，且该多个子群组部份被同时致能以进行编程。

22.根据权利要求21的非易失性半导体存储器的编程方法，其中该多个子群组于一第一预定时间后依序被致能，并持续一第二预定时间，且该第二预定时间比该第一预定时间长。

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