JP2568792B2 - 電気的消去可能でプログラム可能な読出し専用メモリの消去方法 - Google Patents
電気的消去可能でプログラム可能な読出し専用メモリの消去方法Info
- Publication number
- JP2568792B2 JP2568792B2 JP21695092A JP21695092A JP2568792B2 JP 2568792 B2 JP2568792 B2 JP 2568792B2 JP 21695092 A JP21695092 A JP 21695092A JP 21695092 A JP21695092 A JP 21695092A JP 2568792 B2 JP2568792 B2 JP 2568792B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- cell
- voltage
- cell transistor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電気的消去可能でプラ
グラム可能な読出し専用メモリ（ＥＥＰＲＯＭ）、特に
ＮＡＮＤ論理型の一括消去型電気的消去可能でプログラ
ム可能な読出し専用メモリ（Ｆｌａｓｈ−ＥＥＰＲＯ
Ｍ）に関する。
グラム可能な読出し専用メモリ（ＥＥＰＲＯＭ）、特に
ＮＡＮＤ論理型の一括消去型電気的消去可能でプログラ
ム可能な読出し専用メモリ（Ｆｌａｓｈ−ＥＥＰＲＯ
Ｍ）に関する。
【０００２】
【従来の技術】一般に、不揮発性メモリデバイスの一つ
であるＥＥＰＲＯＭは、メモリデバイスの高集積化に伴
って、ＮＡＮＤ論理の構造を用いる傾向にある。このよ
うなＮＡＮＤ型構造は、それぞれが１つのビットを発生
するストリングを備えてなっている。１単位のストリン
グはストリング選択トランジスタと接地接続トランジス
タとの間に直列接続されたセルトランジスタ（８又は１
６個）を有している。
であるＥＥＰＲＯＭは、メモリデバイスの高集積化に伴
って、ＮＡＮＤ論理の構造を用いる傾向にある。このよ
うなＮＡＮＤ型構造は、それぞれが１つのビットを発生
するストリングを備えてなっている。１単位のストリン
グはストリング選択トランジスタと接地接続トランジス
タとの間に直列接続されたセルトランジスタ（８又は１
６個）を有している。
【０００３】このセルトランジスタは制御ゲート及びフ
ローティングゲートを有しており、情報の記憶は、フロ
ーティングゲートに電子を注入するか、そこから電子を
放出することによりセルトランジスタのしきい電圧を変
化させて行われる。
ローティングゲートを有しており、情報の記憶は、フロ
ーティングゲートに電子を注入するか、そこから電子を
放出することによりセルトランジスタのしきい電圧を変
化させて行われる。
【０００４】このような従来のＮＡＮＤ型のＥＥＰＲＯ
Ｍとして、ＩＥＥＥ Journals ofSolid - State Circu
it の８９年８月号１２３８〜１２４３頁及び９０年４
月号４１７〜４２４頁に開示の技術がある。この論文に
開示のＮＡＮＤ型ＥＥＰＲＯＭの１単位のストリングの
等価回路を図１１に示す。
Ｍとして、ＩＥＥＥ Journals ofSolid - State Circu
it の８９年８月号１２３８〜１２４３頁及び９０年４
月号４１７〜４２４頁に開示の技術がある。この論文に
開示のＮＡＮＤ型ＥＥＰＲＯＭの１単位のストリングの
等価回路を図１１に示す。
【０００５】同図に示すように、ストリングはビットラ
インＢＬと接地電圧Ｖｓｓ端の間に設けられ、直列接続
された８個のセルトランジスタＣＴ１〜ＣＴ８を備えて
おり、また、ストリングを選択するストリング選択トラ
ンジスタＳＴと、プログラム（書込み）時にセル電流が
流れることを防止し、読出し時にセル電流を接地電圧Ｖ
ｓｓ端に流す接地接続トランジスタＧＴとが設けられて
いる。そして、ストリング選択トランジスタＳＴのゲー
トにはストリング選択ラインＳＳＬが接続され、またセ
ルトランジスタＣＴ１〜ＣＴ８のゲートにはワードライ
ンＷＬ１〜ＷＬ８が接続されており、そして接地接続ト
ランジスタＧＴのゲートには接地選択ラインＧＳＬが接
続されている。
インＢＬと接地電圧Ｖｓｓ端の間に設けられ、直列接続
された８個のセルトランジスタＣＴ１〜ＣＴ８を備えて
おり、また、ストリングを選択するストリング選択トラ
ンジスタＳＴと、プログラム（書込み）時にセル電流が
流れることを防止し、読出し時にセル電流を接地電圧Ｖ
ｓｓ端に流す接地接続トランジスタＧＴとが設けられて
いる。そして、ストリング選択トランジスタＳＴのゲー
トにはストリング選択ラインＳＳＬが接続され、またセ
ルトランジスタＣＴ１〜ＣＴ８のゲートにはワードライ
ンＷＬ１〜ＷＬ８が接続されており、そして接地接続ト
ランジスタＧＴのゲートには接地選択ラインＧＳＬが接
続されている。
【０００６】図１２の動作別ゲート電圧一覧表を参照し
て図１１の回路の動作を説明する。この種のメモリには
動作状態として、プログラム、読出し、消去の３種があ
るので、順を追って説明する。
て図１１の回路の動作を説明する。この種のメモリには
動作状態として、プログラム、読出し、消去の３種があ
るので、順を追って説明する。
【０００７】まず、消去動作においては、ビットライン
ＢＬに０Ｖ、接地選択ラインＧＳＬに５Ｖ、ワードライ
ンＷＬ１〜ＷＬ８には消去電圧Ｖｅｒとして１３Ｖが印
加される。これにより、トンネル現象によるＦ−Ｎ電流
（Fowler-Nordhim 電流）で、セルトランジスタの基板
から電子がストリング内の全てのフローティングゲート
に注入されて、すべてのセルの情報は消去される。この
とき、セルトランジスタのしきい電圧は２〜３Ｖにな
る。
ＢＬに０Ｖ、接地選択ラインＧＳＬに５Ｖ、ワードライ
ンＷＬ１〜ＷＬ８には消去電圧Ｖｅｒとして１３Ｖが印
加される。これにより、トンネル現象によるＦ−Ｎ電流
（Fowler-Nordhim 電流）で、セルトランジスタの基板
から電子がストリング内の全てのフローティングゲート
に注入されて、すべてのセルの情報は消去される。この
とき、セルトランジスタのしきい電圧は２〜３Ｖにな
る。
【０００８】次に、６番目のセルトランジスタＣＴ６を
選択してプログラム（書込み）する場合を説明する。選
択されるセルトランジスタＣＴ６より図中上方のストリ
ング選択ラインＳＳＬと５番目までのワードラインＷＬ
１〜ＷＬ５には２０Ｖのプログラム電圧Ｖｐｒが印加さ
れ、一方、選択されるセルトランジスタＣＴ６のワード
ラインＷＬ６とそれより図中下方のワードラインＷＬ
７、ＷＬ８、及び接地選択ラインＧＳＬには０Ｖが印加
される。これにより、選択されたセルトランジスタＣＴ
６においてフローティングゲートからドレインに高電界
が形成され、フローティングゲートにあった電子がドレ
インに抜出される。このときのセルトランジスタＣＴ６
のしきい電圧は−４〜−３Ｖ程度になる。
選択してプログラム（書込み）する場合を説明する。選
択されるセルトランジスタＣＴ６より図中上方のストリ
ング選択ラインＳＳＬと５番目までのワードラインＷＬ
１〜ＷＬ５には２０Ｖのプログラム電圧Ｖｐｒが印加さ
れ、一方、選択されるセルトランジスタＣＴ６のワード
ラインＷＬ６とそれより図中下方のワードラインＷＬ
７、ＷＬ８、及び接地選択ラインＧＳＬには０Ｖが印加
される。これにより、選択されたセルトランジスタＣＴ
６においてフローティングゲートからドレインに高電界
が形成され、フローティングゲートにあった電子がドレ
インに抜出される。このときのセルトランジスタＣＴ６
のしきい電圧は−４〜−３Ｖ程度になる。
【０００９】そして、選択されたセルトランジスタＣＴ
６の情報を読出す場合を説明すると、選択されたセルト
ランジスタＣＴ６のワードラインＷＬ６にのみ０Ｖを印
加し、一方、残りのワードラインＷＬ１〜ＷＬ５、ＷＬ
７、ＷＬ８とストリング選択ラインＳＳＬ及び接地選択
ラインＧＳＬに５Ｖを印加し、そしてビットラインＢＬ
に通電する。この結果、選択されたセルトランジスタＣ
Ｔ６のソースとドレインとの間の電圧差（しきい電圧）
がビットラインＢＬ上に現われる。この電圧が２〜３Ｖ
であればデータ“１”として読出され（フローティング
ゲートに電子が存在する）、−４〜−３Ｖであればデー
タ“０”として読出される（フローティングゲートに電
子が存在しない）。
６の情報を読出す場合を説明すると、選択されたセルト
ランジスタＣＴ６のワードラインＷＬ６にのみ０Ｖを印
加し、一方、残りのワードラインＷＬ１〜ＷＬ５、ＷＬ
７、ＷＬ８とストリング選択ラインＳＳＬ及び接地選択
ラインＧＳＬに５Ｖを印加し、そしてビットラインＢＬ
に通電する。この結果、選択されたセルトランジスタＣ
Ｔ６のソースとドレインとの間の電圧差（しきい電圧）
がビットラインＢＬ上に現われる。この電圧が２〜３Ｖ
であればデータ“１”として読出され（フローティング
ゲートに電子が存在する）、−４〜−３Ｖであればデー
タ“０”として読出される（フローティングゲートに電
子が存在しない）。
【００１０】図１３に、消去されたセル（曲線１２）と
プログラムされたセル（曲線１１）の電流−電圧特性を
示す。消去されたセルのしきい電圧Ｖｔｈｅｒは２〜３
Ｖの範囲に、プログラムされたセルのしきい電圧Ｖｔｈ
ｐｒは−４〜−３Ｖの範囲に設定されていることが分か
る。
プログラムされたセル（曲線１１）の電流−電圧特性を
示す。消去されたセルのしきい電圧Ｖｔｈｅｒは２〜３
Ｖの範囲に、プログラムされたセルのしきい電圧Ｖｔｈ
ｐｒは−４〜−３Ｖの範囲に設定されていることが分か
る。
【００１１】上記のようにして消去されたセルのしきい
電圧の分布の詳細を図１４に示した。消去後には２〜３
Ｖの範囲にしきい電圧が設定されなければならないにも
かかわらず、２Ｖ以下又は３Ｖ以上のしきい電圧を有す
るセル２１、２２、２３が存在する。これは、高集積に
よるセルの不均一性のために誘発されたものである。す
なわち、消去動作は単位ストリング内にあるすべてのセ
ルに対して同時に行なわれるので、セルが不均一である
と、消去不足（under-erased；しきい電圧２Ｖ以下）の
セルと過剰消去(over-erased；しきい電圧３Ｖ以上）の
セルを生じてしまう。そこで、これらを適正なしきい電
圧に調整するため消去時間を増すことが考えられるが、
しかしこの場合、過剰消去されたセルはさらに高いしき
い電圧となってしまう。このような状態、例えば、図１
１において３番目のセルトランジスタＣＴ３が過剰消去
されてしきい電圧が５Ｖ以上となってしまった状態を仮
定してみると、読出し時にセルトランジスタＣＴ３では
ゲート電圧がしきい電圧より低くなり、したがってター
ンオンできず選択されたセルトランジスタＣＴ６の状態
を読出すことができない結果となる。また、過剰消去さ
れたセルをプログラムしようとしても、希望するデータ
が記憶されないことになる。
電圧の分布の詳細を図１４に示した。消去後には２〜３
Ｖの範囲にしきい電圧が設定されなければならないにも
かかわらず、２Ｖ以下又は３Ｖ以上のしきい電圧を有す
るセル２１、２２、２３が存在する。これは、高集積に
よるセルの不均一性のために誘発されたものである。す
なわち、消去動作は単位ストリング内にあるすべてのセ
ルに対して同時に行なわれるので、セルが不均一である
と、消去不足（under-erased；しきい電圧２Ｖ以下）の
セルと過剰消去(over-erased；しきい電圧３Ｖ以上）の
セルを生じてしまう。そこで、これらを適正なしきい電
圧に調整するため消去時間を増すことが考えられるが、
しかしこの場合、過剰消去されたセルはさらに高いしき
い電圧となってしまう。このような状態、例えば、図１
１において３番目のセルトランジスタＣＴ３が過剰消去
されてしきい電圧が５Ｖ以上となってしまった状態を仮
定してみると、読出し時にセルトランジスタＣＴ３では
ゲート電圧がしきい電圧より低くなり、したがってター
ンオンできず選択されたセルトランジスタＣＴ６の状態
を読出すことができない結果となる。また、過剰消去さ
れたセルをプログラムしようとしても、希望するデータ
が記憶されないことになる。
【００１２】
【発明が解決しようとする課題】したがって本発明の目
的は、セルの不均一性にかかわらすしきい電圧を略一定
とできるようにすることにある。また、消去されたセル
のしきい電圧を最適の状態とすることができるようなデ
バイスを提供することも目的とする。
的は、セルの不均一性にかかわらすしきい電圧を略一定
とできるようにすることにある。また、消去されたセル
のしきい電圧を最適の状態とすることができるようなデ
バイスを提供することも目的とする。
【００１３】
【課題を解決するための手段】このような目的を達成す
るために本発明では、ビットラインから接地電圧端の間
にチャネルが直列に接続され、そして各ワードラインに
制御ゲートがそれぞれ接続された複数のフローティング
ゲート形セルトランジスタを有するメモリストリング
と、ビットラインとメモリストリングとの間に接続され
たストリング選択トランジスタと、メモリストリングと
接地電圧端との間に接続された接地接続トランジスタ
と、高電圧をビットラインへ供給する高電圧供給手段
と、この高電圧供給手段とビットラインとの間にチャネ
ルが接続されたビットライン選択トランジスタと、を備
えたＥＥＰＲＯＭの消去方法について、ビットライン選
択トランジスタをオフ、またストリング選択トランジス
タ及び接地接続トランジスタをオンにしておいて、各セ
ルトランジスタの制御ゲートに消去電圧を印加すること
でセルトランジスタのフローティングゲートに電子を注
入し、セルトランジスタを一括消去する第１消去過程
と、この第１消去動作で過剰消去されたセルトランジス
タの制御ゲートに最適しきい電圧対応電圧を印加し、そ
して、この過剰消去されたセルトランジスタとストリン
グ選択トランジスタとの間に位置したセルトランジスタ
の制御ゲート、ビットライン選択トランジスタのゲー
ト、及びストリング選択トランジスタのゲートにゲーテ
ィング用高電圧を印加してオンとし、更に、前記過剰消
去されたセルトランジスタよりも接地側に位置した各ト
ランジスタをオンとして、高電圧供給手段による高電圧
を前記過剰消去されたセルトランジスタへ伝え該セルト
ランジスタのフローティングゲートにある過剰電子を放
出させて最適しきい電圧を設定する第２消去過程と、を
行うことを特徴とする。
るために本発明では、ビットラインから接地電圧端の間
にチャネルが直列に接続され、そして各ワードラインに
制御ゲートがそれぞれ接続された複数のフローティング
ゲート形セルトランジスタを有するメモリストリング
と、ビットラインとメモリストリングとの間に接続され
たストリング選択トランジスタと、メモリストリングと
接地電圧端との間に接続された接地接続トランジスタ
と、高電圧をビットラインへ供給する高電圧供給手段
と、この高電圧供給手段とビットラインとの間にチャネ
ルが接続されたビットライン選択トランジスタと、を備
えたＥＥＰＲＯＭの消去方法について、ビットライン選
択トランジスタをオフ、またストリング選択トランジス
タ及び接地接続トランジスタをオンにしておいて、各セ
ルトランジスタの制御ゲートに消去電圧を印加すること
でセルトランジスタのフローティングゲートに電子を注
入し、セルトランジスタを一括消去する第１消去過程
と、この第１消去動作で過剰消去されたセルトランジス
タの制御ゲートに最適しきい電圧対応電圧を印加し、そ
して、この過剰消去されたセルトランジスタとストリン
グ選択トランジスタとの間に位置したセルトランジスタ
の制御ゲート、ビットライン選択トランジスタのゲー
ト、及びストリング選択トランジスタのゲートにゲーテ
ィング用高電圧を印加してオンとし、更に、前記過剰消
去されたセルトランジスタよりも接地側に位置した各ト
ランジスタをオンとして、高電圧供給手段による高電圧
を前記過剰消去されたセルトランジスタへ伝え該セルト
ランジスタのフローティングゲートにある過剰電子を放
出させて最適しきい電圧を設定する第２消去過程と、を
行うことを特徴とする。
【００１４】
【作用】このような２段階の消去を用い、フローティン
グゲート上の電子をＦ−Ｎ電流により移動させることで
セルトランジスタのしきい電圧を調整できる。すなわ
ち、まず第１消去では、セルトランジスタのソースを低
電位、ゲートを高電位にして、フローティングゲートに
基板側から電子を吸い寄せて正常消去あるいは過剰消去
をする。次いで第２消去では、ソースを低電位、ゲート
を消去しきい電圧に対応する中間電位に設定し、ドレイ
ンには高電位を定電流源から供給して、過剰消去回復の
ためドレイン側に電子を吸い出し、定電流源より供給さ
れる電流によって中和する。
グゲート上の電子をＦ−Ｎ電流により移動させることで
セルトランジスタのしきい電圧を調整できる。すなわ
ち、まず第１消去では、セルトランジスタのソースを低
電位、ゲートを高電位にして、フローティングゲートに
基板側から電子を吸い寄せて正常消去あるいは過剰消去
をする。次いで第２消去では、ソースを低電位、ゲート
を消去しきい電圧に対応する中間電位に設定し、ドレイ
ンには高電位を定電流源から供給して、過剰消去回復の
ためドレイン側に電子を吸い出し、定電流源より供給さ
れる電流によって中和する。
【００１５】特にＮＡＮＤ型構造に適用する場合は、直
列に接続されたセルトランジスタを低電位側から高電位
側に、順次１個づつ回復させる。このとき、未処理の高
電位側セルトランジスタには十分高いゲート電位を与え
て導通状態にし、処理済みの低電位側セルトランジスタ
には読出し時と同じ低い導通ゲート電位を与えておくよ
うになっている。
列に接続されたセルトランジスタを低電位側から高電位
側に、順次１個づつ回復させる。このとき、未処理の高
電位側セルトランジスタには十分高いゲート電位を与え
て導通状態にし、処理済みの低電位側セルトランジスタ
には読出し時と同じ低い導通ゲート電位を与えておくよ
うになっている。
【００１６】より具体的に説明すると、第１消去動作で
は、高電位のゲートと低電位のソースによって形成され
る電界により中間位置に配置されたフローティングゲー
トに基板側から電子が注入される。これは Fowlor-Nord
heim型トンネル効果（すなわちＦ−Ｎ電流）によって生
じる。これをＮＡＮＤ型構造に適用すると、直列に接続
されたセルトランジスタの全部が導通状態のため、全部
同時に消去動作が実行される。このとき、一部のセルト
ランジスタではフローティングゲートに過剰量の電子が
蓄積されてしきい電圧が過大になってしまう場合があ
る。この現象を過剰消去と呼んでいる。
は、高電位のゲートと低電位のソースによって形成され
る電界により中間位置に配置されたフローティングゲー
トに基板側から電子が注入される。これは Fowlor-Nord
heim型トンネル効果（すなわちＦ−Ｎ電流）によって生
じる。これをＮＡＮＤ型構造に適用すると、直列に接続
されたセルトランジスタの全部が導通状態のため、全部
同時に消去動作が実行される。このとき、一部のセルト
ランジスタではフローティングゲートに過剰量の電子が
蓄積されてしきい電圧が過大になってしまう場合があ
る。この現象を過剰消去と呼んでいる。
【００１７】第２消去動作において、あるセルトランジ
スタが過剰消去状態であると仮定すると、該セルトラン
ジスタは、そのゲート電位が上記のように消去しきい電
圧に対応する中間電位に設定されると非導通状態とな
り、このときドレインには定電流電源の電源電圧である
高電位が印加される。したがって、トンネル効果により
フローティングゲート上の過剰電子がドレイン側に吸い
出されて過剰消去が回復・正常化し、その結果、導通状
態になる。このようにして正常化すると（又は初めから
正常であると）、ドレイン−ソース間の抵抗が低下する
のでドレイン電圧は降下する。この結果、電子の吸い出
しは停止し、そのときゲート電位に対応したしきい電圧
が自動的に得られる。
スタが過剰消去状態であると仮定すると、該セルトラン
ジスタは、そのゲート電位が上記のように消去しきい電
圧に対応する中間電位に設定されると非導通状態とな
り、このときドレインには定電流電源の電源電圧である
高電位が印加される。したがって、トンネル効果により
フローティングゲート上の過剰電子がドレイン側に吸い
出されて過剰消去が回復・正常化し、その結果、導通状
態になる。このようにして正常化すると（又は初めから
正常であると）、ドレイン−ソース間の抵抗が低下する
のでドレイン電圧は降下する。この結果、電子の吸い出
しは停止し、そのときゲート電位に対応したしきい電圧
が自動的に得られる。
【００１８】以上のようにする結果、しきい電圧のバラ
ツキを軽減できるから、微細加工を利用した大容量メモ
リの実用化に好適である。
ツキを軽減できるから、微細加工を利用した大容量メモ
リの実用化に好適である。
【００１９】
【実施例】以下、本発明の実施例を添付の図面を参照し
て詳細に説明する。図１に本発明の実施例によるＮＡＮ
Ｄ型ＥＥＰＲＯＭの１単位のメモリストリングの等価回
路を示す。尚、図１１に示す従来例と同様の部分には同
じ符号を付し、重複する説明は省略する。
て詳細に説明する。図１に本発明の実施例によるＮＡＮ
Ｄ型ＥＥＰＲＯＭの１単位のメモリストリングの等価回
路を示す。尚、図１１に示す従来例と同様の部分には同
じ符号を付し、重複する説明は省略する。
【００２０】図示のように、ストリング選択トランジス
タＳＴ、接地接続トランジスタＧＴ、及び８個のセルト
ランジスタＣＴ１〜ＣＴ８の構成は図１１のそれと同様
のものであるが、これに加えて、高電圧Ｖｐｂ端とビッ
トラインＢＬとの間に高電圧供給手段１００とビットラ
イン選択トランジスタ２００とが直列に接続されてい
る。
タＳＴ、接地接続トランジスタＧＴ、及び８個のセルト
ランジスタＣＴ１〜ＣＴ８の構成は図１１のそれと同様
のものであるが、これに加えて、高電圧Ｖｐｂ端とビッ
トラインＢＬとの間に高電圧供給手段１００とビットラ
イン選択トランジスタ２００とが直列に接続されてい
る。
【００２１】ただし、同図では高電圧供給手段１００と
して独立電流源を使用しているが、図３に示すような電
流−電圧特性を有するものであれば、どの様なものでも
よい。尚、図３中のＩｐｂは電源に適用される高電圧の
電流を示し、ＶＢＬはビットラインの電圧を示す。
して独立電流源を使用しているが、図３に示すような電
流−電圧特性を有するものであれば、どの様なものでも
よい。尚、図３中のＩｐｂは電源に適用される高電圧の
電流を示し、ＶＢＬはビットラインの電圧を示す。
【００２２】図２には本実施例の回路の消去動作時に使
用される印加電圧の状態を示す。同図より、消去動作は
第１消去動作（全体消去）と第２消去動作（消去調整）
とに分かれていることがわかる。すなわち、第１消去動
作は図１１に示した従来例と同様にメモリストリング単
位でセルを消去する過程であり、第２消去動作は前述の
ように過剰消去されたセルトランジスタのしきい電圧を
適切なレベル（２〜３Ｖ）に調整するための過程であ
る。
用される印加電圧の状態を示す。同図より、消去動作は
第１消去動作（全体消去）と第２消去動作（消去調整）
とに分かれていることがわかる。すなわち、第１消去動
作は図１１に示した従来例と同様にメモリストリング単
位でセルを消去する過程であり、第２消去動作は前述の
ように過剰消去されたセルトランジスタのしきい電圧を
適切なレベル（２〜３Ｖ）に調整するための過程であ
る。
【００２３】図８はセルトランジスタの動作を示す説明
図であり、図中のトンネル部絶縁膜は厚さ１００Åの酸
化膜である。
図であり、図中のトンネル部絶縁膜は厚さ１００Åの酸
化膜である。
【００２４】図２及び図８Ａを参照すると分かるよう
に、第１消去動作においてはビットラインＢＬ及びビッ
トライン選択トランジスタ２００のゲート（ＳＢＧ）に
は０Ｖが供給される。したがってビットライン選択トラ
ンジスタ２００はターンオフしているので、高電圧供給
手段１００の出力である高電圧ＶｐｂはビットラインＢ
Ｌに影響を与えない。ストリング選択トランジスタＳＴ
及び接地接続トランジスタＧＴのゲートには５Ｖが印加
され、結果としてソース電位は約０Ｖになっている。そ
してすべてのセルトランジスタＣＴ１〜ＣＴ８のゲート
には１３Ｖの消去電圧Ｖｅｒが印加される。その結果、
基板側よりフローティングゲートに電子が注入される。
に、第１消去動作においてはビットラインＢＬ及びビッ
トライン選択トランジスタ２００のゲート（ＳＢＧ）に
は０Ｖが供給される。したがってビットライン選択トラ
ンジスタ２００はターンオフしているので、高電圧供給
手段１００の出力である高電圧ＶｐｂはビットラインＢ
Ｌに影響を与えない。ストリング選択トランジスタＳＴ
及び接地接続トランジスタＧＴのゲートには５Ｖが印加
され、結果としてソース電位は約０Ｖになっている。そ
してすべてのセルトランジスタＣＴ１〜ＣＴ８のゲート
には１３Ｖの消去電圧Ｖｅｒが印加される。その結果、
基板側よりフローティングゲートに電子が注入される。
【００２５】このようにして第１消去動作が完了された
後の、各セルの電流−電圧特性及びしきい電圧の分布が
図４及び図５にそれぞれ示されている。ただし、図中の
ＩＤＳはドレインとソースとの間の電流、ＶＧはゲート
電圧、Ｖｔはセルのしきい電圧を示す。図示のように、
消去されたセルのしきい電圧は適正なしきい電圧Ｖｔｈ
ｅｃより高くなっていることがわかる。これはすなわ
ち、過剰消去された状態にあるものである。尚、図４及
び図５においては説明のためにストリングにあるすべて
のセルが過剰消去された場合を表しているが、一部のセ
ルのみを過剰消去することも勿論可能である。
後の、各セルの電流−電圧特性及びしきい電圧の分布が
図４及び図５にそれぞれ示されている。ただし、図中の
ＩＤＳはドレインとソースとの間の電流、ＶＧはゲート
電圧、Ｖｔはセルのしきい電圧を示す。図示のように、
消去されたセルのしきい電圧は適正なしきい電圧Ｖｔｈ
ｅｃより高くなっていることがわかる。これはすなわ
ち、過剰消去された状態にあるものである。尚、図４及
び図５においては説明のためにストリングにあるすべて
のセルが過剰消去された場合を表しているが、一部のセ
ルのみを過剰消去することも勿論可能である。
【００２６】第２消去動作は、第１消去動作によって過
剰消去されたセルのしきい電圧を適正なしきい電圧Ｖｔ
ｈｅｃ、例えば２Ｖ〜３Ｖに最適化する動作である。こ
れは８番目のセルトランジスタＣＴ８から１番目のセル
トランジスタＣＴ１まで順次行われる。
剰消去されたセルのしきい電圧を適正なしきい電圧Ｖｔ
ｈｅｃ、例えば２Ｖ〜３Ｖに最適化する動作である。こ
れは８番目のセルトランジスタＣＴ８から１番目のセル
トランジスタＣＴ１まで順次行われる。
【００２７】まず、セルトランジスタＣＴ８のしきい電
圧を最適しきい電圧Ｖｔｈｅｃに調整するために、ビッ
トライン選択トランジスタ２００のゲートにゲーティン
グ用高電圧Ｖｐｐｂを印加し、１番目から７番目までの
セルトランジスタＣＴ１〜ＣＴ７のゲートにもＶｐｐ
ｂ、例えば消去電圧Ｖｅｒと同値の１３Ｖを印加する。
勿論、ストリング選択トランジスタＳＴのゲートにもＶ
ｐｐｂが印加される。この結果、高電圧供給手段１００
による高電圧ＶｐｂがセルトランジスタＣＴ８のドレイ
ンに印加される。このとき、セルトランジスタＣＴ８の
ゲートには最適しきい電圧対応電圧Ｖｔｈｇ、例えば４
Ｖが供給される。この場合、ゲーティング用高電圧Ｖｐ
ｐｂのレベルは、高電圧ＶｐｂがセルトランジスタＣＴ
８のドレインまで達するのに十分なレベルにある必要が
ある。そして、最適しきい電圧Ｖｔｈｅｃのレベルは２
〜３Ｖのレベルに設定される。
圧を最適しきい電圧Ｖｔｈｅｃに調整するために、ビッ
トライン選択トランジスタ２００のゲートにゲーティン
グ用高電圧Ｖｐｐｂを印加し、１番目から７番目までの
セルトランジスタＣＴ１〜ＣＴ７のゲートにもＶｐｐ
ｂ、例えば消去電圧Ｖｅｒと同値の１３Ｖを印加する。
勿論、ストリング選択トランジスタＳＴのゲートにもＶ
ｐｐｂが印加される。この結果、高電圧供給手段１００
による高電圧ＶｐｂがセルトランジスタＣＴ８のドレイ
ンに印加される。このとき、セルトランジスタＣＴ８の
ゲートには最適しきい電圧対応電圧Ｖｔｈｇ、例えば４
Ｖが供給される。この場合、ゲーティング用高電圧Ｖｐ
ｐｂのレベルは、高電圧ＶｐｂがセルトランジスタＣＴ
８のドレインまで達するのに十分なレベルにある必要が
ある。そして、最適しきい電圧Ｖｔｈｅｃのレベルは２
〜３Ｖのレベルに設定される。
【００２８】これをより明確に理解するために、図８Ｂ
を用いて説明する。セルトランジスタＣＴ８のドレイン
に印加される高電圧Ｖｐｂのレベルがゲートに印加され
るＶｔｈｇより高いので、フローティングゲートにある
過剰電子（第１消去後にしきい電圧を高くする要因であ
る）がドレインの方に、トンネル現象により１００Åの
酸化膜（トンネル部絶縁膜）を通って移動する。すなわ
ち、しきい電圧が最適しきい電圧Ｖｔｈｅｃになるまで
プログラム動作が遂行されるものである。
を用いて説明する。セルトランジスタＣＴ８のドレイン
に印加される高電圧Ｖｐｂのレベルがゲートに印加され
るＶｔｈｇより高いので、フローティングゲートにある
過剰電子（第１消去後にしきい電圧を高くする要因であ
る）がドレインの方に、トンネル現象により１００Åの
酸化膜（トンネル部絶縁膜）を通って移動する。すなわ
ち、しきい電圧が最適しきい電圧Ｖｔｈｅｃになるまで
プログラム動作が遂行されるものである。
【００２９】セルトランジスタＣＴ８のしきい電圧が最
適しきい電圧Ｖｔｈｅｃのレベルに到達すると、セルト
ランジスタＣＴ８はターンオンして高電圧供給手段１０
０による電流Ｉｐｂを流すようになる。この電流Ｉｐｂ
がターンオンされたセルトランジスタＣＴ８を通じて接
地電圧Ｖｓｓ端に流れるので、セルトランジスタＣＴ８
のドレインに印加された高電圧Ｖｐｂのレベルは図３示
した高電圧供給手段１００の電流−電圧特性にしたがっ
て低下する。したがって、セルトランジスタＣＴ８にお
いてはこれ以上の自動プログラム動作は行われないこと
がわかる。
適しきい電圧Ｖｔｈｅｃのレベルに到達すると、セルト
ランジスタＣＴ８はターンオンして高電圧供給手段１０
０による電流Ｉｐｂを流すようになる。この電流Ｉｐｂ
がターンオンされたセルトランジスタＣＴ８を通じて接
地電圧Ｖｓｓ端に流れるので、セルトランジスタＣＴ８
のドレインに印加された高電圧Ｖｐｂのレベルは図３示
した高電圧供給手段１００の電流−電圧特性にしたがっ
て低下する。したがって、セルトランジスタＣＴ８にお
いてはこれ以上の自動プログラム動作は行われないこと
がわかる。
【００３０】その次に順次遂行されていくセルトランジ
スタＣＴ７、…、ＣＴ１に対する動作過程も上記と同様
に行なわれる。すなわち、第２消去動作が行なわれるセ
ルトランジスタのゲートにのみ最適しきい電圧対応電圧
Ｖｔｈｇが印加され、一方、該セルトランジスタとビッ
トラインとの間に位置したセルトランジスタのゲートに
はゲーティング用高電圧Ｖｐｐｂが印加されると共に、
該セルトランジスタと接地電圧端との間に位置したセル
トランジスタ（既に第２消去動作が完了して適正のしき
い電圧を有するものである）のゲートにはターンオン電
圧５Ｖが印加されるものである。このような操作によっ
て、図７に示すように、セルトランジスタのしきい電圧
は適正なレベルＶｔｈｅｃに最適化されることがわか
る。
スタＣＴ７、…、ＣＴ１に対する動作過程も上記と同様
に行なわれる。すなわち、第２消去動作が行なわれるセ
ルトランジスタのゲートにのみ最適しきい電圧対応電圧
Ｖｔｈｇが印加され、一方、該セルトランジスタとビッ
トラインとの間に位置したセルトランジスタのゲートに
はゲーティング用高電圧Ｖｐｐｂが印加されると共に、
該セルトランジスタと接地電圧端との間に位置したセル
トランジスタ（既に第２消去動作が完了して適正のしき
い電圧を有するものである）のゲートにはターンオン電
圧５Ｖが印加されるものである。このような操作によっ
て、図７に示すように、セルトランジスタのしきい電圧
は適正なレベルＶｔｈｅｃに最適化されることがわか
る。
【００３１】図９は、実際のＥＥＰＲＯＭセルアレイ上
での本発明の実施例を示す。そして図１０で、図９の実
施例において使用される信号の電圧波形とそのタイミン
グを示す。図９のメモリセルアレイの等価回路図におい
ては、高電圧供給手段１００としてＰ形ＭＯＳトランジ
スタを使用している。このＰ形ＭＯＳトランジスタのゲ
ートを制御する回路１１０はクロックΦにより出力が決
定される。Ｖｒｅｆは所定の基準電圧である。図１０か
らわかるように、クロックΦのレベルが５ＶとなってＮ
ＭＯＳトランジスタ１０１をターンオンさせなければ第
２消去動作は遂行されない。１つのワードラインに連結
されたセルトランジスタは１つのページを成しており、
前述の第２消去動作は８ページから１ページまでページ
単位で順次行われる。
での本発明の実施例を示す。そして図１０で、図９の実
施例において使用される信号の電圧波形とそのタイミン
グを示す。図９のメモリセルアレイの等価回路図におい
ては、高電圧供給手段１００としてＰ形ＭＯＳトランジ
スタを使用している。このＰ形ＭＯＳトランジスタのゲ
ートを制御する回路１１０はクロックΦにより出力が決
定される。Ｖｒｅｆは所定の基準電圧である。図１０か
らわかるように、クロックΦのレベルが５ＶとなってＮ
ＭＯＳトランジスタ１０１をターンオンさせなければ第
２消去動作は遂行されない。１つのワードラインに連結
されたセルトランジスタは１つのページを成しており、
前述の第２消去動作は８ページから１ページまでページ
単位で順次行われる。
【００３２】上述の本発明の実施例で使用されたゲーテ
ィング用高電圧ＶｐｐｂはＥＥＰＲＯＭ内で通常的に使
用される高電圧発生回路を利用して発生させることがで
きるものである。
ィング用高電圧ＶｐｐｂはＥＥＰＲＯＭ内で通常的に使
用される高電圧発生回路を利用して発生させることがで
きるものである。
【００３３】以上の説明では、ＮＡＮＤ論理型のＥＥＰ
ＲＯＭのメモリセルの消去動作に伴う過剰消去を回復さ
せる目的についてのみ述べたが、本発明はこのような消
去動作に限定されるものではない。
ＲＯＭのメモリセルの消去動作に伴う過剰消去を回復さ
せる目的についてのみ述べたが、本発明はこのような消
去動作に限定されるものではない。
【００３４】
【発明の効果】以上述べてきたように本発明によるＮＡ
ＮＤ型ＥＥＰＲＯＭは、過剰消去されたセルを最適のし
きい電圧に調整できるので、セルの不均一性による影響
を受けることがなく、高集積化に大変有利であるばかり
でなく、過剰消去を確実に防止できるのでデバイスの信
頼性が向上するという効果がある。
ＮＤ型ＥＥＰＲＯＭは、過剰消去されたセルを最適のし
きい電圧に調整できるので、セルの不均一性による影響
を受けることがなく、高集積化に大変有利であるばかり
でなく、過剰消去を確実に防止できるのでデバイスの信
頼性が向上するという効果がある。
【図１】本発明の実施例によるＮＡＮＤ型ＥＥＰＲＯＭ
の１単位のストリングの等価回路図。
の１単位のストリングの等価回路図。
【図２】図１の実施例において第１消去動作及び第２消
去動作を行う場合の実施例を示す電圧状態図。
去動作を行う場合の実施例を示す電圧状態図。
【図３】図１の実施例における高電圧供給手段の電流−
電圧特性図。
電圧特性図。
【図４】図１の実施例の第１消去動作後のセルの電流−
電圧特性図。
電圧特性図。
【図５】図１の実施例の第１消去動作後のセルのしきい
電圧分布図。
電圧分布図。
【図６】図１の実施例における第２消去動作時に選択さ
れたセルの等価回路図。
れたセルの等価回路図。
【図７】図１の実施例の第２消去動作後のセルのしきい
電圧分布図。
電圧分布図。
【図８】セルトランジスタ内での電子の移動状態を示す
説明図。
説明図。
【図９】本発明をＥＥＰＲＯＭのメモリセルアレイに適
用した場合の実施例を示す回路図。
用した場合の実施例を示す回路図。
【図１０】図９の実施例の第１消去動作時及び第２消去
動作時の各要部の電圧波形図。
動作時の各要部の電圧波形図。
【図１１】従来のＮＡＮＤ型ＥＥＰＲＯＭの単位ストリ
ングの等価回路図。
ングの等価回路図。
【図１２】図１１の回路における消去、書込み、及び読
出し時の電圧の状態を示す説明図。
出し時の電圧の状態を示す説明図。
【図１３】図１１の回路における消去されたセル及びプ
ログラムされたセルの電流−電圧特性図。
ログラムされたセルの電流−電圧特性図。
【図１４】図１１の回路における消去されたセルのしき
い電圧分布図。
い電圧分布図。
ＣＴ１〜ＣＴ８ セルトランジスタ ＳＴ ストリング選択トランジスタ ＧＴ 接地接続トランジスタ ＢＬ ビットライン ＷＬ１〜ＷＬ８ ワードライン １００ 高電圧供給手段 ２００ ビットライン選択トランジスタ
Claims (3)
- 【請求項１】 ビットラインから接地電圧端の間にチャ
ネルが直列に接続され、そして各ワードラインに制御ゲ
ートがそれぞれ接続された複数のフローティングゲート
形セルトランジスタを有するメモリストリングと、ビッ
トラインとメモリストリングとの間に接続されたストリ
ング選択トランジスタと、メモリストリングと接地電圧
端との間に接続された接地接続トランジスタと、高電圧
をビットラインへ供給する高電圧供給手段と、この高電
圧供給手段とビットラインとの間にチャネルが接続され
たビットライン選択トランジスタと、を備えた電気的消
去可能でプログラム可能な読出し専用メモリの消去方法
であって、 ビットライン選択トランジスタをオフ、またストリング
選択トランジスタ及び接地接続トランジスタをオンにし
ておいて、各セルトランジスタの制御ゲートに消去電圧
を印加することでセルトランジスタのフローティングゲ
ートに電子を注入し、セルトランジスタを一括消去する
第１消去過程と、 この第１消去動作で過剰消去されたセルトランジスタの
制御ゲートに最適しきい電圧対応電圧を印加し、そし
て、この過剰消去されたセルトランジスタとストリング
選択トランジスタとの間に位置したセルトランジスタの
制御ゲート、ビットライン選択トランジスタのゲート、
及びストリング選択トランジスタのゲートにゲーティン
グ用高電圧を印加してオンとし、更に、前記過剰消去さ
れたセルトランジスタよりも接地側に位置した各トラン
ジスタをオンとして、高電圧供給手段による高電圧を前
記過剰消去されたセルトランジスタへ伝え該セルトラン
ジスタのフローティングゲートにある過剰電子を放出さ
せて最適しきい電圧を設定する第２消去過程と、を行う
ことを特徴とする消去方法。 - 【請求項２】 第２消去過程を、接地接続トランジスタ
に接続した一番接地側のセルトランジスタから順にスト
リング選択トランジスタに接続したセルトランジスタま
で連続的に実施していく請求項１記載の消去方法。 - 【請求項３】 半導体基板に連続して配置されたソース
拡散領域、チャネル領域、ドレイン拡散領域の３領域上
に、トンネル絶縁膜、フローティングゲート、第２絶縁
膜、制御ゲートを順次形成してなる電界効果形トランジ
スタをメモリセルとし、該メモリセルを所定数直列接続
してなるＮＡＮＤ型構造のセルアレイを備えた電気的消
去可能でプログラム可能な読出し専用メモリの消去方法
において、消去後の過剰消去メモリセルに最適しきい電
圧を設定するために、その過剰消去メモリセルの前記ド
レイン拡散領域を少なくとも定電流型電流制限装置を通
して第１電圧源の正極に接続すると共に該過剰消去メモ
リセルの前記ソース拡散領域を間接的に該第１電圧源の
負極に接続して第１電圧源の電流経路を形成し、そして
この過剰消去メモリセルの前記制御ゲートに、当該メモ
リセルの目的とする消去しきい電圧に対応した、第１電
圧源によるドレイン拡散領域の初期電位より低いゲート
電位を印加し、このゲート電位により前記チャネル領域
が導通するまで時間を経過させることを特徴とする消去
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1991P14096 | 1991-08-14 | ||
| KR1019910014096A KR940008204B1 (ko) | 1991-08-14 | 1991-08-14 | 낸드형 플래쉬 메모리의 과도소거 방지장치 및 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218357A JPH05218357A (ja) | 1993-08-27 |
| JP2568792B2 true JP2568792B2 (ja) | 1997-01-08 |
Family
ID=19318639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21695092A Expired - Fee Related JP2568792B2 (ja) | 1991-08-14 | 1992-08-14 | 電気的消去可能でプログラム可能な読出し専用メモリの消去方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5299166A (ja) |
| JP (1) | JP2568792B2 (ja) |
| KR (1) | KR940008204B1 (ja) |
| DE (1) | DE4226847C2 (ja) |
| GB (1) | GB2259171B (ja) |
| TW (1) | TW200589B (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371706A (en) * | 1992-08-20 | 1994-12-06 | Texas Instruments Incorporated | Circuit and method for sensing depletion of memory cells |
| JP2644426B2 (ja) * | 1993-04-12 | 1997-08-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5471423A (en) * | 1993-05-17 | 1995-11-28 | Nippon Steel Corporation | Non-volatile semiconductor memory device |
| KR0169412B1 (ko) * | 1995-10-16 | 1999-02-01 | 김광호 | 불휘발성 반도체 메모리 장치 |
| KR0169420B1 (ko) * | 1995-10-17 | 1999-02-01 | 김광호 | 불 휘발성 반도체 메모리의 데이타 리드 방법 및 그에 따른 회로 |
| KR980005016A (ko) * | 1996-06-29 | 1998-03-30 | 김주용 | 플래쉬 메모리 소자의 소거방법 |
| TW338165B (en) * | 1996-09-09 | 1998-08-11 | Sony Co Ltd | Semiconductor nand type flash memory with incremental step pulse programming |
| US5729491A (en) * | 1996-11-12 | 1998-03-17 | Samsung Electronics Co., Ltd. | Nonvolatile integrated circuit memory devices having ground interconnect lattices with reduced lateral dimensions |
| US6426910B1 (en) | 2000-08-30 | 2002-07-30 | Micron Technology, Inc. | Enhanced fuse configurations for low-voltage flash memories |
| US7233522B2 (en) | 2002-12-31 | 2007-06-19 | Sandisk 3D Llc | NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same |
| US7505321B2 (en) * | 2002-12-31 | 2009-03-17 | Sandisk 3D Llc | Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same |
| US20050128807A1 (en) * | 2003-12-05 | 2005-06-16 | En-Hsing Chen | Nand memory array incorporating multiple series selection devices and method for operation of same |
| US7023739B2 (en) * | 2003-12-05 | 2006-04-04 | Matrix Semiconductor, Inc. | NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same |
| US7221588B2 (en) * | 2003-12-05 | 2007-05-22 | Sandisk 3D Llc | Memory array incorporating memory cells arranged in NAND strings |
| US7251160B2 (en) * | 2005-03-16 | 2007-07-31 | Sandisk Corporation | Non-volatile memory and method with power-saving read and program-verify operations |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8304256A (nl) * | 1983-12-09 | 1985-07-01 | Philips Nv | Halfgeleiderinrichting. |
| JP2726432B2 (ja) * | 1988-05-10 | 1998-03-11 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| US4939690A (en) * | 1987-12-28 | 1990-07-03 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND cell structure that suppresses memory cell threshold voltage variation |
| JP2718716B2 (ja) * | 1988-09-30 | 1998-02-25 | 株式会社東芝 | 不揮発性半導体メモリ装置およびそのデータ書替え方法 |
| KR910004166B1 (ko) * | 1988-12-27 | 1991-06-22 | 삼성전자주식회사 | 낸드쎌들을 가지는 전기적으로 소거 및 프로그램 가능한 반도체 메모리장치 |
| US5075890A (en) * | 1989-05-02 | 1991-12-24 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with nand cell |
| JP2725086B2 (ja) * | 1991-02-08 | 1998-03-09 | 富士通株式会社 | 不揮発性半導体記憶装置の消去方法 |
-
1991
- 1991-08-14 KR KR1019910014096A patent/KR940008204B1/ko not_active IP Right Cessation
-
1992
- 1992-07-28 US US07/920,643 patent/US5299166A/en not_active Expired - Lifetime
- 1992-08-08 TW TW081106278A patent/TW200589B/zh active
- 1992-08-13 DE DE4226847A patent/DE4226847C2/de not_active Expired - Lifetime
- 1992-08-14 GB GB9217371A patent/GB2259171B/en not_active Expired - Lifetime
- 1992-08-14 JP JP21695092A patent/JP2568792B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB9217371D0 (en) | 1992-09-30 |
| KR930005031A (ko) | 1993-03-23 |
| US5299166A (en) | 1994-03-29 |
| GB2259171B (en) | 1995-08-02 |
| JPH05218357A (ja) | 1993-08-27 |
| TW200589B (ja) | 1993-02-21 |
| GB2259171A (en) | 1993-03-03 |
| DE4226847A1 (de) | 1993-02-18 |
| DE4226847C2 (de) | 1994-06-30 |
| KR940008204B1 (ko) | 1994-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6567316B1 (en) | Nonvolatile semiconductor memory device and method of erasing data of nonvolatile semiconductor memory device | |
| JP3810985B2 (ja) | 不揮発性半導体メモリ | |
| US6620682B1 (en) | Set of three level concurrent word line bias conditions for a nor type flash memory array | |
| JP3843187B2 (ja) | ナンドタイプセルアレーを含む不揮発性メモリ装置のプログラム方法 | |
| US6498752B1 (en) | Three step write process used for a nonvolatile NOR type EEPROM memory | |
| US5357476A (en) | Apparatus and method for erasing a flash EEPROM | |
| JP3652453B2 (ja) | 半導体メモリ装置 | |
| US6363013B1 (en) | Auto-stopped page soft-programming method with voltage limited component | |
| US8174882B2 (en) | Method of programming a non-volatile memory device for enhancing a channel boosting of a bit line inhibited from programming | |
| US6577540B2 (en) | Flash memory device capable of preventing an over-erase of flash memory cells and erase method thereof | |
| US7190624B2 (en) | Flash memory device capable of preventing an over-erase of flash memory cells and erase method thereof | |
| JP2568792B2 (ja) | 電気的消去可能でプログラム可能な読出し専用メモリの消去方法 | |
| JP3974778B2 (ja) | 不揮発性半導体メモリ装置およびそのデータ消去方法 | |
| US6404681B1 (en) | Method for erasing data from a non-volatile semiconductor memory device | |
| JPH1131391A (ja) | 不揮発性半導体記憶装置 | |
| US6452840B1 (en) | Feedback method to optimize electric field during channel erase of flash memory devices | |
| JP4426082B2 (ja) | 読出時間を短縮させる不揮発性半導体メモリ装置 | |
| KR100525910B1 (ko) | 플래시 메모리 셀의 프로그램 방법 및 이를 이용한 낸드플래시 메모리의 프로그램 방법 | |
| JP4606682B2 (ja) | 昇圧されたワード線電圧のプロセス変動を最小限にするワード線ブースタのためのトリミング方法およびシステム | |
| US6285588B1 (en) | Erase scheme to tighten the threshold voltage distribution of EEPROM flash memory cells | |
| US5579261A (en) | Reduced column leakage during programming for a flash memory array | |
| JPH05326981A (ja) | 不揮発性半導体記憶装置 | |
| US6266280B1 (en) | Method of programming nonvolatile semiconductor device at low power | |
| JPH0512889A (ja) | 不揮発性半導体記憶装置 | |
| JP4273558B2 (ja) | 不揮発性半導体記憶装置およびその消去ベリファイ方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081003 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091003 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |