DE4226847A1 - Einrichtung und verfahren zum verhindern einer uebermaessigen loeschung von flash-speichern vom nand-typ - Google Patents

Description

Die vorliegende Erfindung betrifft einen nichtflüchtigen Flash-Speicher vom NAND-Typ und insbesondere eine Einrichtung gemäß dem Ober­ begriff des Anspruches 1 und ein Verfahren gemäß dem Oberbegriff des Anspruches 9.

Im allgemeinen besteht bei elektrisch löschbaren und programmierba­ ren Nur-Lese-Speichern (die im folgenden als "EEPROM" bezeichnet werden), die einen bestimmten Typ von nichtflüchtigen Speicherein­ richtungen bilden, die Neigung, wegen der zunehmenden Steigerung der Komplexität von Speichereinrichtungen eine NAND-Logikstruktur zu verwenden. Eine derartige NAND-Logikstruktur umfaßt String-Ein­ heiten (d. h. Einheiten von logisch geordneten Elementen), von denen jede ein einzelnes Bit erzeugt. Eine String-Einheit umfaßt Zellentransi­ storen, die zwischen einem Stringauswahl-Transistor und einem Mas­ sekopplungs-Transistor in Reihe geschaltet sind.

Eine Zelle enthält einen Transistor mit schwebendem Gate. Die in der Zelle gespeicherte, notwendige Information wird gemäß einem vorge­ gebenen Programm gelesen. Diese Information wird durch die Erfas­ sung der Schwellenspannung einer ausgewählten Zelle wiederherge­ stellt, wobei diese Schwellenspannung in Abhängigkeit davon, ob sich die Zelle im programmierten oder im gelöschten Zustand befindet, ver­ ändert wird. Ein herkömmliches EEPROM vom NAND-Typ ist bei­ spielsweise aus den IEEE Journals of Solid-State Circuit, August 1989 (S. 1238-1243) und April 1990 (S. 417-424) bekannt.

In Fig. 2A ist eine äquivalente Schaltung einer String-Einheit eines herkömmlichen EEPROMs vom NAND-Typ gezeigt, wie es in den obenerwähnten Referenzen offenbart ist. Eine Sting-Einheit enthält ei­ nen Stringauswahl-Transistor ST, acht in Kaskade geschaltete Zellen­ transistoren CT1 bis CT8 und einen Massekopplungs-Transistor GT, der dazu dient, in einer Programmierungs- oder Schreibbetriebsart ei­ nen Zellenstrom zu verhindern und in einer Lesebetriebsart den Zel­ lenstrom mit der Massespannung V_ss zu verbinden.

Eine Stringauswahl-Leitung SSL ist mit dem Gate des Stringauswahl- Transistors verbunden. Mit jedem der Gates der Zellentransistoren CT1 bis CT8 ist jeweils eine der Wortleitungen WL1 bis WL8 verbun­ den. Mit dem Gate des Massekopplungs-Transistors GT ist eine Mas­ seauswahl-Leitung GSL verbunden.

Nun wird mit Bezug auf die Fig. 2A und 2B der Betrieb einer derarti­ gen herkömmlichen String-Einheit beschrieben.

In der Löschbetriebsart werden an eine Bitleitung BL 0 V, an die Mas­ seauswahl-Leitung GSL 5 V und an die Wortleitungen WL1 bis WL8 eine Löschspannung V_er von 13 V angelegt. Dann fließen die Elektro­ nen im Substrat durch den "Fowler-Nordhim"-Tunneleffekt in die schwebenden Gates, wodurch die in sämtlichen Zellen gespeicherte In­ formation gelöscht wird. Zu diesem Zeitpunkt beträgt die Schwellen­ spannung in den Zellentransistoren zwischen 2 und 3 V.

Wenn in der sechsten Zelle CT6 eine Programmierungs- oder Schreib­ operation ausgeführt wird, wird an die Stringauswahl-Leitung SSL und an die Wortleitungen WL1 bis WL5 eine Programmierungsspannung V_pr von 20 V angelegt, während an die Wortleitungen WL6 bis WL8 (die die ausgewählte Wortleitung WL6 enthalten) und an die Masse­ auswahl-Leitung GSL eine Spannung von 0 V angelegt wird. Dann wird zwischen dem schwebenden Gate und dem Drain des ausgewähl­ ten Zellentransistors CT6 ein elektrisches Feld erzeugt, derart, daß die Elektronen im schwebenden Gate zum Drain entladen werden. Zu die­ sem Zeitpunkt liegt die Schwellenspannung des Zellentransistors CT6 ungefähr zwischen -4 und -3 V.

Wenn im ausgewählten Zellentransistor CT6 eine Leseoperation ausge­ führt wird, wird nur an die Wortleitung WL6 die Spannung von 0 V angelegt, während an die übrigen Wortleitungen WL1 bis WL5, WL7 und WL8, an die Stringauswahl-Leitung SSL und an die Masseaus­ wahl-Leitung GSL jeweils eine Spannung von 5 V angelegt wird. Dann wird auf der Bitleitung BL die Spannungsdifferenz (oder Schwellen­ spannung) zwischen der Source und dem Drain der ausgewählten Zelle CT6 erfaßt. Wenn die Schwellenspannung zwischen 2 und 3 V liegt, werden die Daten als "1" gelesen, was bedeutet, daß im schwebenden Gate Elektronen vorhanden sind. Wenn die Schwellenspannung zwi­ schen -4 und -3 V liegt, werden die Daten als "0" gelesen, was bedeu­ tet, daß sich im schwebenden Gate keine Elektronen befinden.

In Fig. 2C sind die Strom-Spannungs-Kennlinien einer gelöschten Zelle (Kurve 12) und einer programmierten Zelle (Kurve 11) gezeigt. Die Schwellenspannung V_ther der gelöschten Zelle wird zwischen 2 und 3 V gesetzt, während die Schwellenspannung V_thpr der programmierten Zelle zwischen -4 und -3 V gesetzt wird.

Obwohl gefordert ist, daß die Schwellenspannung der gelöschten Zellen im Bereich zwischen 2 und 3 V liegt, können Zellen 21, 22 und 23 mit einer Schwellenspannung jenseits dieses Bereichs vorhanden sein, wie in Fig. 2D gezeigt ist. Diese Figur dient der detaillierten Erläuterung der Schwellenspannung-Verteilung in den gelöschten Zellen; eine der­ artige Verteilung wird durch eine Ungleichmäßigkeit der Zellen auf­ grund ihrer hohen Komplexität bewirkt. Wenn darüber hinaus die Löschzeit erhöht wird, um die Schwellenspannung der zu schwach ge­ löschten (unterhalb von 2 V) und der zu stark gelöschten (oberhalb von 3 V) Zellen auf den richtigen Pegel einzustellen, wird die Schwellen­ spannung der zu stark gelöschten Zellen weiter erhöht, weil der Lösch­ vorgang gleichzeitig an allen Zellen der String-Einheit ausgeführt wird.

Wenn daher der dritte Zellentransistor CT3 zu stark gelöscht worden ist und eine Schwellenspannung von mehr als 5 V besitzt, kann er nicht auf Durchlaß geschaltet werden, um ausgelesen zu werden, weil die Gate-Spannung niedriger als die Schwellenspannung ist. Außerdem können die zu stark gelöschten Zellen nicht programmiert werden, um in ihnen Daten zu speichern.

Es ist daher die Aufgabe der vorliegenden Erfindung, eine Einrichtung zu schaffen, bei der eine optimale Löschung der Speicherzellen eines EEPROMs vom NAND-Typ erzielt werden kann.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Verfahren zu schaffen, bei dem eine optimale Löschung der Speicherzellen eines EEPROMs vom NAND-Typ erzielt werden kann.

Die erste Aufgabe wird bei einer Einrichtung der gattungsgemäßen Art erfindungsgemäß gelöst durch die Merkmale im kennzeichnenden Teil des Anspruches 1.

Die zweite Aufgabe wird bei einem Verfahren der gattungsgemäßen Art erfindungsgemäß gelöst durch die Merkmale im kennzeichnenden Teil des Anspruches 9.

Weitere Aufgaben, Merkmale und Vorteile der Erfindung sind in den Neben- und Unteransprüchen, die sich auf bevorzugte Ausführungs­ formen der vorliegenden Erfindung beziehen, angegeben.

Die Erfindung wird im folgenden anhand einer bevorzugten Ausfüh­ rungsform mit Bezug auf die Zeichnungen näher erläutert; es zeigen:

Fig. 1A eine erfindungsgemäße, äquivalente Schaltung einer String- Einheit in einem nichtflüchtigen Speicher vom NAND-Typ;

Fig. 1B eine Tabelle zur Erläuterung des erfindungsgemäßen Verfah­ rens des Löschens, Beschreibens und Lesens der Zellen;

Fig. 1C einen Graphen zur Erläuterung der Strom-Spannungs-Kenn­ linie der in Fig. 1A gezeigten Stromquelle;

Fig. 1D einen Graphen zur Erläuterung der Strom-Spannungs-Kenn­ linie der Zellen von Fig. 1A nach dem primären Löschungs­ schritt;

Fig. 1E einen Graphen zur Erläuterung der Schwellenspannung-Ver­ teilung in den Zellen von Fig. 1A nach dem primären Löschungsschritt;

Fig. 1F eine äquivalente Schaltung einer ausgewählten Zelle von Fig. 1A, wenn der sekundäre Löschungsschritt ausgeführt wird;

Fig. 1G einen Graphen zur Erläuterung der Schwellenspannung-Ver­ teilung der Zellen nach der sekundären Löschung;

Fig. 2A eine äquivalente Schaltung einer String-Einheit in einem her­ kömmlichen Flash-Speicher vom NAND-Typ;

Fig. 2B eine Tabelle zur Erläuterung des Verfahrens des Löschens, Be­ schreibens und Lesens der Zellen in der in Fig. 2A gezeigten herkömmlichen Schaltung;

Fig. 2C einen Graphen zur Erläuterung der Strom-Spannungs-Kennli­ nien der gelöschten und der programmierten Zellen in Fig. 2A;

Fig. 2D einen Graphen zur Erläuterung der Schwellenspannung-Ver­ teilung der gelöschten Zellen von Fig. 2A;

Fig. 3 eine schematische Darstellung einer Schaltung gemäß einer Ausführungsform der Erfindung; und

Fig. 4 eine Darstellung zur Erläuterung der Spannungszustände der erfindungsgemäßen Schaltung.

In Fig. 1A ist eine Schaltung mit einem Stringauswahl-Transistor ST, einem Massekopplungs-Transistor GT und acht in Kaskade geschalteten Zellentransistoren CT1 bis CT8 gezeigt. Dieser Aufbau ist im wesent­ lichen gleich dem Aufbau von Fig. 2A. Die erfindungsgemäße Schal­ tung von Fig. 1A ist jedoch außerdem mit einer Hochspannungs-Ver­ sorgungseinrichtung 100 und einem Bitleitungsauswahl-Transistor 200, die zwischen einer Hochspannung V_pb und einer Bitleitung BL in Reihe geschaltet sind, versehen.

In Fig. 1B ist der Zustand der in der erfindungsgemäßen Schaltung verwendeten Löschspannungen gezeigt. Es wird darauf hingewiesen, daß die Löschoperation erfindungsgemäß in primäre und sekundäre Löschschritte unterteilt ist. Der primäre Löschschritt so ausgeführt, wie mit Bezug auf Fig. 2A bereits beschrieben worden ist. In der vorlie­ genden Ausführungsform der Erfindung wird als Hochspannungs-Ver­ sorgungseinrichtung 100 eine unabhängige Stromquelle verwendet. Es kann jedoch jede Spannungsquelle verwendet werden, falls diese eine Strom-Spannungs-Kennlinie wie in Fig. 1C gezeigt besitzt, wobei I_pb bzw. V_BL der Strom der Hochspannungsquelle bzw. die Spannung der Bitleitung sind.

Wie erwähnt, ist die Löschoperation erfindungsgemäß in zwei Schritte unterteilt. Der primäre Löschschritt dient dazu, die Zellen in der String-Einheit des Speichers auf herkömmliche Weise zu löschen, wäh­ rend der sekundäre Löschschritt der Einstellung der Schwellenspan­ nung der zu stark gelöschten Zellentransistoren auf den richtigen Pegel zwischen 2 und 3 V dient.

Wie in Fig. 1B und in Fig. 4 gezeigt, wird im primären Löschungs­ schritt an die Bitleitung BL und an das Gate SBG des Bitleitungsaus­ wahl-Transistors 200 jeweils eine Spannung von 0 V angelegt. Dadurch wird der Bitleitungsauswahl-Transistor 200 in den Sperrzustand ver­ setzt, so daß die Hochspannung V_pb der Hochspannungs-Versorgungs­ einrichtung 100 die Bitleitung nicht beeinflussen kann. An die Gates des Stringauswahl-Transistors ST und des Massekopplungs-Transistors GT wird jeweils eine Spannung von 5 V angelegt, während an die Gates sämtlicher Zellentransistoren CT1 bis CT8 jeweils eine Lösch­ spannung V_er von 13 V angelegt wird.

Wie in den Fig. 1D und 1E gezeigt, in denen I_DS, V_G und V_t den Strom zwischen dem Drain und der Source bzw. die Gatespannung bzw. die Schwellenspannung der Zelle darstellen, wobei die Schwellenspannung der gelöschten Zellen höher als die richtige Schwellenspannung V_thec ist, was bedeutet, daß ein zu stark gelöschter Zustand vorliegt. In den Fig. 2D und 2E sind aus Gründen der Erläuterung sämtliche Zellen der String-Einheit in einem zu stark gelöschten Zustand gezeigt, in der Praxis können jedoch lediglich einige Zellen zu stark gelöscht sein.

Der sekundäre Löschschritt dient der optimalen Einstellung der Schwellenspannung der zu stark gelöschten Zellen auf den richtigen Wert V_thec; dieser sekundäre Löschschritt wird nacheinander ausgehend von der achten Zelle CT8 bis zur ersten Zelle CT1 ausgeführt.

Für die Einstellung der Schwellenspannung des Zellentransistors CT8 auf den optimalen Wert V_thec wird an die Gates des Bitleitungsauswahl- Transistors 200, des ersten bis siebten Zellentransistors CT1 bis CT7 und an den Stingauswahl-Transistor ST eine Gate-Hochspannung V_ppb angelegt. Dann wird die Hochspannung V_pb von der Hochspannungs- Versorgungseinrichtung 100 an den Drain des Zellentransistors CT8 übertragen. Währenddessen wird an das Gate dieses Zellentransistors CT8 die optimale Schwellenspannung V_thec angelegt. Hierbei sollte der Pegel der Gate-Hochspannung V_ppb hoch genug sein, um die Hoch­ spannung V_pb an den Drain des Zellentransistors CT8 zu übertragen, wobei der Pegel der optimalen Schwellenspannung V_thec auf einen Wert zwischen 2 und 3 V gesetzt ist. Wie genauer in Fig. 1G gezeigt, tun­ neln die im schwebenden Gate verbleibenden Elektronen, die den An­ stieg der Schwellenspannung nach dem primären Löschschritt verursa­ chen, in den Drain, weil der Pegel der an den Drain des Zellentransi­ stors CT8 angelegten Hochspannung V_pb höher als die an das Gate an­ gelegte optimale Schwellenspannung V_thec ist. Daher wird die Pro­ grammierungsoperation solange ausgeführt, bis die Schwellenspannung den optimalen Wert V_thec erreicht hat.

Wenn die Schwellenspannung des Zellentransistors CT8 den optimalen Wert V_thec erreicht hat, wird der Zellentransistor CT8 auf Durchlaß ge­ schaltet, so daß der Strom I_pb der Hochspannungs-Versorgungseinrich­ tung 100 durch den Zellentransistor fließt. Der Strom I_bp fließt durch den auf Durchlaß geschalteten Transistor CT8 zur Massespannung V_ss, so daß der Pegel der an den Drain des Zellentransistors CT8 angeleg­ ten Hochspannung V_pb entsprechend der Strom-Spannungs-Kennlinie der Hochspannungs-Versorgungseinrichtung 100 (siehe Fig. 2C) ab­ fällt. Folglich wird die automatische Programmieroperation am Zellen­ transistor CT8 nicht länger ausgeführt.

Die Löschoperation der Zellentransistoren CT7 bis CT1 wird auf die gleiche Weise ausgeführt. Das bedeutet, daß nur an das Gate desjeni­ gen Zellentransistors, der momentan Gegenstand der sekundären Löschung ist, die optimale Schwellenspannung V_thec angelegt wird, während an die Gates der Zellentransistoren, die sich zwischen dem gelöschten Zellentransistor und der Bitleitung befinden, die Gate-Hoch­ spannung V_ppb und an die Gates der Zellentransistoren zwischen dem gelöschten Zellentransistor und der Massespannung die Durchlaßspan­ nung von 5 V angelegt wird.

Die Zellentransistoren zwischen dem gelöschten Zellentransistor und der Massespannung besitzen bereits die optimale Schwellenspannung, weil sie bereits den sekundären Löschschritt durchlaufen haben. Auf diese Weise kann die Schwellenspannung der Zellentransistoren auf den optimalen Wert V_thec eingestellt werden, wie in Fig. 1G gezeigt ist.

In der in Fig. 3 gezeigten Ausführungsform, in der V_ref eine vorgege­ bene Referenzspannung darstellt, werden als Hochspannungs-Versor­ gungseinrichtung 100 MOS-Transistoren vom P-Typ verwendet. Der Ausgang der Schaltung 110 für die Steuerung des Gates des MOS-Transistors vom P-Typ hängt vom Taktsignal Φ ab. Der sekundäre Löschungsschritt kann nur dann ausgeführt werden, wenn das Taktsi­ gnal Φ den Pegel von 5 V besitzt, um den NMOS-Transistor 101 auf Durchlaß zu schalten. Die Zellentransistoren, die mit einer Wortleitung verbunden sind, bilden eine Seite, wobei der sekundäre Löschungs­ schritt nacheinander von der achten zur ersten Seite ausgeführt wird. Die Gate-Hochspannung V_ppb kann durch eine Hochspannungserzeu­ gungsschaltung, wie sie herkömmlicherweise in einem EEPROM ver­ wendet wird, erzeugt werden. Für die Hochspannungs-Erzeugungsein­ richtung 100, die in den Fig. 1A und 3 gezeigt ist, kann jede entspre­ chende Einrichtung verwendet werden, die die in Fig. 1C gezeigte Ausgangskennlinie besitzt.

Wie oben beschrieben, können die zu stark gelöschten Zellen in einem EEPROM vom NAND-Typ auf die optimale Schwellenspannung ein­ gestellt werden, so daß eine Ungleichmäßigkeit und eine übermäßige Löschung der Zellen verhindert wird, wodurch die Zuverlässigkeit des EEPROMs verbessert wird.

Claims (12)

1. Einrichtung für die Erzielung einer optimalen Löschung der Speicherzellen eines Flash-EEPROMs vom NAND-Typ, mit
einer Speicherstring-Einheit mit einer Bitleitung (BL), Wort­ leitungen (WL1 bis WL8) und Zellentransistoren (CT1 bis CT8), deren Gates jeweils mit einer der Wortleitungen (WL1 bis WL8) verbunden sind und deren Kanäle zwischen der Bitleitung (BL) und der Masse­ spannung (V_ss) kaskadenförmig geschaltet sind, gekennzeichnet durch
eine Hochspannungs-Versorgungseinrichtung (100), die zwi­ schen die Bitleitung (BL) und die Speicherstring-Einheit geschaltet ist und eine erste Hochspannung (V_rb) erzeugt;
einen Bitleitungsauswahl-Transistor (200), dessen Kanal zwi­ schen die Hochspannungs-Versorgungseinrichtung (100) und die Spei­ cherstring-Einheit geschaltet ist und dessen Gate mit einem Bitleitungs­ auswahl-Signal (SBG) versorgt wird; und
eine Einrichtung zum Anlegen einer Löschspannung, die in einer ersten Löschoperation an das Gate des Bitleitungsauswahl-Tran­ sistors (200) eine erste Spannung (0 V) und an die Gates der Zellen­ transistoren (CT1 bis CT8) eine Löschspannung (V_er) anlegt und in ei­ ner zweiten Löschoperation an das Gate eines ausgewählten Zellen­ transistors der Zellentransistoren (CT1 bis CT8) eine zweite Spannung (V_thec), an die Gates einer Gruppe von Zellentransistoren (CT1 bis CT8) zwischen dem ausgewählten Zellentransistor und der Massespan­ nung (V_ss) eine dritte Spannung (5 V), an die Gates einer weiteren Gruppe von Zellentransistoren zwischen der Bitleitung (BL) und dem ausgewählten Zellentransistor und an das Gate des Bitleitungsauswahl- Transistors (200) eine zweite Hochspannung (V_ppb) und an den Drain des ausgewählten Zellentransistors eine erste Hochspannung (V_pb) an­ legt.

2. Einrichtung für die Erzielung einer optimalen Löschung der Speicherzellen eines Flash-EEPROMs vom NAND-Typ gemäß An­ spruch 1, dadurch gekennzeichnet, daß die zweite Spannung (V_thec) die Schwellenspannung des ausgewählten Zellentransistors ist.

3. Einrichtung für die Erzielung einer optimalen Löschung der Speicherzellen eines Flash-EEPROMs vom NAND-Typ gemäß An­ spruch 1, dadurch gekennzeichnet, daß die Hochspannungs-Versor­ gungseinrichtung (100) die über den Bitleitungsauswahl-Transistor (200) an die Bitleitung (BL) angelegte erste Hochspannung (V_pb) nur in der zweiten Löschoperation erzeugt.

4. Einrichtung für die Erzielung einer optimalen Löschung der Speicherzellen eines Flash-EEPROMs vom NAND-Typ gemäß An­ spruch 1 oder 3, dadurch gekennzeichnet, daß der Pegel der zweiten Hochspannung (V_ppb) gleich oder größer als der Pegel der ersten Hoch­ spannung (V_pb) ist.

5. Einrichtung für die Erzielung einer optimalen Löschung der Speicherzellen eines EEPROMs mit Wortleitungen (WL1 bis WL8) und Bitleitungen (BL), gekennzeichnet durch
eine Hochspannungs-Versorgungseinrichtung (100), die mit jeder der Bitleitungen (BL) verbunden ist und eine erste Hochspannung (V_pb) erzeugt;
einen Bitleitungsauswahl-Transistor (200), der mit einem En­ de seines Kanals mit der ersten Hochspannung (V_pb) verbunden ist und an seinem Gate mit einem Bitleitungsauswahl-Signal (SBG) mit einem zweiten Hochspannungspegel (V_ppb) versorgt wird;
eine erste Gruppe von nicht gewählten Zellentransistoren, de­ ren Kanäle ausgehend vom anderen Ende des Kanals des Bitleitungs­ auswahl-Transistors (200) kaskadenförmig geschaltet sind und deren Gates gemeinsam mit der zweiten Hochspannung (V_ppb) verbunden sind;
einen Massekopplungs-Transistor (GT), der mit einem Ende seines Kanals mit der Massespannung (V_ss) und mit seinem Gate mit einer dritten Spannung (5 V) verbunden ist;
eine weitere Gruppe von nicht gewählten Zellentransistoren, deren Kanäle ausgehend vom anderen Ende des Kanals des Massekopp­ lungs-Transistors (GT) kaskadenförmig geschaltet sind und deren Gates gemeinsam mit der dritten Spannung (5 V) verbunden sind; und
einen gewählten Zellentransistor, dessen Kanal kaskaden­ förmig zwischen die eine Gruppe von nicht gewählten Zellentransisto­ ren und die andere Gruppe von nicht gewählten Zellentransistoren ge­ schaltet ist und dessen Gate mit der zweiten Spannung (V_thec) verbunden ist.

6. Einrichtung gemäß Anspruch 5, dadurch gekennzeichnet, daß die erste bzw. die dritte Spannung durch die Massespannung (V_ss) und die Quellenspannung gegeben sind.

7. Einrichtung gemäß Anspruch 5, dadurch gekennzeichnet, daß die zweite Spannung (V_thec) die Schwellenspannung des gewählten Zel­ lentransistors ist.

8. Einrichtung gemäß Anspruch 5, dadurch gekennzeichnet, daß die zweite Hochspannung (V_ppb) gleich oder größer als die erste Hoch­ spannung (V_pb) ist.

9. Verfahren für die Erzielung einer optimalen Löschung der Speicherzellen von Flash-EEPROMs, wobei ein Flash-EEPROM um­ faßt:
Speicherstring-Einheiten mit jeweils einer Bitleitung (BL), Wortleitungen (WL) und Zellentransistoren (GT), deren Gates jeweils mit einer der Wortleitungen (WL) verbunden sind und deren Kanäle zwischen der Bitleitung (BL) und der Massespannung (V_ss) kaskaden­ förmig geschaltet sind,
Stringauswahl-Transistoren (ST), die zwischen die Bitleitun­ gen (BL) und die Speicherstring-Einheiten geschaltet sind,
Massekopplungs-Transistoren (GT), die zwischen die Spei­ cherstring-Einheiten und die Massespannung (V_ss) geschaltet sind,
eine erste Hochspannungs-Versorgungseinrichtung (100), die mit den Bitleitungen (BL) verbunden ist und eine erste Hochspannung (V_pb) liefert, und
Bitleitungsauswahl-Transistoren (200), deren Kanäle zwi­ schen die Hochspannungs-Versorgungseinrichtung (100) und die Spei­ cherstring-Einheiten geschaltet sind, gekennzeichnet durch
einen ersten Schritt, in dem an die Gates der Bitleitungsaus­ wahl-Transistoren (200) und an die Stringauswahl-Transistoren (ST) gemeinsam eine erste Spannung (0 V) angelegt wird und an die Gates der Zellentransistoren (GT) eine Löschspannung (V_er) mit gegebenem Pegel und an die Massekopplungs-Transitoren (GT) eine dritte Span­ nung (5 V) angelegt wird; und
einen zweiten Schritt, in dem an die Gates der Bitleitungs­ auswahl-Transistoren (200), an die Stringauswahl-Transistoren (ST) und an die Gates einer Gruppe von nicht gewählten Zellentransistoren zwischen den Stringauswahl-Transistoren (ST) und einem ausgewählten Zellentransistor eine zweite Hochspannung (V_ppb) angelegt wird, an das Gate des ausgewählten Zellentransistors eine zweite Spannung (V_thec) angelegt wird und an die Gates einer weiteren Gruppe von nicht ge­ wählten Zellentransistoren zwischen dem ausgewählten Zellentransistor und den Massekopplungs-Transistoren (GT) und an die Gates der Mas­ sekopplungs-Transistoren (GT) eine dritte Spannung (5 V) angelegt wird.

10. Verfahren für die Erzielung einer optimalen Löschung von Speicherzellen gemäß Anspruch 9, dadurch gekennzeichnet, daß der zweite Schritt umfaßt:
einen ersten Schritt, in dem die dritte Spannung (5 V) an die Gates der Massekopplungs-Transistoren (GT) angelegt wird, die zweite Spannung (V_thec) an das Gate des ersten ausgewählten Transistors in der Nähe der Massekopplungs-Transistoren (GT) angelegt wird und die zweite Hochspannung (V_ppb) an die Gates der Bitleitungsauswahl-Tran­ sistoren (200) und der Stringauswahl-Transistoren (ST) und an die Gates der einen Gruppe von nicht gewählten Zellentransistoren zwi­ schen dem ersten ausgewählten Transistor und den Stringauswahl- Transistoren (ST) angelegt wird; und
einen zweiten Schritt, in dem die dritte Spannung (5 V) an die Gates der Massekopplungs-Transistoren (GT) angelegt wird, die zweite Spannung (V_thec) an das Gate des gewählten Zellentransistors angelegt wird und die zweite Hochspannung (V_ppb) an die Gates einer weiteren Gruppe von Zellentransistoren zwischen dem gewählten Zellentransi­ stor und den Massekopplungs-Transistoren und an die Gates der Bitlei­ tungsauswahl-Transistoren (200) und der Stringauswahl-Transistoren (ST) angelegt wird.

11. Verfahren für die Erzielung einer optimalen Löschung von Speicherzellen gemäß Anspruch 9 oder 10, dadurch gekennzeichnet, daß die zweite Spannung (V_thec) die Schwellenspannung des ersten ge­ wählten Zellentransistors ist.

12. Verfahren für die Erzielung einer optimalen Löschung von Speicherzellen gemäß Anspruch 9 oder 10, dadurch gekennzeichnet, daß die zweite Hochspannung (V_ppb) gleich oder größer als die erste Hochspannung (V_pb) ist.