JP3843187B2 - ナンドタイプセルアレーを含む不揮発性メモリ装置のプログラム方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリ装置に関するものであり、より詳しくは、ナンド（ＮＡＮＤ）タイプセルアレーを含む、電気的に消去可能な、かつ、プログラム可能な書き込み専用メモリ、すなわち、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）装置のプログラミング方法に関するものである。
【０００２】
【従来の技術】
メモリ容量を増加させるため、ナンド（ＮＡＮＤ）構造のメモリセル（以下、ナンドセルストリング（ＮＡＮＤ ｃｅｌｌ ｓｔｒｉｎｇ）と称する）を含むＥＥＰＲＯＭ装置が開発された。
【０００３】
図１は、ビットラインに各々連結されたナンドセルストリングを示す図面である。図１を参照すると、ナンドセルストリング１０２・１０４は、２つの選択トランジスターＭｓｓ、Ｍｇｓとドレーン−ソース電流通路がストリング選択トランジスターＭｓｓのソースと接地選択トランジスターＭｇｓの接地（ソース）の間に直列に連結されたメモリセルトランジスターＭ１〜Ｍｉを含む。
【０００４】
各メモリセルトランジスターＭ１〜Ｍｉは、そのチャンネルによって分離されたドレーン領域及びソース領域を含む、さらに、これらのフローティングゲートは、チャンネル表面のトンネル酸化膜上に形成され、その制御ゲートは、フローティングゲート表面の絶縁膜の間に形成される。ストリング選択トランジスターＭｓｓのドレインは、ビットラインＢＬ１又はビットラインＢＬ２と連結され、接地選択トランジスターＭｇｓのソースは、共通のソースライン（図示せず）と連結される。共通ソースラインは、プログラム時又は読出動作時には、接地される。ストリング選択トランジスターＭｓｓ及び接地選択トランジスターのゲートは、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬに、各々連結される。メモリセルトランジスターＭ１〜ＭｉのゲートはワードラインＷＬ１〜ＷＬＩに各々連結される。
【０００５】
上述のようなナンド構造は、メモリセルトランジスター当たりビットラインと連結されるコンタクトホールの数が減少することによって、ＥＥＰＲＯＭ装置におけるメモリ容量の高密度化が達成できる。
【０００６】
従来のナンド構造ＥＥＰＲＯＭ装置のプログラム動作は、次のようである。
【０００７】
一般的に、ナンド構造ＥＥＰＲＯＭ装置のメモリトランジスターをプログラムする前に消去動作が行われる。この動作から、メモリセルトランジスターＭ１〜Ｍｉの消去は、消去電圧（例えば、２０Ｖ）を半導体基板に印加し、例えば、０Ｖの基準電圧（即ち、接地電圧Ｖｇｓ）をワードラインＷＬ１〜ＷＬｉに印加することによって行われる。メモリセルトランジスターＭ１〜Ｍｉのゲートに貯蔵される電子は、Ｆ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）によって抽出され、メモリセルトランジスターＭ１〜Ｍｉは、ディプリションモード（ｄｅｐｌｅｔｉｏｎ ｍｏｄｅ）トランジスターに変わる。このとき、消去されたメモリトランジスターは、論理‘０’データを貯蔵すると仮定する。
【０００８】
続いて、図２に図示されたようなプログラム又は書き込み動作が行われる。図２は、従来のプログラム動作時のタイミング図である。例えば、メモリセルトランジスターＭ５がプログラムされると仮定する。この動作から、図２に図示されたように、まず、電源電圧Ｖｃｃ及び接地電圧Ｖｓｓがストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬに各々印加される。さらに、ビットラインＢＬ１、ＢＬ２、各々にはプログラムされるデータ状態によって接地電圧Ｖｓｓ（データ０）、又は電源電圧Ｖｃｃ（データ１）が印加される。ここで、ビットラインＢＬ１には電源電圧Ｖｃｃが印加され、ビットラインＢＬ２には接地電圧Ｖｓｓが印加されると仮定する。続いて、パス（ｐａｓｓ）電圧（Ｖｐａｓｓ）（例えば、８Ｖ）がワードラインＷＬ１〜ＷＬ４及びＷＬ６〜ＷＬｉ、即ち、選択されたワードラインＷＬ５を除外した非選択されたワードラインに印加され、半導体基板には基準電圧（例えば、接地電圧Ｖｓｓ）が印加される。所定時間が経過された後、選択されたワードラインＷＬ５と隣接なワードラインＷＬ４、ＷＬ６にはパス電圧Ｖｐａｓｓより低い電圧（例えば、接地電圧Ｖｓｓ）が印加される。次に、プログラム電圧Ｖｐｇｍ（例えば、１８Ｖ）が選択されたワードラインＷＬ５に印加される。
【０００９】
このようなプログラム動作から、電源電圧ＶｃｃのビットラインＢＬ１と連結されたストリング１０２内のストリング選択トランジスターＭｓｓは、ターンオフされて、セルストリング１０２は、フロート（ｆｌｏａｔ）される。従って、プログラム電圧Ｖｐｇｍがストリング１０２内のトランジスターＭ５の制御ゲートに印加されるとき、ストリング１０２内の選択されたセルトランジスターＭ５のソース、ドレーン、そしてチャンネルの電位は、キャパシタカップリング（ｃａｐａｃｉｔｏｒ ｃｏｕｐｌｉｎｇ）によって上昇する。即ち、制御ゲートの電位及びソース−ドレーン−チャンネル電位の差は、Ｆ−Ｎトンネリングが発生されるほど、増加されない。従って、選択されたセルトランジスターＭ５は、消去された状態をそのまま維持させる。
【００１０】
反面、ストリング１０４内の選択されたセルトランジスターＭ５のソース、ドレーン、そしてチャンネル電位は、ストリング１０４内のストリング選択トランジスターＭｓｓが接地電圧ＶｓｓのビットラインＢＬ２と連結されているため、接地電圧Ｖｇｓと同一であり、ストリング選択トランジスターＭｓｓはターンオンされる。そのため、プログラム電圧Ｖｐｇｍがストリング１０４内のトランジスターＭ５の制御ゲートに印加されるとき、電子は、Ｆ−Ｎトンネリングによって、トランジスターＭ５のフローティングゲートに捕獲され蓄積される。フローティングゲート上の多くの量の電子の捕獲と蓄積は、セルトランジジスターＭ５のスレショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を上昇させる（例えば、約６〜７Ｖ）原因になる。従って、ストリング１０４内の選択されたセルトランジスターＭ５は、エンハンスメントモード（ｅｎｈａｎｃｅｍｅｎｔ ｍｏｄｅ）トランジスターに変化され、ストリング１０４内のトランジスターＭ５は、プログラムされる。このとき、プログラムされたメモリセルトランジスターは、論理‘１’データを貯蔵させる。
【００１１】
上述のようなプログラム動作時、選択されたセルトランジスター及びストリング選択トランジスターＭｓｓの間に位置し、選択されたセルトランジスターに隣接な非選択されたトランジスターは、Ｆ−Ｎトンネリングを誘導するため、消去された状態に残すべきである。このため、プログラム方法は、接地選択トランジジスターＭｇｓに隣接なセルトランジスターＭ１からストリング選択トランジスターＭｓｓに隣接なセルトランジスターＭｉに順次的に行うべきである。
【００１２】
【発明が解決しようとする課題】
従って、本発明の目的は、プログラム順序に対する制約のない非揮発性ＮＡＮＤ構造のＥＥＰＲＯＭ装置のプログラム方法を提供することである。
【００１３】
【課題を解決するための手段】
上述のような本発明の目的を達成するための本発明の特徴によると、電気消去式プログラム可能なＲＯＭは、複数のメモリセルトランジスター及び複数のワードラインを含む、メモリセルトランジスター、各々はソース、ドレーンチャンネル、フローティングゲート及び制御ゲートを含む。セルトランジスターの制御ゲートは、ワードラインと連結される。セルトランジスターのソース−ドレーンチャンネルは、セルストリングを選択するためのストリング選択回路と、基準電位を供給するための基準選択回路の間に直列に連結される。
【００１４】
メモリ装置のプログラム方法は、ストリング選択回路によってセルストリングを選択する段階と、ワードラインのうち、１つを選択する段階と、非選択されたワードラインでパス電圧を供給する段階と、選択されたワードラインと基準選択回路の間に位置し、選択されたワードラインと隣接なワードラインにパス電圧より低い電圧を供給する段階と、プログラム電圧を選択されたワードラインに供給する。
この実施形態において、パス電圧より低い電圧は、接地電位である
【００１５】
本発明によるプログラム方法によると、選択されたセルトランジスターとストリング選択トランジスターの間に位置し、選択されたセルトランジスターと隣接な非選択されたセルトランジスターは、消去された状態に残る。従って、ナンドセルアレーは、プログラム順序と関係なしにプログラムすることができる。
【００１６】
以下、本発明の望ましい実施形態による参照図面、図３を参照して説明する。
【００１７】
図１は、本発明が適用されるビットラインＢＬ１、ＢＬ２が、各々連結された２つのＥＥＰＲＯＭナンドセルストリング（ＮＡＮＤ ｃｅｌｌ ｓｔｒｉｎｇｓ）１０２、１０４を示す回路図である。図面に図示されたように、各ナンドセルストリング１０２、１０４は、選択トランジスターＭｓｓを含むストリング選択回路、選択トランジスターＭｇｓを含む基準選択回路及び、メモリセルトランジスターＭ１〜Ｍｉを含む。各セルストリング１０２又は１０４内のメモリセルトランジスターＭ１〜Ｍｉのドレーン−ソース経路は、ストリング選択回路と基準選択回路の間、即ちストリング選択トランジスター（ｓｔｒｉｎｇ ｓｅｌｅｃｔ ｔｒａｎｓｉｓｔｏｒ）Ｍｓｓのソースと接地選択トランジスター（ｇｒｏｕｎｄ ｓｅｌｅｃｔ ｔｒａｎｓｉｓｔｏｒ）Ｍｇｓのドレーンの間に直列に連結されている。ストリング選択回路は、セルストリング１０２・１０４を選択し、基準選択回路は、基準電位（例えば、接地電位Ｖｓｓ）をセルストリング１０２、１０４に供給する。
【００１８】
各メモリセルトランジスターＭ１〜Ｍｉは、そのチャンネルによって分離されるドレイン及びソース領域を含む。さらに、そのフローティングゲートは、チャンネルを覆うトンネル酸化膜（ｔｕｎｎｅｌ ｏｘｉｄｅ ｆｉｌｍ）上に形成され、その制御ゲートはフローティングゲートを覆う絶縁膜（ｄｉｅｌｅｃｔｒｉｃ ｆｉｌｍ）の間に形成される。ストリング選択トランジスターＭｓｓのドレーンは、ビットラインＢＬ１又はＢＬ２と連結され、接地選択トランジスターＭｇｓのソースは、共通ソースライン（図示せず）と連結される。共通ソースラインは、プログラム又は読出動作時接地される。ストリング選択トランジスターＭｓｓ及び接地選択トランジスターＭｇｓのゲートは、各々ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬと連結される。メモリセルトランジスターＭ１〜Ｍｉのゲートは、ワードラインＷＬ１〜ＷＬｉと各々連結される。
【００１９】
図３は、本発明の実施形態によるプログラム動作、タイミング図である。
【００２０】
ナンド構造ＥＥＰＲＯＭ装置のメモリトランジスターのプログラムを行う前に、一般的に消去動作が行われる。この動作から、メモリセルトランジスターＭ１〜Ｍｉの消去は、消去電位（例えば、２０Ｖ）を半導体基板に印加し、基準電位（ｒｅｆｅｒｅｎｃｅ ｐｏｔｅｎｔｉａｌ）（例えば、０Ｖ、即ち接地電位Ｖｓｓ）をワードラインＷＬ１〜ＷＬｉに印加することによって行われる。チャージキャリア（即ち、電子）は、メモリセルトランジスターＭ１〜Ｍｉのフローティングゲートに貯蔵され、Ｆ−Ｎトンネリングによって励起されて、メモリセルトランジスターＭ１〜Ｍｉは、ディプリションモードトランジスターに変わる。
【００２１】
消去動作を行ってから、図３に図示されたようなプログラム又は書き込み動作が行われる。例えば、トランジスターＭ５がプログラムされると仮定する。この動作から、まず、電源電圧Ｖｃｃ及び接地電圧Ｖｓｓがストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬに、各々印加される。各ビットラインＢＬ１、ＢＬ２にはプログラムされるデータ状態によって接地電圧Ｖｓｓ（データ‘０’）又は電源電圧Ｖｃｃ（データ‘１’）が印加される。続いて、選択されたワードラインＷＬ５を除外したワードラインＷＬ１〜ＷＬ４及びＷＬ６〜ＷＬｉ（即ち、非選択されたワードライン）にパス（ｐａｓｓ）電圧Ｖｓｓ（例えば、８Ｖ）が印加され、半導体基板には、基準電位（例えば、接地電圧Ｖｓｓ）が印加される。所定の時間が経過した後、選択されたワードラインＷＬ５及び接地選択ラインＧＳＬの間に位置し、選択されたワードラインＷＬ５に隣接のワードラインＷＬ４だけパス電圧Ｖｓｓより低い電圧（例えば、接地電圧Ｖｓｓ）が印加される。従って、選択されたトランジスターＭ５とストリング選択トランジスターＭｓｓの間に位置し、選択されたトランジスターＭ５に隣接の非選択されたトランジスターＭ６は、この動作でプログラムされた状態と関係なしに伝導状態で残る。これは、選択されたセルトランジスターとストリング選択トランジスターＭｓｓの間に位置する選択されたセルトランジスターに隣接な非選択されたセルトランジスターは消去状態を維持させることを意味する。その結果、ナンドセルアレーのプログラムは、ランダムな順序で行わせることができる。そのため、プログラム電圧Ｖｐｇｍ（例えば、１８Ｖ）が選択されたワードラインＷＬ５に印加される。
【００２２】
上述のプログラム動作から、電源電圧ＶｃｃのビットラインＢＬ１と連結されたストリング１０２内のストリング選択トランジスターＭｓｓは、ターンオフされて、セルストリング１０２は、フロート（ｆｌｏａｔ）される。従って、プログラム電圧Ｖｐｇｍがストリング１０２内のトランジスターＭ５制御ゲートに印加されるとき、選択されたセルトランジスターＭ５のソース、ドレーン、そしチャンネルの電位は、キャパシタカップリング（ｃａｐａｃｉｔｏｒ ｃｏｕｐｌｉｎｇ）によって上昇する。即ち、制御ゲートソースの間の電位の差が、Ｆ−Ｎトンネリングが発生されるほど、大きくはない。従って、ストリング１０２内の選択されたセルトランジスターＭ５は、消去された状態を維持する。
【００２３】
しかしながら、接地電圧ＶｓｓのビットラインＢＬ２と連結されたストリング１０４内のストリング選択トランジスターＭｓｓは、ターンオンされることによって、ストリング１０４内の選択されたセルトランジスターＭ５のソース、ドレーン、そしてチャンネル電位は、接地電圧Ｖｓｓと一致する。そのため、プログラム電圧Ｖｐｇｍがストリング１０４内のトランジスターＭ５の制御ゲートに印加されるとき、電子はＦ−Ｎトンネリングによってストリング１０４内のトランジスターＭ５のフローティングゲート内に蓄積される。その結果、ストリング１０４内の選択されたセルトランジスターＭ５は、エンハンスメントモード（ｅｎｈａｎｃｅｍｅｎｔ ｍｏｄｅ）トランジスターに変化され、ストリング１０４内のトランジスターＭ５は、プログラムされる。
【００２４】
本発明によると、選択されたセルトランジスターとストリング選択トランジスターＭｓｓの間に位置し、選択されたセルトランジスターと隣接な非選択されたセルトランジスターは、消去された状態に残る。従って、ナンドセルアレーのプログラム動作時、プログラム順序と無関係である。
【００２５】
以上、例示的な実施形態を利用して本発明を説明したが、本発明の範囲は、開示された実施形態に限定されない。本発明の範囲に多様な変形例及びその類似な構成を含ませる。従って、請求範囲は、そのような変形例及びその類似な構成全部を含むことで、できるだけ幅広く解釈されなければならない。
【００２６】
【発明の効果】
本発明によると、ナンドセルアレーのプログラム動作時、プログラム順序に制約されることがない。
【図面の簡単な説明】
【図１】 一般的なＥＥＰＲＯＭ装置のナンドセルストリング構成を示す回路図である。
【図２】 図１に図示されたＥＥＰＲＯＭ装置の従来技術によるプログラム動作時タイミング図である。
【図３】 本発明の実施形態によるプログラム動作時タイミング図である。
【符号の説明】
１０２、１０４：ナンドセルストリング
ＢＬ１、ＢＬ２：ビットライン
【発明の属する技術分野】
本発明は、不揮発性半導体メモリ装置に関するものであり、より詳しくは、ナンド（ＮＡＮＤ）タイプセルアレーを含む、電気的に消去可能な、かつ、プログラム可能な書き込み専用メモリ、すなわち、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）装置のプログラミング方法に関するものである。
【０００２】
【従来の技術】
メモリ容量を増加させるため、ナンド（ＮＡＮＤ）構造のメモリセル（以下、ナンドセルストリング（ＮＡＮＤ ｃｅｌｌ ｓｔｒｉｎｇ）と称する）を含むＥＥＰＲＯＭ装置が開発された。
【０００３】
図１は、ビットラインに各々連結されたナンドセルストリングを示す図面である。図１を参照すると、ナンドセルストリング１０２・１０４は、２つの選択トランジスターＭｓｓ、Ｍｇｓとドレーン−ソース電流通路がストリング選択トランジスターＭｓｓのソースと接地選択トランジスターＭｇｓの接地（ソース）の間に直列に連結されたメモリセルトランジスターＭ１〜Ｍｉを含む。
【０００４】
各メモリセルトランジスターＭ１〜Ｍｉは、そのチャンネルによって分離されたドレーン領域及びソース領域を含む、さらに、これらのフローティングゲートは、チャンネル表面のトンネル酸化膜上に形成され、その制御ゲートは、フローティングゲート表面の絶縁膜の間に形成される。ストリング選択トランジスターＭｓｓのドレインは、ビットラインＢＬ１又はビットラインＢＬ２と連結され、接地選択トランジスターＭｇｓのソースは、共通のソースライン（図示せず）と連結される。共通ソースラインは、プログラム時又は読出動作時には、接地される。ストリング選択トランジスターＭｓｓ及び接地選択トランジスターのゲートは、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬに、各々連結される。メモリセルトランジスターＭ１〜ＭｉのゲートはワードラインＷＬ１〜ＷＬＩに各々連結される。
【０００５】
上述のようなナンド構造は、メモリセルトランジスター当たりビットラインと連結されるコンタクトホールの数が減少することによって、ＥＥＰＲＯＭ装置におけるメモリ容量の高密度化が達成できる。
【０００６】
従来のナンド構造ＥＥＰＲＯＭ装置のプログラム動作は、次のようである。
【０００７】
一般的に、ナンド構造ＥＥＰＲＯＭ装置のメモリトランジスターをプログラムする前に消去動作が行われる。この動作から、メモリセルトランジスターＭ１〜Ｍｉの消去は、消去電圧（例えば、２０Ｖ）を半導体基板に印加し、例えば、０Ｖの基準電圧（即ち、接地電圧Ｖｇｓ）をワードラインＷＬ１〜ＷＬｉに印加することによって行われる。メモリセルトランジスターＭ１〜Ｍｉのゲートに貯蔵される電子は、Ｆ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）によって抽出され、メモリセルトランジスターＭ１〜Ｍｉは、ディプリションモード（ｄｅｐｌｅｔｉｏｎ ｍｏｄｅ）トランジスターに変わる。このとき、消去されたメモリトランジスターは、論理‘０’データを貯蔵すると仮定する。
【０００８】
続いて、図２に図示されたようなプログラム又は書き込み動作が行われる。図２は、従来のプログラム動作時のタイミング図である。例えば、メモリセルトランジスターＭ５がプログラムされると仮定する。この動作から、図２に図示されたように、まず、電源電圧Ｖｃｃ及び接地電圧Ｖｓｓがストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬに各々印加される。さらに、ビットラインＢＬ１、ＢＬ２、各々にはプログラムされるデータ状態によって接地電圧Ｖｓｓ（データ０）、又は電源電圧Ｖｃｃ（データ１）が印加される。ここで、ビットラインＢＬ１には電源電圧Ｖｃｃが印加され、ビットラインＢＬ２には接地電圧Ｖｓｓが印加されると仮定する。続いて、パス（ｐａｓｓ）電圧（Ｖｐａｓｓ）（例えば、８Ｖ）がワードラインＷＬ１〜ＷＬ４及びＷＬ６〜ＷＬｉ、即ち、選択されたワードラインＷＬ５を除外した非選択されたワードラインに印加され、半導体基板には基準電圧（例えば、接地電圧Ｖｓｓ）が印加される。所定時間が経過された後、選択されたワードラインＷＬ５と隣接なワードラインＷＬ４、ＷＬ６にはパス電圧Ｖｐａｓｓより低い電圧（例えば、接地電圧Ｖｓｓ）が印加される。次に、プログラム電圧Ｖｐｇｍ（例えば、１８Ｖ）が選択されたワードラインＷＬ５に印加される。
【０００９】
このようなプログラム動作から、電源電圧ＶｃｃのビットラインＢＬ１と連結されたストリング１０２内のストリング選択トランジスターＭｓｓは、ターンオフされて、セルストリング１０２は、フロート（ｆｌｏａｔ）される。従って、プログラム電圧Ｖｐｇｍがストリング１０２内のトランジスターＭ５の制御ゲートに印加されるとき、ストリング１０２内の選択されたセルトランジスターＭ５のソース、ドレーン、そしてチャンネルの電位は、キャパシタカップリング（ｃａｐａｃｉｔｏｒ ｃｏｕｐｌｉｎｇ）によって上昇する。即ち、制御ゲートの電位及びソース−ドレーン−チャンネル電位の差は、Ｆ−Ｎトンネリングが発生されるほど、増加されない。従って、選択されたセルトランジスターＭ５は、消去された状態をそのまま維持させる。
【００１０】
反面、ストリング１０４内の選択されたセルトランジスターＭ５のソース、ドレーン、そしてチャンネル電位は、ストリング１０４内のストリング選択トランジスターＭｓｓが接地電圧ＶｓｓのビットラインＢＬ２と連結されているため、接地電圧Ｖｇｓと同一であり、ストリング選択トランジスターＭｓｓはターンオンされる。そのため、プログラム電圧Ｖｐｇｍがストリング１０４内のトランジスターＭ５の制御ゲートに印加されるとき、電子は、Ｆ−Ｎトンネリングによって、トランジスターＭ５のフローティングゲートに捕獲され蓄積される。フローティングゲート上の多くの量の電子の捕獲と蓄積は、セルトランジジスターＭ５のスレショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を上昇させる（例えば、約６〜７Ｖ）原因になる。従って、ストリング１０４内の選択されたセルトランジスターＭ５は、エンハンスメントモード（ｅｎｈａｎｃｅｍｅｎｔ ｍｏｄｅ）トランジスターに変化され、ストリング１０４内のトランジスターＭ５は、プログラムされる。このとき、プログラムされたメモリセルトランジスターは、論理‘１’データを貯蔵させる。
【００１１】
上述のようなプログラム動作時、選択されたセルトランジスター及びストリング選択トランジスターＭｓｓの間に位置し、選択されたセルトランジスターに隣接な非選択されたトランジスターは、Ｆ−Ｎトンネリングを誘導するため、消去された状態に残すべきである。このため、プログラム方法は、接地選択トランジジスターＭｇｓに隣接なセルトランジスターＭ１からストリング選択トランジスターＭｓｓに隣接なセルトランジスターＭｉに順次的に行うべきである。
【００１２】
【発明が解決しようとする課題】
従って、本発明の目的は、プログラム順序に対する制約のない非揮発性ＮＡＮＤ構造のＥＥＰＲＯＭ装置のプログラム方法を提供することである。
【００１３】
【課題を解決するための手段】
上述のような本発明の目的を達成するための本発明の特徴によると、電気消去式プログラム可能なＲＯＭは、複数のメモリセルトランジスター及び複数のワードラインを含む、メモリセルトランジスター、各々はソース、ドレーンチャンネル、フローティングゲート及び制御ゲートを含む。セルトランジスターの制御ゲートは、ワードラインと連結される。セルトランジスターのソース−ドレーンチャンネルは、セルストリングを選択するためのストリング選択回路と、基準電位を供給するための基準選択回路の間に直列に連結される。
【００１４】
メモリ装置のプログラム方法は、ストリング選択回路によってセルストリングを選択する段階と、ワードラインのうち、１つを選択する段階と、非選択されたワードラインでパス電圧を供給する段階と、選択されたワードラインと基準選択回路の間に位置し、選択されたワードラインと隣接なワードラインにパス電圧より低い電圧を供給する段階と、プログラム電圧を選択されたワードラインに供給する。
この実施形態において、パス電圧より低い電圧は、接地電位である
【００１５】
本発明によるプログラム方法によると、選択されたセルトランジスターとストリング選択トランジスターの間に位置し、選択されたセルトランジスターと隣接な非選択されたセルトランジスターは、消去された状態に残る。従って、ナンドセルアレーは、プログラム順序と関係なしにプログラムすることができる。
【００１６】
以下、本発明の望ましい実施形態による参照図面、図３を参照して説明する。
【００１７】
図１は、本発明が適用されるビットラインＢＬ１、ＢＬ２が、各々連結された２つのＥＥＰＲＯＭナンドセルストリング（ＮＡＮＤ ｃｅｌｌ ｓｔｒｉｎｇｓ）１０２、１０４を示す回路図である。図面に図示されたように、各ナンドセルストリング１０２、１０４は、選択トランジスターＭｓｓを含むストリング選択回路、選択トランジスターＭｇｓを含む基準選択回路及び、メモリセルトランジスターＭ１〜Ｍｉを含む。各セルストリング１０２又は１０４内のメモリセルトランジスターＭ１〜Ｍｉのドレーン−ソース経路は、ストリング選択回路と基準選択回路の間、即ちストリング選択トランジスター（ｓｔｒｉｎｇ ｓｅｌｅｃｔ ｔｒａｎｓｉｓｔｏｒ）Ｍｓｓのソースと接地選択トランジスター（ｇｒｏｕｎｄ ｓｅｌｅｃｔ ｔｒａｎｓｉｓｔｏｒ）Ｍｇｓのドレーンの間に直列に連結されている。ストリング選択回路は、セルストリング１０２・１０４を選択し、基準選択回路は、基準電位（例えば、接地電位Ｖｓｓ）をセルストリング１０２、１０４に供給する。
【００１８】
各メモリセルトランジスターＭ１〜Ｍｉは、そのチャンネルによって分離されるドレイン及びソース領域を含む。さらに、そのフローティングゲートは、チャンネルを覆うトンネル酸化膜（ｔｕｎｎｅｌ ｏｘｉｄｅ ｆｉｌｍ）上に形成され、その制御ゲートはフローティングゲートを覆う絶縁膜（ｄｉｅｌｅｃｔｒｉｃ ｆｉｌｍ）の間に形成される。ストリング選択トランジスターＭｓｓのドレーンは、ビットラインＢＬ１又はＢＬ２と連結され、接地選択トランジスターＭｇｓのソースは、共通ソースライン（図示せず）と連結される。共通ソースラインは、プログラム又は読出動作時接地される。ストリング選択トランジスターＭｓｓ及び接地選択トランジスターＭｇｓのゲートは、各々ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬと連結される。メモリセルトランジスターＭ１〜Ｍｉのゲートは、ワードラインＷＬ１〜ＷＬｉと各々連結される。
【００１９】
図３は、本発明の実施形態によるプログラム動作、タイミング図である。
【００２０】
ナンド構造ＥＥＰＲＯＭ装置のメモリトランジスターのプログラムを行う前に、一般的に消去動作が行われる。この動作から、メモリセルトランジスターＭ１〜Ｍｉの消去は、消去電位（例えば、２０Ｖ）を半導体基板に印加し、基準電位（ｒｅｆｅｒｅｎｃｅ ｐｏｔｅｎｔｉａｌ）（例えば、０Ｖ、即ち接地電位Ｖｓｓ）をワードラインＷＬ１〜ＷＬｉに印加することによって行われる。チャージキャリア（即ち、電子）は、メモリセルトランジスターＭ１〜Ｍｉのフローティングゲートに貯蔵され、Ｆ−Ｎトンネリングによって励起されて、メモリセルトランジスターＭ１〜Ｍｉは、ディプリションモードトランジスターに変わる。
【００２１】
消去動作を行ってから、図３に図示されたようなプログラム又は書き込み動作が行われる。例えば、トランジスターＭ５がプログラムされると仮定する。この動作から、まず、電源電圧Ｖｃｃ及び接地電圧Ｖｓｓがストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬに、各々印加される。各ビットラインＢＬ１、ＢＬ２にはプログラムされるデータ状態によって接地電圧Ｖｓｓ（データ‘０’）又は電源電圧Ｖｃｃ（データ‘１’）が印加される。続いて、選択されたワードラインＷＬ５を除外したワードラインＷＬ１〜ＷＬ４及びＷＬ６〜ＷＬｉ（即ち、非選択されたワードライン）にパス（ｐａｓｓ）電圧Ｖｓｓ（例えば、８Ｖ）が印加され、半導体基板には、基準電位（例えば、接地電圧Ｖｓｓ）が印加される。所定の時間が経過した後、選択されたワードラインＷＬ５及び接地選択ラインＧＳＬの間に位置し、選択されたワードラインＷＬ５に隣接のワードラインＷＬ４だけパス電圧Ｖｓｓより低い電圧（例えば、接地電圧Ｖｓｓ）が印加される。従って、選択されたトランジスターＭ５とストリング選択トランジスターＭｓｓの間に位置し、選択されたトランジスターＭ５に隣接の非選択されたトランジスターＭ６は、この動作でプログラムされた状態と関係なしに伝導状態で残る。これは、選択されたセルトランジスターとストリング選択トランジスターＭｓｓの間に位置する選択されたセルトランジスターに隣接な非選択されたセルトランジスターは消去状態を維持させることを意味する。その結果、ナンドセルアレーのプログラムは、ランダムな順序で行わせることができる。そのため、プログラム電圧Ｖｐｇｍ（例えば、１８Ｖ）が選択されたワードラインＷＬ５に印加される。
【００２２】
上述のプログラム動作から、電源電圧ＶｃｃのビットラインＢＬ１と連結されたストリング１０２内のストリング選択トランジスターＭｓｓは、ターンオフされて、セルストリング１０２は、フロート（ｆｌｏａｔ）される。従って、プログラム電圧Ｖｐｇｍがストリング１０２内のトランジスターＭ５制御ゲートに印加されるとき、選択されたセルトランジスターＭ５のソース、ドレーン、そしチャンネルの電位は、キャパシタカップリング（ｃａｐａｃｉｔｏｒ ｃｏｕｐｌｉｎｇ）によって上昇する。即ち、制御ゲートソースの間の電位の差が、Ｆ−Ｎトンネリングが発生されるほど、大きくはない。従って、ストリング１０２内の選択されたセルトランジスターＭ５は、消去された状態を維持する。
【００２３】
しかしながら、接地電圧ＶｓｓのビットラインＢＬ２と連結されたストリング１０４内のストリング選択トランジスターＭｓｓは、ターンオンされることによって、ストリング１０４内の選択されたセルトランジスターＭ５のソース、ドレーン、そしてチャンネル電位は、接地電圧Ｖｓｓと一致する。そのため、プログラム電圧Ｖｐｇｍがストリング１０４内のトランジスターＭ５の制御ゲートに印加されるとき、電子はＦ−Ｎトンネリングによってストリング１０４内のトランジスターＭ５のフローティングゲート内に蓄積される。その結果、ストリング１０４内の選択されたセルトランジスターＭ５は、エンハンスメントモード（ｅｎｈａｎｃｅｍｅｎｔ ｍｏｄｅ）トランジスターに変化され、ストリング１０４内のトランジスターＭ５は、プログラムされる。
【００２４】
本発明によると、選択されたセルトランジスターとストリング選択トランジスターＭｓｓの間に位置し、選択されたセルトランジスターと隣接な非選択されたセルトランジスターは、消去された状態に残る。従って、ナンドセルアレーのプログラム動作時、プログラム順序と無関係である。
【００２５】
以上、例示的な実施形態を利用して本発明を説明したが、本発明の範囲は、開示された実施形態に限定されない。本発明の範囲に多様な変形例及びその類似な構成を含ませる。従って、請求範囲は、そのような変形例及びその類似な構成全部を含むことで、できるだけ幅広く解釈されなければならない。
【００２６】
【発明の効果】
本発明によると、ナンドセルアレーのプログラム動作時、プログラム順序に制約されることがない。
【図面の簡単な説明】
【図１】 一般的なＥＥＰＲＯＭ装置のナンドセルストリング構成を示す回路図である。
【図２】 図１に図示されたＥＥＰＲＯＭ装置の従来技術によるプログラム動作時タイミング図である。
【図３】 本発明の実施形態によるプログラム動作時タイミング図である。
【符号の説明】
１０２、１０４：ナンドセルストリング
ＢＬ１、ＢＬ２：ビットライン
Claims (2)
- 複数のメモリセルトランジスター及び複数のワードラインを含み、各メモリセルトランジスターは、ソース、ドレーン、チャンネル、フローティングゲート及び制御ゲートを含み、前記メモリセルトランジスターの前記制御ゲートは、前記ワードラインと連結され、前記メモリセルトランジスターのソース−ドレインチャンネルは、前記セルストリングを選択するためのストリング選択回路と、基準電位を供給するための基準選択回路の間に直列に連結された電気消去式プログラマブルＲＯＭのプログラム方法において、
前記ストリング選択回路によってセルストリングを選択する段階と、
前記ワードラインのうちの１つを選択する段階と、
非選択されたワードラインでパス電圧を供給する段階と、
前記選択されたワードラインと前記基準選択回路の間に位置し、前記選択されたワードラインと隣接な前記ワードラインに前記パス電圧より低い電圧を供給する段階と、
プログラム電圧を前記選択されたワードラインに供給する段階とを含むことを特徴とする電気消去式プログラム可能なＲＯＭのプログラム方法。 - 前記パス電圧より低い電圧は、接地電位であることを特徴とする請求項１に記載の電気消去式プログラム可能なＲＯＭのプログラム方法。
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| US7355889B2 (en) * | 2005-12-19 | 2008-04-08 | Sandisk Corporation | Method for programming non-volatile memory with reduced program disturb using modified pass voltages |
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| US7349261B2 (en) * | 2006-06-19 | 2008-03-25 | Sandisk Corporation | Method for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines |
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| US7440326B2 (en) * | 2006-09-06 | 2008-10-21 | Sandisk Corporation | Programming non-volatile memory with improved boosting |
| US7961511B2 (en) * | 2006-09-26 | 2011-06-14 | Sandisk Corporation | Hybrid programming methods and systems for non-volatile memory storage elements |
| US8184478B2 (en) * | 2006-09-27 | 2012-05-22 | Sandisk Technologies Inc. | Apparatus with reduced program disturb in non-volatile storage |
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| US7596031B2 (en) * | 2006-10-30 | 2009-09-29 | Sandisk Corporation | Faster programming of highest multi-level state for non-volatile memory |
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