JP2000353391A - 不揮発性半導体記憶装置の消去方式 - Google Patents
不揮発性半導体記憶装置の消去方式Info
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- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 イレース動作時の基板ディスターブによるメ
モリセルのしきい値電圧の変化を抑制して、誤読み出し
を防止できる不揮発性半導体記憶装置の消去方式を提供
する。 【解決手段】 選択ブロックBLOCK0の消去動作時、非選
択ブロックBLOCK1のワード線WL32〜WL63に第１の正電圧
＋３Ｖを印加すると共に、サブビット線SBL11,SBL13,
…,SBL14095に基準電圧０Ｖを印加する。上記非選択ブ
ロックBLOCK1内のしきい値電圧が低い状態のメモリセル
がオンして、そのオンしたメモリセルに形成されたチャ
ネル層が基準電圧０Ｖとなるようにする。そうして、ワ
ード線WL32〜WL63に接続された制御ゲートに第１の正電
圧＋３Ｖが印加され、制御ゲート(＋３Ｖ)とチャネル層
(０Ｖ)との電位差が小さくなって、フローティングゲー
トとチャネル層との間の電界を減少させ、基板ディスタ
ーブを緩和する。
モリセルのしきい値電圧の変化を抑制して、誤読み出し
を防止できる不揮発性半導体記憶装置の消去方式を提供
する。 【解決手段】 選択ブロックBLOCK0の消去動作時、非選
択ブロックBLOCK1のワード線WL32〜WL63に第１の正電圧
＋３Ｖを印加すると共に、サブビット線SBL11,SBL13,
…,SBL14095に基準電圧０Ｖを印加する。上記非選択ブ
ロックBLOCK1内のしきい値電圧が低い状態のメモリセル
がオンして、そのオンしたメモリセルに形成されたチャ
ネル層が基準電圧０Ｖとなるようにする。そうして、ワ
ード線WL32〜WL63に接続された制御ゲートに第１の正電
圧＋３Ｖが印加され、制御ゲート(＋３Ｖ)とチャネル層
(０Ｖ)との電位差が小さくなって、フローティングゲー
トとチャネル層との間の電界を減少させ、基板ディスタ
ーブを緩和する。
Description
【０００１】
【発明の属する技術分野】この発明は、フローティング
ゲート型の不揮発性半導体記憶装置の消去方式に関す
る。
ゲート型の不揮発性半導体記憶装置の消去方式に関す
る。
【０００２】
【従来の技術】近年、不揮発性半導体記憶装置であるフ
ラッシュメモリの高集積化に伴い、低消費電力化が求め
られている。このため、書き込み(プログラム)や消去
(イレース)の動作にファウラーノルドハイム(Fowler‐N
ordheim)トンネル現象を用いることで、低消費電力化を
可能としている。この書き込みおよび消去にファウラー
ノルドハイム(以下、ＦＮという)トンネル現象を用いて
行うフラッシュメモリをＦＮ−ＦＮtypeのフラッシュメ
モリと呼ぶ。
ラッシュメモリの高集積化に伴い、低消費電力化が求め
られている。このため、書き込み(プログラム)や消去
(イレース)の動作にファウラーノルドハイム(Fowler‐N
ordheim)トンネル現象を用いることで、低消費電力化を
可能としている。この書き込みおよび消去にファウラー
ノルドハイム(以下、ＦＮという)トンネル現象を用いて
行うフラッシュメモリをＦＮ−ＦＮtypeのフラッシュメ
モリと呼ぶ。
【０００３】一方、メモリセルアレイの構成の違い等に
よっても分類され、以下にその主なものを４つ挙げる。
よっても分類され、以下にその主なものを４つ挙げる。
【０００４】［１］電気情報通信学会信学技報、ICD93-
128, p37, 1993 “３Ｖ単一電源６４Ｍビットフラッシュメモリ用ＡＮＤ
型メモリセル”で報告されているＡＮＤ型フラッシュメ
モリ。
128, p37, 1993 “３Ｖ単一電源６４Ｍビットフラッシュメモリ用ＡＮＤ
型メモリセル”で報告されているＡＮＤ型フラッシュメ
モリ。
【０００５】［２］電気情報通信学会信学技報、ICD93-
26, p15, 1993 “３Ｖ単一電源６４Ｍビットフラッシュメモリ用ＡＮＤ
型メモリセル”で報告されているＤＩＮＯＲ型フラッシ
ュメモリ。
26, p15, 1993 “３Ｖ単一電源６４Ｍビットフラッシュメモリ用ＡＮＤ
型メモリセル”で報告されているＤＩＮＯＲ型フラッシ
ュメモリ。
【０００６】［３］IEDM Technical Digest, p263-26
6, 1995 “A Novel Dual String NOR(DuSNOR) Memory Cell Tech
nology Scalable to the 256 Mbit and 1Gbit Flash Me
mories”で報告されているＤｕＳＮＯＲ型フラッシュメ
モリ。
6, 1995 “A Novel Dual String NOR(DuSNOR) Memory Cell Tech
nology Scalable to the 256 Mbit and 1Gbit Flash Me
mories”で報告されているＤｕＳＮＯＲ型フラッシュメ
モリ。
【０００７】［４］IEDM Technical Digest, p269-27
0, 1995 “A New Cell Structure for Sub-quarter Micron High
Density Flash Memory”や電気情報通信学会信学技
報、ICD97-21, p37, 1997 “ＡＣＴ型フラッシュメモリ
のセンス方式の検討”で発表されているＡＣＴ型フラッ
シュメモリ。等が各社から発表されている。
0, 1995 “A New Cell Structure for Sub-quarter Micron High
Density Flash Memory”や電気情報通信学会信学技
報、ICD97-21, p37, 1997 “ＡＣＴ型フラッシュメモリ
のセンス方式の検討”で発表されているＡＣＴ型フラッ
シュメモリ。等が各社から発表されている。
【０００８】上記［１］〜［４］のフラッシュメモリで
は、メモリセルに電気的に書き込み(プログラム)および
消去(イレース)が可能であるが、書き込みおよび消去動
作時に選択メモリセルのドレイン,ソースまたは制御ゲ
ートに電圧が印加される一方、非選択メモリセルのドレ
イン,ソースまたは制御ゲートにも電圧が印加される。
この電圧印加の影響により、非選択メモリセルのしきい
値電圧も変化するため、誤読み出しが生じるおそれがあ
る。
は、メモリセルに電気的に書き込み(プログラム)および
消去(イレース)が可能であるが、書き込みおよび消去動
作時に選択メモリセルのドレイン,ソースまたは制御ゲ
ートに電圧が印加される一方、非選択メモリセルのドレ
イン,ソースまたは制御ゲートにも電圧が印加される。
この電圧印加の影響により、非選択メモリセルのしきい
値電圧も変化するため、誤読み出しが生じるおそれがあ
る。
【０００９】近年、消去動作時にフラッシュメモリ内部
で用いられる電圧の絶対値を低減させるため、半導体基
板(ウェル)に負電圧を印加する方式が用いられるように
なってきている。この半導体基板(ウェル)に印加される
負電圧によって、ドレイン,ソースまたは制御ゲートに
電圧が印加された非選択メモリセルを軽い消去状態に
し、これら非選択メモリセルのしきい値電圧に悪影響
(以下、基板ディスターブという)を与えることになる。
上記基板ディスターブは、フラッシュメモリが大容量化
するにつれて厳しくなる傾向にある。
で用いられる電圧の絶対値を低減させるため、半導体基
板(ウェル)に負電圧を印加する方式が用いられるように
なってきている。この半導体基板(ウェル)に印加される
負電圧によって、ドレイン,ソースまたは制御ゲートに
電圧が印加された非選択メモリセルを軽い消去状態に
し、これら非選択メモリセルのしきい値電圧に悪影響
(以下、基板ディスターブという)を与えることになる。
上記基板ディスターブは、フラッシュメモリが大容量化
するにつれて厳しくなる傾向にある。
【００１０】上記基板ディスターブをＡＣＴ(Asymmetri
cal Contactless Transistor)型フラッシュメモリを例
に説明する。
cal Contactless Transistor)型フラッシュメモリを例
に説明する。
【００１１】まず、図６は上記ＡＣＴ型フラッシュメモ
リの１個のメモリセルの断面図を示しており、図６に従
ってＡＣＴ型フラッシュメモリの動作原理を説明する。
リの１個のメモリセルの断面図を示しており、図６に従
ってＡＣＴ型フラッシュメモリの動作原理を説明する。
【００１２】上記ＡＣＴ型フラッシュメモリは、基板
(Ｐ形ウェル)１１上に、上記基板１１に形成されたドレ
イン１３,ソース１２上に跨るように、トンネル酸化膜
１４,フローティングゲート１５,層間絶縁膜１６および
制御ゲート１７を順に層状に形成している。そして、ド
レイン１３とソース１２では、ドナー濃度が異なってい
る。
(Ｐ形ウェル)１１上に、上記基板１１に形成されたドレ
イン１３,ソース１２上に跨るように、トンネル酸化膜
１４,フローティングゲート１５,層間絶縁膜１６および
制御ゲート１７を順に層状に形成している。そして、ド
レイン１３とソース１２では、ドナー濃度が異なってい
る。
【００１３】上記構成のＡＣＴ型フラッシュメモリにお
いて、プログラム動作の場合(フローティングゲート１
５から電子を引き抜いてデータ“０”を書き込み状態に
する場合)、制御ゲート１７に負電圧Ｖnw(−８Ｖ)を印
加すると共に、ドレイン１３に正電圧Ｖpp(＋５Ｖ)を印
加し、ソース１２をフローティング状態としてファウラ
ーノルドハイム(以下、ＦＮという)トンネル現象により
フローティングゲート１５から電子を引き抜く。これに
より、書き込まれるべきメモリセルのしきい値電圧を約
１.５Ｖ程度まで下げる。
いて、プログラム動作の場合(フローティングゲート１
５から電子を引き抜いてデータ“０”を書き込み状態に
する場合)、制御ゲート１７に負電圧Ｖnw(−８Ｖ)を印
加すると共に、ドレイン１３に正電圧Ｖpp(＋５Ｖ)を印
加し、ソース１２をフローティング状態としてファウラ
ーノルドハイム(以下、ＦＮという)トンネル現象により
フローティングゲート１５から電子を引き抜く。これに
より、書き込まれるべきメモリセルのしきい値電圧を約
１.５Ｖ程度まで下げる。
【００１４】また、イレース動作の場合(フローティン
グゲート１５に電子を注入してデータ“１”の消去状態
にする場合)、制御ゲート１７に正電圧Ｖpe(＋１０Ｖ)
を印加すると共に、ソース１２に負電圧Ｖns(−８Ｖ)を
印加し、ドレイン１３をフローティング状態としてＦＮ
トンネル現象によりフローティングゲート１５に電子を
注入する。したがって、消去すべきメモリセルのしきい
値電圧が約４Ｖ以上まで高まる。
グゲート１５に電子を注入してデータ“１”の消去状態
にする場合)、制御ゲート１７に正電圧Ｖpe(＋１０Ｖ)
を印加すると共に、ソース１２に負電圧Ｖns(−８Ｖ)を
印加し、ドレイン１３をフローティング状態としてＦＮ
トンネル現象によりフローティングゲート１５に電子を
注入する。したがって、消去すべきメモリセルのしきい
値電圧が約４Ｖ以上まで高まる。
【００１５】また、リード(読み出し)動作の場合、制御
ゲート１７に＋３Ｖを印加すると共に、ドレイン１３に
＋１Ｖを印加し、ソース１２に０Ｖを印加し、図示しな
いセンス回路によりメモリセルに流れる電流をセンスし
て、データを読み出す。
ゲート１７に＋３Ｖを印加すると共に、ドレイン１３に
＋１Ｖを印加し、ソース１２に０Ｖを印加し、図示しな
いセンス回路によりメモリセルに流れる電流をセンスし
て、データを読み出す。
【００１６】上記各動作時のメモリセルの印加電圧を表
１に示している。
１に示している。
【表１】
【００１７】次に、イレース動作時の基板ディスターブ
を説明するために、図７に示すＡＣＴ型フラッシュメモ
リのアレイ構成を用いてイレース動作時の印加電圧につ
いて述べる。図７に模式的に示すように、ＡＣＴ型フラ
ッシュメモリのアレイ構成は同一ビット線を２つのメモ
リセルが共有する仮想接地型アレイ構成をしている。
を説明するために、図７に示すＡＣＴ型フラッシュメモ
リのアレイ構成を用いてイレース動作時の印加電圧につ
いて述べる。図７に模式的に示すように、ＡＣＴ型フラ
ッシュメモリのアレイ構成は同一ビット線を２つのメモ
リセルが共有する仮想接地型アレイ構成をしている。
【００１８】上記ＡＣＴ型フラッシュメモリにおいて、
BL0〜BL4096はメインビット線、SBL00〜SBL04096,SBL10
〜SBL14096は拡散層で形成されたサブビット線(メイン
ビット線とは階層が異なる)、WL0〜WL63はワード線、SG
0,SG1は各々のブロックを選択する選択トランジスタST0
0〜ST04096,ST10〜ST14096の選択ゲート信号線、ＣＮは
メインビット線BL0〜BL4096とサブビット線SBL00〜SBL0
4096,SBL10〜SBL14096とのコンタクト部(図７中の■印
部)を表している。そして、上記メモリセルＭ00,Ｍ01,
…は、隣接する列のメモリセル同士がサブビット線SBL0
1〜SBL04095,SBL11〜SBL04095を共有し、かつ、サブビ
ット線SBL00〜SBL04096,SBL10〜SBL14096に拡散層を用
いることでコンタクト数を減少させて、アレイ面積を著
しく減少させ、高集積化を可能にしている。
BL0〜BL4096はメインビット線、SBL00〜SBL04096,SBL10
〜SBL14096は拡散層で形成されたサブビット線(メイン
ビット線とは階層が異なる)、WL0〜WL63はワード線、SG
0,SG1は各々のブロックを選択する選択トランジスタST0
0〜ST04096,ST10〜ST14096の選択ゲート信号線、ＣＮは
メインビット線BL0〜BL4096とサブビット線SBL00〜SBL0
4096,SBL10〜SBL14096とのコンタクト部(図７中の■印
部)を表している。そして、上記メモリセルＭ00,Ｍ01,
…は、隣接する列のメモリセル同士がサブビット線SBL0
1〜SBL04095,SBL11〜SBL04095を共有し、かつ、サブビ
ット線SBL00〜SBL04096,SBL10〜SBL14096に拡散層を用
いることでコンタクト数を減少させて、アレイ面積を著
しく減少させ、高集積化を可能にしている。
【００１９】また、図８は上記拡散層で形成されるサブ
ビット線SBL00〜SBL04096,SBL10〜SBL14096(図７に示
す)を、ＡＣＴ型フラッシュメモリの要部断面で模式的
に示している。
ビット線SBL00〜SBL04096,SBL10〜SBL14096(図７に示
す)を、ＡＣＴ型フラッシュメモリの要部断面で模式的
に示している。
【００２０】図８に示すように、サブビット線２１(拡
散層)が形成された半導体基板２０上に、層間絶縁膜２
２,フローティングゲート２３(FG)および制御ゲート２
４(WL)を層状に配置している。そして、隣り合うフロー
ティングゲート２３(ＦＧ)の端部下方に設けた共通のサ
ブビット線２１は、ドレイン２１a側とソース２１b側で
ドナー濃度を異にしている。
散層)が形成された半導体基板２０上に、層間絶縁膜２
２,フローティングゲート２３(FG)および制御ゲート２
４(WL)を層状に配置している。そして、隣り合うフロー
ティングゲート２３(ＦＧ)の端部下方に設けた共通のサ
ブビット線２１は、ドレイン２１a側とソース２１b側で
ドナー濃度を異にしている。
【００２１】上記ＡＣＴ型フラッシュメモリの場合、消
去はブロック単位で行う。消去動作時は、メモリセルの
しきい値電圧を高めるためにワード線つまり、選択ブロ
ック(例えば図７のBLOCK0)のメモリセルＭ00,Ｍ01,…の
制御ゲートに接続されたワード線WL0〜WL31に正電圧(＋
１０Ｖ)を印加する。さらに、半導体基板(ウェル)と、
メインビット線BL0〜BL4096に負電圧(−８Ｖ)を印加す
る。このとき、選択ゲート信号線SG0は０Ｖで選択トラ
ンジスタST00〜ST4096はオン状態であり、サブビット線
SBL1〜SBL4095に負電圧(−８Ｖ)が印加される。これに
より、各メモリセルＭ00,Ｍ01,…のフローティングゲー
ト-チャネル間に高電界が発生し、ＦＮトンネル現象に
より電子がフローティングゲートに注入され、メモリセ
ルＭ00,Ｍ01,…のしきい値電圧は４Ｖに上昇する。
去はブロック単位で行う。消去動作時は、メモリセルの
しきい値電圧を高めるためにワード線つまり、選択ブロ
ック(例えば図７のBLOCK0)のメモリセルＭ00,Ｍ01,…の
制御ゲートに接続されたワード線WL0〜WL31に正電圧(＋
１０Ｖ)を印加する。さらに、半導体基板(ウェル)と、
メインビット線BL0〜BL4096に負電圧(−８Ｖ)を印加す
る。このとき、選択ゲート信号線SG0は０Ｖで選択トラ
ンジスタST00〜ST4096はオン状態であり、サブビット線
SBL1〜SBL4095に負電圧(−８Ｖ)が印加される。これに
より、各メモリセルＭ00,Ｍ01,…のフローティングゲー
ト-チャネル間に高電界が発生し、ＦＮトンネル現象に
より電子がフローティングゲートに注入され、メモリセ
ルＭ00,Ｍ01,…のしきい値電圧は４Ｖに上昇する。
【００２２】一方、非選択のブロック(図７ではBLＣＫ1
とする)では、ワード線WL32〜WL63に基準電圧Ｖss(０
Ｖ)を印加する。また、上記選択ゲート信号線SG1に負電
圧(−８Ｖ)を印加すると、選択トランジスタST10〜ST14
096はオフ状態となり、選択トランジスタST10〜ST14096
に接続されるサブビット線SBL10〜SBL14096はフローテ
ィング状態となる。このとき、半導体基板(ウェル)は全
メモリセルに共通なため、負電圧(−８Ｖ)が印加されて
おり、フローティングゲートと半導体基板(ウェル)間で
も先の選択ブロック程ではないが、電界が印加されるこ
とになる。これにより、フローティングゲートに電子が
注入されることになる。このような非選択ブロックでフ
ローティングゲートへの電子の注入は、しきい値電圧が
低い状態のメモリセル(プログラム状態のメモリセル)、
つまり、データ“０”のメモリセルで顕著に発生する。
とする)では、ワード線WL32〜WL63に基準電圧Ｖss(０
Ｖ)を印加する。また、上記選択ゲート信号線SG1に負電
圧(−８Ｖ)を印加すると、選択トランジスタST10〜ST14
096はオフ状態となり、選択トランジスタST10〜ST14096
に接続されるサブビット線SBL10〜SBL14096はフローテ
ィング状態となる。このとき、半導体基板(ウェル)は全
メモリセルに共通なため、負電圧(−８Ｖ)が印加されて
おり、フローティングゲートと半導体基板(ウェル)間で
も先の選択ブロック程ではないが、電界が印加されるこ
とになる。これにより、フローティングゲートに電子が
注入されることになる。このような非選択ブロックでフ
ローティングゲートへの電子の注入は、しきい値電圧が
低い状態のメモリセル(プログラム状態のメモリセル)、
つまり、データ“０”のメモリセルで顕著に発生する。
【００２３】上記基板ディスターブについて、例えば、
６４Ｍフラッシュメモリにおいてブロックサイズ１６Ｋ
Ｂとし、５１２ブロック存在する場合で考えてみる。各
ブロックに１００万回の書き換えが行われた場合、各消
去時間を２msとすると、そのときに非選択ブロックに印
加される時間を加算したディスターブ時間は ５１１×１００万回×２msec≒１０6秒 ……… (１) である。図９にイレース動作時の基板ディスターブの例
を示している。図９において、横軸はディスターブ時間
を表し、縦軸はしきい値電圧Ｖtを表している(条件：制
御ゲート電圧Ｖgは０Ｖ、ドレインＶd,ソース電圧Ｖsは
フローティング、基板電圧Ｖsubは−８Ｖ)。図９から判
るように、ディスターブ時間の１０6秒後には、メモリ
セルのしきい値電圧は３Ｖ以上になり、リード時のセン
ス回路のＲef電圧３Ｖよりも高くなり、データ“０”を
データ“１”と検出して、誤読み出しが生じる。
６４Ｍフラッシュメモリにおいてブロックサイズ１６Ｋ
Ｂとし、５１２ブロック存在する場合で考えてみる。各
ブロックに１００万回の書き換えが行われた場合、各消
去時間を２msとすると、そのときに非選択ブロックに印
加される時間を加算したディスターブ時間は ５１１×１００万回×２msec≒１０6秒 ……… (１) である。図９にイレース動作時の基板ディスターブの例
を示している。図９において、横軸はディスターブ時間
を表し、縦軸はしきい値電圧Ｖtを表している(条件：制
御ゲート電圧Ｖgは０Ｖ、ドレインＶd,ソース電圧Ｖsは
フローティング、基板電圧Ｖsubは−８Ｖ)。図９から判
るように、ディスターブ時間の１０6秒後には、メモリ
セルのしきい値電圧は３Ｖ以上になり、リード時のセン
ス回路のＲef電圧３Ｖよりも高くなり、データ“０”を
データ“１”と検出して、誤読み出しが生じる。
【００２４】このような、基板ディスターブを緩和する
１つの手法が、特開平１０−９２９５８号公報にＡＮＤ
型フラッシュメモリについて開示されている。ここで
は、不揮発性半導体記憶装置の消去方式の問題点を明確
にするため、この消去方式についてメモリセルの特性が
上記ＡＣＴ型フラッシュメモリのような特性を示すもの
として説明を行う。つまり、プログラム動作時,イレー
ス動作時の印加電圧条件を表１のものと同じとする。
１つの手法が、特開平１０−９２９５８号公報にＡＮＤ
型フラッシュメモリについて開示されている。ここで
は、不揮発性半導体記憶装置の消去方式の問題点を明確
にするため、この消去方式についてメモリセルの特性が
上記ＡＣＴ型フラッシュメモリのような特性を示すもの
として説明を行う。つまり、プログラム動作時,イレー
ス動作時の印加電圧条件を表１のものと同じとする。
【００２５】上記ＡＮＤ型フラッシュメモリのアレイ構
成は、図１０に示すように、電気的に情報の書き込みお
よび消去が可能なフローティングゲート型電界効果トラ
ンジスタからなるメモリセルＭ00,Ｍ01,…,Ｍ10,Ｍ11,
…をマトリックス状に配列し、同一行のメモリセルＭ0
0,Ｍ01,…,Ｍ10,Ｍ11,…の制御ゲートにワード線WL0〜W
L31,WL32〜WL63を接続している。上記ワード線WL0〜WL3
1に制御ゲートが接続されたメモリセルＭ00,Ｍ01,…をB
LOCK0とし、ワード線WL32〜WL63に制御ゲートが接続さ
れたメモリセルＭ10,Ｍ11,…をBLOCK1としている。上記
BLOCK0のメモリセルＭ00,Ｍ01,…において、同一列のメ
モリセルのドレインにサブビット線SBL00〜SBL04094を
共通に接続すると共に、同一列のメモリセルのソースに
ソース線SL00〜SL04094を共通に接続している。上記サ
ブビット線SBL00〜SBL04094にメインビット線BL0〜BL40
94を選択トランジスタST00A〜ST04094Aを介して接続す
ると共に、選択トランジスタST00A〜ST04094Aのゲート
に選択ゲート信号線DSG0を接続している。また、上記ソ
ース線SL00〜SL04094に共通ソース線ＳＬを選択トラン
ジスタST00B〜ST04094Bを介して接続すると共に、選択
トランジスタST00B〜ST04094Bのゲートに選択ゲート信
号線SSG0を接続している。また、上記BLOCK1のメモリセ
ルＭ10,Ｍ11,…において、同一列のメモリセルのドレイ
ンにサブビット線SBL10〜SBL14094を接続すると共に、
同一列のメモリセルのソースにソース線SL10〜SL14094
を接続している。上記サブビット線SBL10〜SBL14094に
メインビット線BL0〜BL4094を選択トランジスタST10A〜
ST14094Aを介して接続すると共に、選択トランジスタST
10A〜ST14094Aのゲートに選択ゲート信号線DSG1を接続
している。また、上記ソース線SL10〜SL14094に共通ソ
ース線ＳＬを選択トランジスタST10B〜ST14094Bを介し
て接続すると共に、選択トランジスタST10B〜ST14094B
のゲートに選択ゲート信号線SSG1を接続している。
成は、図１０に示すように、電気的に情報の書き込みお
よび消去が可能なフローティングゲート型電界効果トラ
ンジスタからなるメモリセルＭ00,Ｍ01,…,Ｍ10,Ｍ11,
…をマトリックス状に配列し、同一行のメモリセルＭ0
0,Ｍ01,…,Ｍ10,Ｍ11,…の制御ゲートにワード線WL0〜W
L31,WL32〜WL63を接続している。上記ワード線WL0〜WL3
1に制御ゲートが接続されたメモリセルＭ00,Ｍ01,…をB
LOCK0とし、ワード線WL32〜WL63に制御ゲートが接続さ
れたメモリセルＭ10,Ｍ11,…をBLOCK1としている。上記
BLOCK0のメモリセルＭ00,Ｍ01,…において、同一列のメ
モリセルのドレインにサブビット線SBL00〜SBL04094を
共通に接続すると共に、同一列のメモリセルのソースに
ソース線SL00〜SL04094を共通に接続している。上記サ
ブビット線SBL00〜SBL04094にメインビット線BL0〜BL40
94を選択トランジスタST00A〜ST04094Aを介して接続す
ると共に、選択トランジスタST00A〜ST04094Aのゲート
に選択ゲート信号線DSG0を接続している。また、上記ソ
ース線SL00〜SL04094に共通ソース線ＳＬを選択トラン
ジスタST00B〜ST04094Bを介して接続すると共に、選択
トランジスタST00B〜ST04094Bのゲートに選択ゲート信
号線SSG0を接続している。また、上記BLOCK1のメモリセ
ルＭ10,Ｍ11,…において、同一列のメモリセルのドレイ
ンにサブビット線SBL10〜SBL14094を接続すると共に、
同一列のメモリセルのソースにソース線SL10〜SL14094
を接続している。上記サブビット線SBL10〜SBL14094に
メインビット線BL0〜BL4094を選択トランジスタST10A〜
ST14094Aを介して接続すると共に、選択トランジスタST
10A〜ST14094Aのゲートに選択ゲート信号線DSG1を接続
している。また、上記ソース線SL10〜SL14094に共通ソ
ース線ＳＬを選択トランジスタST10B〜ST14094Bを介し
て接続すると共に、選択トランジスタST10B〜ST14094B
のゲートに選択ゲート信号線SSG1を接続している。
【００２６】上記構成のＡＮＤ型フラッシュメモリにお
いて、選択ブロックBLOCK0を消去する場合のことを考え
てみる。上記選択ブロックBLOCK0のワード線WL0〜WL31
に高い正電圧Ｖpp(例えば＋１０Ｖ)を印加すると共に、
全メインビット線BL0〜BL4094と半導体基板(ウェル)に
電圧Ｖnv(例えば−８Ｖ)を印加する。また、ソース線SL
00〜SL4094に共通ソース線SLを介して基準電圧Ｖss(例
えば０Ｖ)を印加する。このとき、選択ゲート信号線DSG
0に基準電圧Ｖss(例えば０Ｖ)を印加すると共に、選択
ゲート信号線SSG0に電圧Ｖnv(例えば−８Ｖ)を印加する
と、選択ゲート信号線DSG0がゲートに接続された選択ト
ランジスタST00A〜ST04094Aはオンとなり、サブビット
線SBL00〜SBL04094に電圧Ｖnv(例えば−８Ｖ)が出力さ
れ、選択ゲート信号線SSG0がゲートに接続された選択ト
ランジスタST00B〜ST04094Bはオフ状態となるため、拡
散ソース線SL10〜SL14094はフローティング状態にな
る。そうすることによって、選択ブロックBLOCK0のメモ
リセルＭ00,Ｍ01,…のチャネルはオンして、チャネル層
が−８Ｖとなり、フローティングゲートに電子が注入さ
れ、BLOCK0のメモリセルＭ00,Ｍ01,…のしきい値電圧が
上昇し、イレースが終了する。
いて、選択ブロックBLOCK0を消去する場合のことを考え
てみる。上記選択ブロックBLOCK0のワード線WL0〜WL31
に高い正電圧Ｖpp(例えば＋１０Ｖ)を印加すると共に、
全メインビット線BL0〜BL4094と半導体基板(ウェル)に
電圧Ｖnv(例えば−８Ｖ)を印加する。また、ソース線SL
00〜SL4094に共通ソース線SLを介して基準電圧Ｖss(例
えば０Ｖ)を印加する。このとき、選択ゲート信号線DSG
0に基準電圧Ｖss(例えば０Ｖ)を印加すると共に、選択
ゲート信号線SSG0に電圧Ｖnv(例えば−８Ｖ)を印加する
と、選択ゲート信号線DSG0がゲートに接続された選択ト
ランジスタST00A〜ST04094Aはオンとなり、サブビット
線SBL00〜SBL04094に電圧Ｖnv(例えば−８Ｖ)が出力さ
れ、選択ゲート信号線SSG0がゲートに接続された選択ト
ランジスタST00B〜ST04094Bはオフ状態となるため、拡
散ソース線SL10〜SL14094はフローティング状態にな
る。そうすることによって、選択ブロックBLOCK0のメモ
リセルＭ00,Ｍ01,…のチャネルはオンして、チャネル層
が−８Ｖとなり、フローティングゲートに電子が注入さ
れ、BLOCK0のメモリセルＭ00,Ｍ01,…のしきい値電圧が
上昇し、イレースが終了する。
【００２７】一方、非選択ブロックBLOCK1において、各
メモリセルＭ10,Ｍ11,…の制御ゲートに接続されたワー
ド線WL32〜WL63に基準電圧Ｖss(０Ｖ)を印加する。そし
て、選択ゲート信号線DSG1に電圧Ｖnv(−８Ｖ)を印加
し、この選択ゲート信号線DSG1がゲートに接続された選
択トランジスタST10A〜ST14094Aをオフ状態にしするこ
とによって、拡散層で形成されたソース線SL10〜SL1409
4に、共通ソース線ＳＬを介して基準電圧Ｖss(０Ｖ)が
出力される。また、上記選択ゲート信号線SSG1にＶcc
(＋３Ｖ)を印加し、選択ゲート信号線SSG1がゲートに接
続された選択トランジスタST10B〜ST14094Bをオン状態
にすることによって、サブビット線SBL10〜SBL14094は
フローティング状態になる。これにより、非選択ブロッ
クBLOCK1のメモリセルＭ10,Ｍ11,…のトンネル酸化膜直
下の半導体基板(ウェル)には、チャネル層が形成されず
に空乏層が形成される。このため、フローティングゲー
トと半導体基板(ウェル)間の電界が緩和されるので、基
板ディスターブは緩和される。
メモリセルＭ10,Ｍ11,…の制御ゲートに接続されたワー
ド線WL32〜WL63に基準電圧Ｖss(０Ｖ)を印加する。そし
て、選択ゲート信号線DSG1に電圧Ｖnv(−８Ｖ)を印加
し、この選択ゲート信号線DSG1がゲートに接続された選
択トランジスタST10A〜ST14094Aをオフ状態にしするこ
とによって、拡散層で形成されたソース線SL10〜SL1409
4に、共通ソース線ＳＬを介して基準電圧Ｖss(０Ｖ)が
出力される。また、上記選択ゲート信号線SSG1にＶcc
(＋３Ｖ)を印加し、選択ゲート信号線SSG1がゲートに接
続された選択トランジスタST10B〜ST14094Bをオン状態
にすることによって、サブビット線SBL10〜SBL14094は
フローティング状態になる。これにより、非選択ブロッ
クBLOCK1のメモリセルＭ10,Ｍ11,…のトンネル酸化膜直
下の半導体基板(ウェル)には、チャネル層が形成されず
に空乏層が形成される。このため、フローティングゲー
トと半導体基板(ウェル)間の電界が緩和されるので、基
板ディスターブは緩和される。
【００２８】
【発明が解決しようとする課題】ところが、上記ＡＮＤ
型フラッシュメモリにおいて、フローティング状態であ
るサブビット線SBL10〜SBL14094の中には、半導体基板
(ウェル)に−８Ｖが印加されたとき、拡散リーク(微小
欠陥を含む)等のために、直ぐに−８Ｖとなってしまう
サブビット線が出てくる。
型フラッシュメモリにおいて、フローティング状態であ
るサブビット線SBL10〜SBL14094の中には、半導体基板
(ウェル)に−８Ｖが印加されたとき、拡散リーク(微小
欠陥を含む)等のために、直ぐに−８Ｖとなってしまう
サブビット線が出てくる。
【００２９】例えば、拡散層で形成されたサブビット線
に０.１μＡのリーク電流がある場合を考える。これ
は、フラッシュメモリの場合、一般的にメモリセルのし
きい値電圧の定義はメモリセルを流れる電流が１μＡ時
のワード線の電圧であり、実際、０.１μＡ程度のリー
ク電流が流れるサブビット線は多く存在する。フラッシ
ュメモリの場合、ＤＲＡＭほど、拡散層のリーク電流が
減少していないのが実状である。
に０.１μＡのリーク電流がある場合を考える。これ
は、フラッシュメモリの場合、一般的にメモリセルのし
きい値電圧の定義はメモリセルを流れる電流が１μＡ時
のワード線の電圧であり、実際、０.１μＡ程度のリー
ク電流が流れるサブビット線は多く存在する。フラッシ
ュメモリの場合、ＤＲＡＭほど、拡散層のリーク電流が
減少していないのが実状である。
【００３０】この場合、半導体基板(ウェル)に−８Ｖが
印加され、フローティング状態であるべきサブビット線
が−８Ｖになる時間Ｔsは、 Ｔs ＝ Ｑ／Ｉr ＝ ＣＶ／Ｉr ＝０.０２pＦ×｜−８Ｖ｜／０.１μＡ ＝１.６μsec ただし、Ｃ ： サブビット線の容量(０.０２pＦ) Ｖ ： サブビット線の電圧(−８Ｖ) Ｉｒ： リーク電流(０.１μＡ) である。通常、イレースパルス時間は１ms程度なので、
サブビット線は十分に−８Ｖになる。この場合、サブビ
ット線側の近傍には、チャネル層が形成されてしまい、
結果として、その部分でフローティングゲートとチャネ
ル層(−８Ｖ)との間に高電界が発生し、フローティング
ゲートに電子が注入され、しきい値電圧が上昇する。な
お、実際は−８Ｖではなく、メモリセルチャネル層が十
分オンする場合(すなわちチャネル層がソースとドレイ
ンとの間に形成される場合)、サブビット線のソース側
が共通ソース線ＳＬと接続されているために０Ｖになる
ので、サブビット線は−８Ｖより高い電圧(例えば−６
Ｖ程度)となる。しかし、サブビット線が−６Ｖよりも
高くなると、バックゲート効果によりチャネル層はカッ
トオフすることから、サブビット線が−６Ｖより高い電
圧となることない(絶対値は小さくなることはない)。こ
のサブビット線の電圧は、メモリセルのしきい値電圧等
により異なる。
印加され、フローティング状態であるべきサブビット線
が−８Ｖになる時間Ｔsは、 Ｔs ＝ Ｑ／Ｉr ＝ ＣＶ／Ｉr ＝０.０２pＦ×｜−８Ｖ｜／０.１μＡ ＝１.６μsec ただし、Ｃ ： サブビット線の容量(０.０２pＦ) Ｖ ： サブビット線の電圧(−８Ｖ) Ｉｒ： リーク電流(０.１μＡ) である。通常、イレースパルス時間は１ms程度なので、
サブビット線は十分に−８Ｖになる。この場合、サブビ
ット線側の近傍には、チャネル層が形成されてしまい、
結果として、その部分でフローティングゲートとチャネ
ル層(−８Ｖ)との間に高電界が発生し、フローティング
ゲートに電子が注入され、しきい値電圧が上昇する。な
お、実際は−８Ｖではなく、メモリセルチャネル層が十
分オンする場合(すなわちチャネル層がソースとドレイ
ンとの間に形成される場合)、サブビット線のソース側
が共通ソース線ＳＬと接続されているために０Ｖになる
ので、サブビット線は−８Ｖより高い電圧(例えば−６
Ｖ程度)となる。しかし、サブビット線が−６Ｖよりも
高くなると、バックゲート効果によりチャネル層はカッ
トオフすることから、サブビット線が−６Ｖより高い電
圧となることない(絶対値は小さくなることはない)。こ
のサブビット線の電圧は、メモリセルのしきい値電圧等
により異なる。
【００３１】したがって、このような不揮発性半導体記
憶装置の消去方式では、安定して基板ディスターブを緩
和することができないという問題がある。
憶装置の消去方式では、安定して基板ディスターブを緩
和することができないという問題がある。
【００３２】そこで、この発明の目的は、イレース動作
時の基板ディスターブによるしきい値電圧の変化を抑制
し、誤読み出しを防止できる不揮発性半導体記憶装置の
消去方式を提供することにある。
時の基板ディスターブによるしきい値電圧の変化を抑制
し、誤読み出しを防止できる不揮発性半導体記憶装置の
消去方式を提供することにある。
【００３３】
【課題を解決するための手段】上記目的を達成するた
め、この発明の不揮発性半導体記憶装置の消去方式は、
制御ゲートとドレインとソースとを有し、電気的に情報
の書き込みおよび消去が可能なフローティングゲート型
電界効果トランジスタからなるメモリセルが半導体基板
にマトリックス状に配列されたメモリセルアレイと、同
一行の上記メモリセルの上記制御ゲートに接続されたワ
ード線と、同一列の上記メモリセルの上記ドレイン,ソ
ースに接続されたサブビット線と、上記サブビット線と
共に階層構造を形成するように上記サブビット線に接続
されたメインビット線とを備え、書き込み動作時および
消去動作時にファウラーノルドハイムトンネル現象を用
いると共に、消去動作時に上記半導体基板に第１の負電
圧を印加する不揮発性半導体記憶装置であって、上記メ
モリセルアレイの選択ブロックの消去動作時、上記メモ
リセルアレイの非選択ブロックの上記ワード線に第１の
正電圧を印加すると共に、上記非選択ブロックの上記サ
ブビット線に基準電圧を印加することによって、上記非
選択ブロック内のしきい値電圧が低い状態の上記メモリ
セルがオンして、そのオンした上記メモリセルに形成さ
れたチャネル層が上記基準電圧となるようにしたことを
特徴としている。
め、この発明の不揮発性半導体記憶装置の消去方式は、
制御ゲートとドレインとソースとを有し、電気的に情報
の書き込みおよび消去が可能なフローティングゲート型
電界効果トランジスタからなるメモリセルが半導体基板
にマトリックス状に配列されたメモリセルアレイと、同
一行の上記メモリセルの上記制御ゲートに接続されたワ
ード線と、同一列の上記メモリセルの上記ドレイン,ソ
ースに接続されたサブビット線と、上記サブビット線と
共に階層構造を形成するように上記サブビット線に接続
されたメインビット線とを備え、書き込み動作時および
消去動作時にファウラーノルドハイムトンネル現象を用
いると共に、消去動作時に上記半導体基板に第１の負電
圧を印加する不揮発性半導体記憶装置であって、上記メ
モリセルアレイの選択ブロックの消去動作時、上記メモ
リセルアレイの非選択ブロックの上記ワード線に第１の
正電圧を印加すると共に、上記非選択ブロックの上記サ
ブビット線に基準電圧を印加することによって、上記非
選択ブロック内のしきい値電圧が低い状態の上記メモリ
セルがオンして、そのオンした上記メモリセルに形成さ
れたチャネル層が上記基準電圧となるようにしたことを
特徴としている。
【００３４】上記不揮発性半導体記憶装置の消去方式に
よれば、ＡＣＴ,ＡＮＤ,ＤｕＳＮＯＲおよびＤＩＮＯＲ
型等のアレイ構成を有し、書き込み動作および消去動作
にＦＮトンネル現象を用いると共に、消去動作時に基板
に第１の負電圧を印加する不揮発性半導体記憶装置にお
いて、消去動作時に上記メモリセルアレイの非選択ブロ
ックのワード線に第１の正電圧を印加すると共に、その
非選択ブロックのサブビット線に基準電圧を印加する。
そうすると、非選択ブロック中のしきい値電圧が低い状
態のメモリセルがオンして、チャネル層が形成される。
そして、そのメモリセルのソースまたはドレインにサブ
ビット線を介して基準電圧が印加されているので、チャ
ネル層が上記基準電圧となって第１の正電圧が印加され
た制御ゲートとチャネルとの間の電位差が小さくなり、
フローティングゲートとチャネル層との間の電界を減少
させて、消去動作時の基板ディスターブを緩和すること
を可能にする。したがって、イレース動作時の基板ディ
スターブによるしきい値電圧の変化を抑制し、誤読み出
しを防止できる。
よれば、ＡＣＴ,ＡＮＤ,ＤｕＳＮＯＲおよびＤＩＮＯＲ
型等のアレイ構成を有し、書き込み動作および消去動作
にＦＮトンネル現象を用いると共に、消去動作時に基板
に第１の負電圧を印加する不揮発性半導体記憶装置にお
いて、消去動作時に上記メモリセルアレイの非選択ブロ
ックのワード線に第１の正電圧を印加すると共に、その
非選択ブロックのサブビット線に基準電圧を印加する。
そうすると、非選択ブロック中のしきい値電圧が低い状
態のメモリセルがオンして、チャネル層が形成される。
そして、そのメモリセルのソースまたはドレインにサブ
ビット線を介して基準電圧が印加されているので、チャ
ネル層が上記基準電圧となって第１の正電圧が印加され
た制御ゲートとチャネルとの間の電位差が小さくなり、
フローティングゲートとチャネル層との間の電界を減少
させて、消去動作時の基板ディスターブを緩和すること
を可能にする。したがって、イレース動作時の基板ディ
スターブによるしきい値電圧の変化を抑制し、誤読み出
しを防止できる。
【００３５】また、一実施形態の不揮発性半導体記憶装
置の消去方式は、上記第１の正電圧は、しきい値電圧が
低い状態の上記メモリセルがオンするときのしきい値電
圧よりも高いことを特徴としている。
置の消去方式は、上記第１の正電圧は、しきい値電圧が
低い状態の上記メモリセルがオンするときのしきい値電
圧よりも高いことを特徴としている。
【００３６】上記実施形態によれば、上記メモリセルア
レイの非選択ブロックのワード線に印加される上記第１
の正電圧を、しきい値電圧が低い状態の上記メモリセル
がオンするときのしきい値電圧よりも高くすることによ
って、プログラム状態(データ“０”)のメモリセルがオ
ンし、チャネル層が形成される。
レイの非選択ブロックのワード線に印加される上記第１
の正電圧を、しきい値電圧が低い状態の上記メモリセル
がオンするときのしきい値電圧よりも高くすることによ
って、プログラム状態(データ“０”)のメモリセルがオ
ンし、チャネル層が形成される。
【００３７】また、この発明の不揮発性半導体記憶装置
の消去方式は、制御ゲートとドレインとソースとを有
し、電気的に情報の書き込みおよび消去が可能なフロー
ティングゲート型電界効果トランジスタからなるメモリ
セルが半導体基板にマトリックス状に配列されたメモリ
セルアレイと、同一行の上記メモリセルの上記制御ゲー
トに接続されたワード線と、同一列の上記メモリセルの
上記ドレイン,ソースに接続されたサブビット線と、上
記サブビット線と共に階層構造を形成するように上記サ
ブビット線に接続されたメインビット線とを備え、書き
込み動作時および消去動作時にファウラーノルドハイム
トンネル現象を用いると共に、消去動作時に上記半導体
基板に第１の負電圧を印加する不揮発性半導体記憶装置
であって、上記メモリセルアレイの選択ブロックの消去
動作時、上記メモリセルアレイの非選択ブロック上記ワ
ード線に基準電圧を印加すると共に、上記非選択ブロッ
クの上記サブビット線に第２の負電圧を印加することに
よって、上記非選択ブロック内のしきい値電圧が低い状
態の上記メモリセルがオンして、そのオンした上記メモ
リセルに形成されたチャネル層が上記第２の負電圧とな
るようにしたことを特徴としている。
の消去方式は、制御ゲートとドレインとソースとを有
し、電気的に情報の書き込みおよび消去が可能なフロー
ティングゲート型電界効果トランジスタからなるメモリ
セルが半導体基板にマトリックス状に配列されたメモリ
セルアレイと、同一行の上記メモリセルの上記制御ゲー
トに接続されたワード線と、同一列の上記メモリセルの
上記ドレイン,ソースに接続されたサブビット線と、上
記サブビット線と共に階層構造を形成するように上記サ
ブビット線に接続されたメインビット線とを備え、書き
込み動作時および消去動作時にファウラーノルドハイム
トンネル現象を用いると共に、消去動作時に上記半導体
基板に第１の負電圧を印加する不揮発性半導体記憶装置
であって、上記メモリセルアレイの選択ブロックの消去
動作時、上記メモリセルアレイの非選択ブロック上記ワ
ード線に基準電圧を印加すると共に、上記非選択ブロッ
クの上記サブビット線に第２の負電圧を印加することに
よって、上記非選択ブロック内のしきい値電圧が低い状
態の上記メモリセルがオンして、そのオンした上記メモ
リセルに形成されたチャネル層が上記第２の負電圧とな
るようにしたことを特徴としている。
【００３８】上記半導体記憶装置の消去方式によれば、
ＡＮＤ,ＤｕＳＮＯＲおよびＤＩＮＯＲ型等の共通ソー
スを有するアレイ構成を有し、書き込み動作および消去
動作にＦＮトンネル現象を用いると共に、消去動作時に
基板に第１の負電圧を印加する不揮発性半導体記憶装置
において、消去動作時に上記メモリセルアレイの非選択
ブロックのワード線に上記基準電圧を印加すると共に、
その非選択ブロックのサブビット線に上記第２の負電圧
を印加する。そうすると、上記非選択ブロック内のしき
い値電圧が低い状態のメモリセルがオンしてチャネル層
が形成され、そのメモリセルのソースまたはドレインに
サブビット線を介して第２の負電圧が印加されているの
で、チャネル層が第２の負電圧となって上記基準電圧が
印加された制御ゲートとチャネルとの間の電位差が小さ
くなり、フローティングゲートとチャネル層との間の電
界を減少させて、消去動作時の基板ディスターブを緩和
することを可能にする。したがって、イレース動作時の
基板ディスターブによるしきい値電圧の変化を抑制し、
誤読み出しを防止できる。
ＡＮＤ,ＤｕＳＮＯＲおよびＤＩＮＯＲ型等の共通ソー
スを有するアレイ構成を有し、書き込み動作および消去
動作にＦＮトンネル現象を用いると共に、消去動作時に
基板に第１の負電圧を印加する不揮発性半導体記憶装置
において、消去動作時に上記メモリセルアレイの非選択
ブロックのワード線に上記基準電圧を印加すると共に、
その非選択ブロックのサブビット線に上記第２の負電圧
を印加する。そうすると、上記非選択ブロック内のしき
い値電圧が低い状態のメモリセルがオンしてチャネル層
が形成され、そのメモリセルのソースまたはドレインに
サブビット線を介して第２の負電圧が印加されているの
で、チャネル層が第２の負電圧となって上記基準電圧が
印加された制御ゲートとチャネルとの間の電位差が小さ
くなり、フローティングゲートとチャネル層との間の電
界を減少させて、消去動作時の基板ディスターブを緩和
することを可能にする。したがって、イレース動作時の
基板ディスターブによるしきい値電圧の変化を抑制し、
誤読み出しを防止できる。
【００３９】また、一実施形態の不揮発性半導体記憶装
置の消去方式は、上記第２の負電圧の絶対値が第１の負
電圧の絶対値よりも小さいことを特徴としている。
置の消去方式は、上記第２の負電圧の絶対値が第１の負
電圧の絶対値よりも小さいことを特徴としている。
【００４０】上記実施形態によれば、上記非選択ブロッ
クのサブビット線に印加する上記第２の負電圧の絶対値
が、上記半導体基板に印加する第１の負電圧の絶対値よ
りも小さくすることによって、バックゲート効果を低減
できるため、上記非選択ブロック内のしきい値電圧が低
い状態のメモリセルを安定してオンさせることができ、
ワード線に印加する電圧をブーストするための回路が必
要なくなる。
クのサブビット線に印加する上記第２の負電圧の絶対値
が、上記半導体基板に印加する第１の負電圧の絶対値よ
りも小さくすることによって、バックゲート効果を低減
できるため、上記非選択ブロック内のしきい値電圧が低
い状態のメモリセルを安定してオンさせることができ、
ワード線に印加する電圧をブーストするための回路が必
要なくなる。
【００４１】また、この発明の不揮発性半導体記憶装置
の消去方式は、制御ゲートとドレインとソースとを有
し、電気的に情報の書き込みおよび消去が可能なフロー
ティングゲート型電界効果トランジスタからなるメモリ
セルが半導体基板にマトリックス状に配列されたメモリ
セルアレイと、同一行の上記メモリセルの上記制御ゲー
トに接続するワード線と、同一列の上記メモリセルの上
記ドレイン,ソースに接続されるサブビット線と、上記
サブビット線と共に階層構造を形成するように上記サブ
ビット線に接続されたメインビット線とを備え、隣接す
る上記メモリセルが同一の上記サブビット線を共有する
仮想接地型の構成をしており、書き込み動作時および消
去動作時にファウラーノルドハイムトンネル現象を用い
ると共に、消去動作時に上記半導体基板に第１の負電圧
を印加する不揮発性半導体記憶装置であって、上記メモ
リセルアレイの選択ブロックの消去動作時、上記メモリ
セルアレイの非選択ブロック上記ワード線に第１の正電
圧を印加すると共に、上記非選択ブロックの上記サブビ
ット線に基準電圧を印加することによって、上記非選択
ブロック内のしきい値電圧が低い状態の上記メモリセル
がオンして、そのオンした上記メモリセルに形成された
チャネル層が上記基準電圧となるようにしたことを特徴
としている。
の消去方式は、制御ゲートとドレインとソースとを有
し、電気的に情報の書き込みおよび消去が可能なフロー
ティングゲート型電界効果トランジスタからなるメモリ
セルが半導体基板にマトリックス状に配列されたメモリ
セルアレイと、同一行の上記メモリセルの上記制御ゲー
トに接続するワード線と、同一列の上記メモリセルの上
記ドレイン,ソースに接続されるサブビット線と、上記
サブビット線と共に階層構造を形成するように上記サブ
ビット線に接続されたメインビット線とを備え、隣接す
る上記メモリセルが同一の上記サブビット線を共有する
仮想接地型の構成をしており、書き込み動作時および消
去動作時にファウラーノルドハイムトンネル現象を用い
ると共に、消去動作時に上記半導体基板に第１の負電圧
を印加する不揮発性半導体記憶装置であって、上記メモ
リセルアレイの選択ブロックの消去動作時、上記メモリ
セルアレイの非選択ブロック上記ワード線に第１の正電
圧を印加すると共に、上記非選択ブロックの上記サブビ
ット線に基準電圧を印加することによって、上記非選択
ブロック内のしきい値電圧が低い状態の上記メモリセル
がオンして、そのオンした上記メモリセルに形成された
チャネル層が上記基準電圧となるようにしたことを特徴
としている。
【００４２】上記不揮発性半導体記憶装置の消去方式に
よれば、仮想接地型アレイを有するＡＣＴ型フラッシュ
メモリにおいて、消去動作時に上記メモリセルアレイの
非選択ブロックのワード線に第１の正電圧を印加すると
共に、その非選択ブロックのサブビット線に基準電圧を
印加する。そうすると、上記非選択ブロック内のしきい
値電圧が低い状態のメモリセルがオンしてチャネル層が
形成され、そのメモリセルのソースまたはドレインにサ
ブビット線を介して基準電圧が印加されているので、チ
ャネル層が基準電圧となって第１の正電圧が印加された
制御ゲートとチャネルとの間の電位差が小さくなり、フ
ローティングゲートとチャネル層との間の電界を減少さ
せ、消去動作時の基板ディスターブを緩和することを可
能にする。したがって、イレース動作時の基板ディスタ
ーブによるしきい値電圧の変化を抑制し、誤読み出しを
防止できる。
よれば、仮想接地型アレイを有するＡＣＴ型フラッシュ
メモリにおいて、消去動作時に上記メモリセルアレイの
非選択ブロックのワード線に第１の正電圧を印加すると
共に、その非選択ブロックのサブビット線に基準電圧を
印加する。そうすると、上記非選択ブロック内のしきい
値電圧が低い状態のメモリセルがオンしてチャネル層が
形成され、そのメモリセルのソースまたはドレインにサ
ブビット線を介して基準電圧が印加されているので、チ
ャネル層が基準電圧となって第１の正電圧が印加された
制御ゲートとチャネルとの間の電位差が小さくなり、フ
ローティングゲートとチャネル層との間の電界を減少さ
せ、消去動作時の基板ディスターブを緩和することを可
能にする。したがって、イレース動作時の基板ディスタ
ーブによるしきい値電圧の変化を抑制し、誤読み出しを
防止できる。
【００４３】また、一実施形態の不揮発性半導体記憶装
置の消去方式は、上記第１の正電圧は、しきい値電圧の
低い状態の上記メモリセルがオンするときのしきい値電
圧よりも高いことを特徴としている。
置の消去方式は、上記第１の正電圧は、しきい値電圧の
低い状態の上記メモリセルがオンするときのしきい値電
圧よりも高いことを特徴としている。
【００４４】上記実施形態によれば、上記メモリセルア
レイの非選択ブロックのワード線に印加される上記第１
の正電圧を、しきい値電圧が低い状態の上記メモリセル
がオンするときのしきい値電圧よりも高くすることによ
って、プログラム状態(データ“０”)のメモリセルがオ
ンし、チャネル層が形成される。
レイの非選択ブロックのワード線に印加される上記第１
の正電圧を、しきい値電圧が低い状態の上記メモリセル
がオンするときのしきい値電圧よりも高くすることによ
って、プログラム状態(データ“０”)のメモリセルがオ
ンし、チャネル層が形成される。
【００４５】また、一実施形態の不揮発性半導体記憶装
置の消去方式は、上記メインビット線のうちの偶数番目
または奇数番目のいずれか一方のメインビット線に上記
第１の負電圧を印加し、上記メインビット線のうちの偶
数番目または奇数番目のいずれか他方のメインビット線
に上記基準電圧を印加することを特徴としている。
置の消去方式は、上記メインビット線のうちの偶数番目
または奇数番目のいずれか一方のメインビット線に上記
第１の負電圧を印加し、上記メインビット線のうちの偶
数番目または奇数番目のいずれか他方のメインビット線
に上記基準電圧を印加することを特徴としている。
【００４６】上記実施形態によれば、上記メモリセルア
レイのうちの消去すべき選択ブロックでは、上記第１の
負電圧が印加されたメインビット線をサブビット線を介
してメモリセルに接続する一方、上記メモリセルアレイ
の非選択ブロックでは、上記基準電圧が印加されたメイ
ンビット線をサブビット線を介してメモリセルに接続す
る。
レイのうちの消去すべき選択ブロックでは、上記第１の
負電圧が印加されたメインビット線をサブビット線を介
してメモリセルに接続する一方、上記メモリセルアレイ
の非選択ブロックでは、上記基準電圧が印加されたメイ
ンビット線をサブビット線を介してメモリセルに接続す
る。
【００４７】また、この発明の不揮発性半導体記憶装置
の消去方式は、制御ゲートとドレインとソースとを有
し、電気的に情報の書き込みおよび消去が可能なフロー
ティングゲート型電界効果トランジスタからなるメモリ
セルが半導体基板にマトリックス状に配列されたメモリ
セルアレイと、同一行の上記メモリセルの上記制御ゲー
トに接続するワード線と、同一列の上記メモリセルの上
記ドレイン,ソースに接続されるサブビット線と、上記
サブビット線と共に階層構造を形成するように上記サブ
ビット線に接続されたメインビット線とを備え、隣接す
る上記メモリセルが同一の上記サブビット線を共有する
仮想接地型の構成をしており、書き込み動作時および消
去動作時にファウラーノルドハイムトンネル現象を用い
ると共に、消去動作時に上記半導体基板に第１の負電圧
を印加する不揮発性半導体記憶装置であって、上記メモ
リセルアレイの選択ブロックの消去動作時、上記メモリ
セルアレイの非選択ブロック上記ワード線に基準電圧を
印加すると共に、上記非選択ブロックの上記サブビット
線に第２の負電圧を印加することによって、上記非選択
ブロック内のしきい値電圧が低い状態の上記メモリセル
がオンして、そのオンした上記メモリセルに形成された
チャネル層が上記第２の負電圧となるようにしたことを
特徴としている。
の消去方式は、制御ゲートとドレインとソースとを有
し、電気的に情報の書き込みおよび消去が可能なフロー
ティングゲート型電界効果トランジスタからなるメモリ
セルが半導体基板にマトリックス状に配列されたメモリ
セルアレイと、同一行の上記メモリセルの上記制御ゲー
トに接続するワード線と、同一列の上記メモリセルの上
記ドレイン,ソースに接続されるサブビット線と、上記
サブビット線と共に階層構造を形成するように上記サブ
ビット線に接続されたメインビット線とを備え、隣接す
る上記メモリセルが同一の上記サブビット線を共有する
仮想接地型の構成をしており、書き込み動作時および消
去動作時にファウラーノルドハイムトンネル現象を用い
ると共に、消去動作時に上記半導体基板に第１の負電圧
を印加する不揮発性半導体記憶装置であって、上記メモ
リセルアレイの選択ブロックの消去動作時、上記メモリ
セルアレイの非選択ブロック上記ワード線に基準電圧を
印加すると共に、上記非選択ブロックの上記サブビット
線に第２の負電圧を印加することによって、上記非選択
ブロック内のしきい値電圧が低い状態の上記メモリセル
がオンして、そのオンした上記メモリセルに形成された
チャネル層が上記第２の負電圧となるようにしたことを
特徴としている。
【００４８】上記不揮発性半導体記憶装置の消去方式に
よれば、仮想接地型アレイを有するＡＣＴ型フラッシュ
メモリにおいて、消去動作時に上記メモリセルアレイの
非選択ブロックのワード線に上記基準電圧を印加すると
共に、その非選択ブロックのサブビット線に上記第２の
負電圧を印加する。そうすることによって、上記非選択
ブロック内のしきい値電圧が低い状態のメモリセルがオ
ンしてチャネル層が形成され、そのメモリセルのソース
またはドレインにサブビット線を介して第２の負電圧が
印加されているので、チャネル層が第２の負電圧となっ
て上記電圧が印加された制御ゲートとチャネルとの間の
電位差が小さくなり、フローティングゲートとチャネル
層との間の電界を減少させて、消去動作時の基板ディス
ターブを緩和することを可能にする。したがって、イレ
ース動作時の基板ディスターブによるしきい値電圧の変
化を抑制し、誤読み出しを防止できる。
よれば、仮想接地型アレイを有するＡＣＴ型フラッシュ
メモリにおいて、消去動作時に上記メモリセルアレイの
非選択ブロックのワード線に上記基準電圧を印加すると
共に、その非選択ブロックのサブビット線に上記第２の
負電圧を印加する。そうすることによって、上記非選択
ブロック内のしきい値電圧が低い状態のメモリセルがオ
ンしてチャネル層が形成され、そのメモリセルのソース
またはドレインにサブビット線を介して第２の負電圧が
印加されているので、チャネル層が第２の負電圧となっ
て上記電圧が印加された制御ゲートとチャネルとの間の
電位差が小さくなり、フローティングゲートとチャネル
層との間の電界を減少させて、消去動作時の基板ディス
ターブを緩和することを可能にする。したがって、イレ
ース動作時の基板ディスターブによるしきい値電圧の変
化を抑制し、誤読み出しを防止できる。
【００４９】また、一実施形態の不揮発性半導体記憶装
置の消去方式は、上記第２の負電圧の絶対値が第１の負
電圧の絶対値よりも小さいことを特徴としている。
置の消去方式は、上記第２の負電圧の絶対値が第１の負
電圧の絶対値よりも小さいことを特徴としている。
【００５０】上記実施形態によれば、上記非選択ブロッ
クの上記サブビット線に印加される上記第２の負電圧の
絶対値が、上記半導体基板に印加される第１の負電圧の
絶対値よりも小さくすることによって、バックゲート効
果を低減できるため、上記非選択ブロック内のしきい値
電圧が低い状態のメモリセルを安定してオンさせること
ができ、ワード線に印加する電圧をブーストするための
回路が必要なくなる。
クの上記サブビット線に印加される上記第２の負電圧の
絶対値が、上記半導体基板に印加される第１の負電圧の
絶対値よりも小さくすることによって、バックゲート効
果を低減できるため、上記非選択ブロック内のしきい値
電圧が低い状態のメモリセルを安定してオンさせること
ができ、ワード線に印加する電圧をブーストするための
回路が必要なくなる。
【００５１】また、一実施形態の不揮発性半導体記憶装
置の消去方式は、上記メインビット線のうちの偶数番目
または奇数番目のいずれか一方のメインビット線に上記
第１の負電圧を印加し、上記メインビット線のうちの偶
数番目または奇数番目のいずれか他方のメインビット線
に上記第２の負電圧を印加することを特徴としている。
置の消去方式は、上記メインビット線のうちの偶数番目
または奇数番目のいずれか一方のメインビット線に上記
第１の負電圧を印加し、上記メインビット線のうちの偶
数番目または奇数番目のいずれか他方のメインビット線
に上記第２の負電圧を印加することを特徴としている。
【００５２】上記実施形態によれば、上記メモリセルア
レイのうちの消去すべき選択ブロックでは、上記第１の
負電圧が印加されたメインビット線をサブビット線を介
してメモリセルに接続する一方、上記メモリセルアレイ
の非選択ブロックでは、上記第２の負電圧が印加された
メインビット線をサブビット線を介してメモリセルに接
続する。
レイのうちの消去すべき選択ブロックでは、上記第１の
負電圧が印加されたメインビット線をサブビット線を介
してメモリセルに接続する一方、上記メモリセルアレイ
の非選択ブロックでは、上記第２の負電圧が印加された
メインビット線をサブビット線を介してメモリセルに接
続する。
【００５３】
【発明の実施の形態】以下、この発明の不揮発性半導体
記憶装置の消去方式を図示の実施の形態により詳細に説
明する。
記憶装置の消去方式を図示の実施の形態により詳細に説
明する。
【００５４】（第１実施形態）図１はこの発明の第１実
施形態の不揮発性半導体記憶装置の消去方式を用いたＡ
ＣＴ型フラッシュメモリの仮想接地型アレイ構成を示す
回路図である。
施形態の不揮発性半導体記憶装置の消去方式を用いたＡ
ＣＴ型フラッシュメモリの仮想接地型アレイ構成を示す
回路図である。
【００５５】図１に示すように、このＡＣＴ型フラッシ
ュメモリは、電気的に情報の書き込みおよび消去が可能
なフローティングゲート型電界効果トランジスタからな
るメモリセルＭ00,Ｍ01,…,Ｍ10,Ｍ11,…をマトリック
ス状に配列し、同一行のメモリセルの制御ゲートにワー
ド線WL0〜WL31,WL32〜WL63を接続している。上記ワード
線WL0〜WL31に制御ゲートが接続されたメモリセルＭ00,
Ｍ01,…をBLOCK0とし、ワード線WL32〜WL63に制御ゲー
トが接続されたメモリセルＭ10,Ｍ11,…をBLOCK1として
いる。
ュメモリは、電気的に情報の書き込みおよび消去が可能
なフローティングゲート型電界効果トランジスタからな
るメモリセルＭ00,Ｍ01,…,Ｍ10,Ｍ11,…をマトリック
ス状に配列し、同一行のメモリセルの制御ゲートにワー
ド線WL0〜WL31,WL32〜WL63を接続している。上記ワード
線WL0〜WL31に制御ゲートが接続されたメモリセルＭ00,
Ｍ01,…をBLOCK0とし、ワード線WL32〜WL63に制御ゲー
トが接続されたメモリセルＭ10,Ｍ11,…をBLOCK1として
いる。
【００５６】上記BLOCK0のメモリセルＭ00,Ｍ01,…にお
いて、同一列のメモリセルのドレイン,ソースにサブビ
ット線SBL00〜SBL04096を共通に接続している。上記サ
ブビット線SBL00〜SBL04096にメインビット線BL0〜BL40
95を選択トランジスタST00〜ST04096を介して接続して
いる。上記選択トランジスタST00,ST02,…,ST04096のゲ
ートに選択ゲート信号線SG00を接続すると共に、選択ト
ランジスタST01,ST03,…,ST04095のゲートに選択ゲート
信号線SG01を接続している。
いて、同一列のメモリセルのドレイン,ソースにサブビ
ット線SBL00〜SBL04096を共通に接続している。上記サ
ブビット線SBL00〜SBL04096にメインビット線BL0〜BL40
95を選択トランジスタST00〜ST04096を介して接続して
いる。上記選択トランジスタST00,ST02,…,ST04096のゲ
ートに選択ゲート信号線SG00を接続すると共に、選択ト
ランジスタST01,ST03,…,ST04095のゲートに選択ゲート
信号線SG01を接続している。
【００５７】また、上記BLOCK1のメモリセルＭ10,Ｍ11,
…において、同一列のメモリセルのドレイン,ソースに
サブビット線SBL10〜SBL14096を接続している。上記サ
ブビット線SBL10〜SBL14096にメインビット線BL0〜BL40
95を選択トランジスタST10〜ST14096を介して接続して
いる。上記選択トランジスタST10,ST12,…,ST14096のゲ
ートに選択ゲート信号線SG10を接続すると共に、選択ト
ランジスタST11,ST13,…,ST14095のゲートに選択ゲート
信号線SG11を接続している。
…において、同一列のメモリセルのドレイン,ソースに
サブビット線SBL10〜SBL14096を接続している。上記サ
ブビット線SBL10〜SBL14096にメインビット線BL0〜BL40
95を選択トランジスタST10〜ST14096を介して接続して
いる。上記選択トランジスタST10,ST12,…,ST14096のゲ
ートに選択ゲート信号線SG10を接続すると共に、選択ト
ランジスタST11,ST13,…,ST14095のゲートに選択ゲート
信号線SG11を接続している。
【００５８】上記構成のＡＣＴ型フラッシュメモリにお
いて、BLOCK0を消去する場合、まずワード線WL0〜WL31
をＶpp(例えば＋１０Ｖ)とする。また、半導体基板(ウ
ェル)電圧は第１の負電圧Ｖneg(例えば−８Ｖ)とする。
一方、偶数番目のメインビット線BL0,BL2,BL4,…,BL409
6を第１の負電圧Ｖneg(−８Ｖ)とし、奇数番目のメイン
ビット線BL1,BL3,…,BL4095は基準電圧Ｖss(例えば０
Ｖ)とする。また、選択ゲート信号線SG00に基準電圧Ｖs
sを印加すると共に、選択ゲート信号線SG01に負電圧Ｖn
egを印加する。そうすると、上記選択ゲート信号線SG00
が基準電圧Ｖssなので、選択ゲート信号線SG00がゲート
に接続された選択トランジスタST00〜ST04096はオンす
るので、拡散層で形成さたサブビット線SBL00,SBL02,SB
L04,…,SBL04096に負電圧Ｖnegが出力される。また、選
択ゲート信号線SG01は負電圧Ｖnegなので、選択ゲート
信号線SG01がゲートに接続された選択トランジスタST01
〜ST04095はオフ状態となり、サブビット線SBL01,SBL0
3,…,SBL04095はフローティング状態になる。このと
き、例えば、メモリセルＭ00は、ワード線WL0がＶppな
のでオンし、チャネル層が形成される。また、サブビッ
ト線SBL00が負電圧Ｖnegなので、チャネル層は負電圧Ｖ
negになり、フローティングゲートとチャネル層との間
に高電界が発生し、チャネル層から電子がフローティン
グゲートに注入され、メモリセルＭ00のしきい値電圧が
上昇する。また、メモリセルＭ01でも、サブビット線SB
L02が負電圧Ｖnegなので、チャネル層は負電圧Ｖnegに
なり、フローティングゲートとチャネル層との間に高電
界が発生し、チャネル層から電子がフローティングゲー
トに注入され、メモリセルＭ01のしきい値電圧が上昇す
る。同様に、BLOCK0内の全てのメモリセルは、しきい値
電圧が高くなって消去される。
いて、BLOCK0を消去する場合、まずワード線WL0〜WL31
をＶpp(例えば＋１０Ｖ)とする。また、半導体基板(ウ
ェル)電圧は第１の負電圧Ｖneg(例えば−８Ｖ)とする。
一方、偶数番目のメインビット線BL0,BL2,BL4,…,BL409
6を第１の負電圧Ｖneg(−８Ｖ)とし、奇数番目のメイン
ビット線BL1,BL3,…,BL4095は基準電圧Ｖss(例えば０
Ｖ)とする。また、選択ゲート信号線SG00に基準電圧Ｖs
sを印加すると共に、選択ゲート信号線SG01に負電圧Ｖn
egを印加する。そうすると、上記選択ゲート信号線SG00
が基準電圧Ｖssなので、選択ゲート信号線SG00がゲート
に接続された選択トランジスタST00〜ST04096はオンす
るので、拡散層で形成さたサブビット線SBL00,SBL02,SB
L04,…,SBL04096に負電圧Ｖnegが出力される。また、選
択ゲート信号線SG01は負電圧Ｖnegなので、選択ゲート
信号線SG01がゲートに接続された選択トランジスタST01
〜ST04095はオフ状態となり、サブビット線SBL01,SBL0
3,…,SBL04095はフローティング状態になる。このと
き、例えば、メモリセルＭ00は、ワード線WL0がＶppな
のでオンし、チャネル層が形成される。また、サブビッ
ト線SBL00が負電圧Ｖnegなので、チャネル層は負電圧Ｖ
negになり、フローティングゲートとチャネル層との間
に高電界が発生し、チャネル層から電子がフローティン
グゲートに注入され、メモリセルＭ00のしきい値電圧が
上昇する。また、メモリセルＭ01でも、サブビット線SB
L02が負電圧Ｖnegなので、チャネル層は負電圧Ｖnegに
なり、フローティングゲートとチャネル層との間に高電
界が発生し、チャネル層から電子がフローティングゲー
トに注入され、メモリセルＭ01のしきい値電圧が上昇す
る。同様に、BLOCK0内の全てのメモリセルは、しきい値
電圧が高くなって消去される。
【００５９】一方、非選択ブロックBLOCK1では、ワード
線WL32〜WL63にＶcc(例えば＋３Ｖ)を印加する。上記選
択ゲート信号線SG10に負電圧Ｖneg(−８Ｖ)を印加する
と共に、選択ゲート信号線SG11に第１の正電圧Ｖcc(例
えば＋３Ｖ)を印加する。上記奇数番目のメインビット
線BL1,BL3,…,BL4095は、先に説明したように基準電圧
Ｖssが印加されており、かつ、選択ゲート信号線SG11が
ゲートに接続された選択トランジスタST11〜ST14095が
オンするため、拡散層で形成されたサブビット線SBL11,
SBL13,…,BL14095に基準電圧Ｖss(０Ｖ)が出力される。
一方、選択ゲート信号線SG10をゲートに接続された選択
トランジスタST10〜ST14096はオフ状態のため、サブビ
ット線SBL10,SBL12,SBL14,…,SBL149096はフローティン
グ状態になる。
線WL32〜WL63にＶcc(例えば＋３Ｖ)を印加する。上記選
択ゲート信号線SG10に負電圧Ｖneg(−８Ｖ)を印加する
と共に、選択ゲート信号線SG11に第１の正電圧Ｖcc(例
えば＋３Ｖ)を印加する。上記奇数番目のメインビット
線BL1,BL3,…,BL4095は、先に説明したように基準電圧
Ｖssが印加されており、かつ、選択ゲート信号線SG11が
ゲートに接続された選択トランジスタST11〜ST14095が
オンするため、拡散層で形成されたサブビット線SBL11,
SBL13,…,BL14095に基準電圧Ｖss(０Ｖ)が出力される。
一方、選択ゲート信号線SG10をゲートに接続された選択
トランジスタST10〜ST14096はオフ状態のため、サブビ
ット線SBL10,SBL12,SBL14,…,SBL149096はフローティン
グ状態になる。
【００６０】ここで、非選択ブロックBLOCK1内のしきい
値電圧が低い状態のメモリセル(データ“０”のプログ
ラム状態のメモリセル)は、ワード線WL32〜WL63にＶcc
(例えば３Ｖ)が印加されるため、メモリセルはオンす
る。例えば、メモリセルＭ10がプログラム状態とすれ
ば、メモリセルＭ10のしきい値電圧は約１.５Ｖ程度の
ため、メモリセルＭ10はオンし、チャネル層が形成され
る。上記サブビット線SBL11には、メインビット線BL1か
ら選択トランジスタST11を介して基準電圧Ｖss(０Ｖ)が
印加されているので、サブビット線SBL11に接続された
ソースまたはドレインを介してチャネル層は基準電圧Ｖ
ss(０Ｖ)になる。
値電圧が低い状態のメモリセル(データ“０”のプログ
ラム状態のメモリセル)は、ワード線WL32〜WL63にＶcc
(例えば３Ｖ)が印加されるため、メモリセルはオンす
る。例えば、メモリセルＭ10がプログラム状態とすれ
ば、メモリセルＭ10のしきい値電圧は約１.５Ｖ程度の
ため、メモリセルＭ10はオンし、チャネル層が形成され
る。上記サブビット線SBL11には、メインビット線BL1か
ら選択トランジスタST11を介して基準電圧Ｖss(０Ｖ)が
印加されているので、サブビット線SBL11に接続された
ソースまたはドレインを介してチャネル層は基準電圧Ｖ
ss(０Ｖ)になる。
【００６１】これにより、非選択ブロックBLOCK1のメモ
リセルＭ10,Ｍ11,…において、ワード線WL32〜WL63に接
続された制御ゲートは＋３Ｖ、チャネル層は０Ｖとなる
ことから、フローティングゲートとチャネル層との間の
電界は緩和されて、基板ディスターブが低減される(従
来技術では制御ゲートに０Ｖを印加する一方、チャネル
層は拡散層のリークやカップリングが起きた場合、サブ
ビット線が−８Ｖなってしまいチャネル層が−８Ｖ近く
になり、フローティングゲートとチャネル層との間の電
界は大きい)。
リセルＭ10,Ｍ11,…において、ワード線WL32〜WL63に接
続された制御ゲートは＋３Ｖ、チャネル層は０Ｖとなる
ことから、フローティングゲートとチャネル層との間の
電界は緩和されて、基板ディスターブが低減される(従
来技術では制御ゲートに０Ｖを印加する一方、チャネル
層は拡散層のリークやカップリングが起きた場合、サブ
ビット線が−８Ｖなってしまいチャネル層が−８Ｖ近く
になり、フローティングゲートとチャネル層との間の電
界は大きい)。
【００６２】この第１実施形態における基板ディスター
ブの影響を図２に示している。図２において、横軸はデ
ィスターブ時間を表し、縦軸はしきい値電圧Ｖtを表し
ている(条件：制御ゲート電圧Ｖgは３Ｖ、ドレイン電圧
Ｖdは０Ｖ、ソース電圧Ｖsはフローティング、基板電圧
Ｖsubは−８Ｖ)。
ブの影響を図２に示している。図２において、横軸はデ
ィスターブ時間を表し、縦軸はしきい値電圧Ｖtを表し
ている(条件：制御ゲート電圧Ｖgは３Ｖ、ドレイン電圧
Ｖdは０Ｖ、ソース電圧Ｖsはフローティング、基板電圧
Ｖsubは−８Ｖ)。
【００６３】図２から判るように、６４Ｍフラッシュメ
モリで非選択ブロックのメモリセルへのディスターブ時
間１０6秒後［式(１)を条件に１００万回の書き換えを
保証］においても、しきい値電圧が低い状態のメモリセ
ル(プログラム状態)のしきい値電圧の変動は少なく、デ
ータの読み出し(リード)時、メインビット線に接続され
ているセンス回路(図示せず)によりデータを検出するた
めのリファレンス電圧(Ｒef電圧)よりも、メモリセルの
しきい値電圧は十分低い値に留まっている。したがっ
て、メモリセルのしきい値電圧がセンス回路のＲef電圧
に対して十分なマージンを有するので、基板ディスター
ブを受けても、しきい値電圧が低い状態のメモリセル
(プログラム状態)からでもデータを誤りなく読み出すこ
とができる。
モリで非選択ブロックのメモリセルへのディスターブ時
間１０6秒後［式(１)を条件に１００万回の書き換えを
保証］においても、しきい値電圧が低い状態のメモリセ
ル(プログラム状態)のしきい値電圧の変動は少なく、デ
ータの読み出し(リード)時、メインビット線に接続され
ているセンス回路(図示せず)によりデータを検出するた
めのリファレンス電圧(Ｒef電圧)よりも、メモリセルの
しきい値電圧は十分低い値に留まっている。したがっ
て、メモリセルのしきい値電圧がセンス回路のＲef電圧
に対して十分なマージンを有するので、基板ディスター
ブを受けても、しきい値電圧が低い状態のメモリセル
(プログラム状態)からでもデータを誤りなく読み出すこ
とができる。
【００６４】なお、イレース状態のメモリセル(しきい
値電圧が４Ｖ以上)については、勿論問題はない。
値電圧が４Ｖ以上)については、勿論問題はない。
【００６５】（第２実施形態）この発明の第２実施形態
の不揮発性半導体記憶装置の消去方式は、第１実施形態
の図１に示すＡＣＴ型フラッシュメモリと同一の構成の
ＡＣＴ型フラッシュメモリに用い、図１を援用する。上
記第１実施形態のＡＣＴ型フラッシュメモリにおいて、
イレース動作時の基板ディスターブを低減することが可
能であることについて述べたが、この第２実施形態で
は、第１実施形態について次の(１)〜(３)の３点をさら
に改良した不揮発性半導体記憶装置の消去方式を提案す
る。
の不揮発性半導体記憶装置の消去方式は、第１実施形態
の図１に示すＡＣＴ型フラッシュメモリと同一の構成の
ＡＣＴ型フラッシュメモリに用い、図１を援用する。上
記第１実施形態のＡＣＴ型フラッシュメモリにおいて、
イレース動作時の基板ディスターブを低減することが可
能であることについて述べたが、この第２実施形態で
は、第１実施形態について次の(１)〜(３)の３点をさら
に改良した不揮発性半導体記憶装置の消去方式を提案す
る。
【００６６】(１) メインビット線が０Ｖとなる選択ト
ランジスタにおいて、ソースが０Ｖ、基板が−８Ｖに印
加される状態が発生して、ソースと基板の電圧差が８Ｖ
なるので、耐圧をもたせるためにソース領域をＤＤＤ(D
ouble Doped Drain)構造もしくはＬＤＤ(Lightly Doped
Drain)構造とする必要があり、選択トランジスタの面
積が大きくなる。
ランジスタにおいて、ソースが０Ｖ、基板が−８Ｖに印
加される状態が発生して、ソースと基板の電圧差が８Ｖ
なるので、耐圧をもたせるためにソース領域をＤＤＤ(D
ouble Doped Drain)構造もしくはＬＤＤ(Lightly Doped
Drain)構造とする必要があり、選択トランジスタの面
積が大きくなる。
【００６７】(２) 選択トランジスタに印加される電圧
は、基準電圧Ｖss(０Ｖ)、負電圧Ｖneg(−８Ｖ)、Ｖcc
(３Ｖ)が用意されており、３種類の電圧をスイッチする
回路が複雑になる。
は、基準電圧Ｖss(０Ｖ)、負電圧Ｖneg(−８Ｖ)、Ｖcc
(３Ｖ)が用意されており、３種類の電圧をスイッチする
回路が複雑になる。
【００６８】(３) データ“０”のメモリセルのしきい
値電圧は２Ｖ以下であるが、基板が−８Ｖでドレインま
たはソースが０Ｖなのでバックゲート効果が大きく、チ
ャネル領域の濃度によっては、Ｖcc(例えば３Ｖ)より高
い電圧を制御ゲートに印加しないとチャネルがオンしな
い。したがって、非選択ブロックBLOCK1のワード線WL32
〜WL63はＶccより高い電圧を必要とし、図示していない
が、ワード線電圧をブーストするための回路が必要とな
り、レイアウト面積が大きくなる。
値電圧は２Ｖ以下であるが、基板が−８Ｖでドレインま
たはソースが０Ｖなのでバックゲート効果が大きく、チ
ャネル領域の濃度によっては、Ｖcc(例えば３Ｖ)より高
い電圧を制御ゲートに印加しないとチャネルがオンしな
い。したがって、非選択ブロックBLOCK1のワード線WL32
〜WL63はＶccより高い電圧を必要とし、図示していない
が、ワード線電圧をブーストするための回路が必要とな
り、レイアウト面積が大きくなる。
【００６９】上記の３点を解決するための消去方式につ
いて以下に述べる。
いて以下に述べる。
【００７０】図１に示すＡＣＴ型フラッシュメモリにお
いて、BLOCK0を消去する場合、ワード線WL0〜WL31をＶp
p(例えば＋１０Ｖ)とする。また、半導体基板(ウェル)
電圧は第１の負電圧Ｖneg(例えば−８Ｖ)とする。ま
た、偶数番目のメインビット線BL0,BL2,BL4,…,BL4096
を第１の負電圧Ｖnegとする一方、奇数番目のメインビ
ット線BL1,BL3,…,BL4095を第２の負電圧としてのディ
スターブ阻止電圧Ｖnv(例えば−４Ｖ)とする。このディ
スターブ阻止電圧Ｖnvは、負電圧Ｖneg(−８Ｖ)から、
図３に示す直列接続された２つのｐ−ＭＯＳトランジス
タ１,２で形成することにより容易に実現できる。そし
て、上記選択ゲート信号線SG00に基準電圧Ｖssを印加
し、選択ゲート信号線SG01に負電圧Ｖnegを印加する。
そうすると、上記選択ゲート信号線SG00が基準電圧Ｖss
なので、選択ゲート信号線SG00がゲートに接続された選
択トランジスタST00〜ST04096はオンするので、サブビ
ット線SBL00,SBL02,SBL04,…,SBL04096に負電圧Ｖnegが
出力される。一方、選択ゲート信号線SG01は負電圧Ｖne
gなので、選択ゲート信号線SG01がゲートに接続された
選択トランジスタST01〜ST14096はオフ状態となり、サ
ブビット線SBL01,SBL03,…,SBL04095はフローティング
状態になる。このとき、例えば、メモリセルＭ00では、
ワード線WL0はＶppなのでメモリセルＭ00がオンし、チ
ャネル層が形成される。そして、上記サブビット線SBL0
0が負電圧Ｖnegなので、メモリセルＭ00に形成されたチ
ャネル層は負電圧Ｖnegになり、フローティングゲート
とチャネル層との間に高電界が発生し、チャネル層から
電子がフローティングゲートに注入され、メモリセルＭ
00のしきい値電圧が上昇する。また、メモリセルＭ01で
も、サブビット線SBL02が負電圧Ｖnegなので、メモリセ
ルＭ01のチャネル層は負電圧Ｖnegになり、フローティ
ングゲートとチャネル層との間に高電界が発生し、チャ
ネル層から電子がフローティングゲートに注入され、メ
モリセルＭ01のしきい値電圧が上昇する。同様に、BLOC
K0内の全てのメモリセルは、しきい値電圧が高くなって
消去される。
いて、BLOCK0を消去する場合、ワード線WL0〜WL31をＶp
p(例えば＋１０Ｖ)とする。また、半導体基板(ウェル)
電圧は第１の負電圧Ｖneg(例えば−８Ｖ)とする。ま
た、偶数番目のメインビット線BL0,BL2,BL4,…,BL4096
を第１の負電圧Ｖnegとする一方、奇数番目のメインビ
ット線BL1,BL3,…,BL4095を第２の負電圧としてのディ
スターブ阻止電圧Ｖnv(例えば−４Ｖ)とする。このディ
スターブ阻止電圧Ｖnvは、負電圧Ｖneg(−８Ｖ)から、
図３に示す直列接続された２つのｐ−ＭＯＳトランジス
タ１,２で形成することにより容易に実現できる。そし
て、上記選択ゲート信号線SG00に基準電圧Ｖssを印加
し、選択ゲート信号線SG01に負電圧Ｖnegを印加する。
そうすると、上記選択ゲート信号線SG00が基準電圧Ｖss
なので、選択ゲート信号線SG00がゲートに接続された選
択トランジスタST00〜ST04096はオンするので、サブビ
ット線SBL00,SBL02,SBL04,…,SBL04096に負電圧Ｖnegが
出力される。一方、選択ゲート信号線SG01は負電圧Ｖne
gなので、選択ゲート信号線SG01がゲートに接続された
選択トランジスタST01〜ST14096はオフ状態となり、サ
ブビット線SBL01,SBL03,…,SBL04095はフローティング
状態になる。このとき、例えば、メモリセルＭ00では、
ワード線WL0はＶppなのでメモリセルＭ00がオンし、チ
ャネル層が形成される。そして、上記サブビット線SBL0
0が負電圧Ｖnegなので、メモリセルＭ00に形成されたチ
ャネル層は負電圧Ｖnegになり、フローティングゲート
とチャネル層との間に高電界が発生し、チャネル層から
電子がフローティングゲートに注入され、メモリセルＭ
00のしきい値電圧が上昇する。また、メモリセルＭ01で
も、サブビット線SBL02が負電圧Ｖnegなので、メモリセ
ルＭ01のチャネル層は負電圧Ｖnegになり、フローティ
ングゲートとチャネル層との間に高電界が発生し、チャ
ネル層から電子がフローティングゲートに注入され、メ
モリセルＭ01のしきい値電圧が上昇する。同様に、BLOC
K0内の全てのメモリセルは、しきい値電圧が高くなって
消去される。
【００７１】一方、非選択ブロックBLOCK1では、ワード
線WL32〜WL63に基準電圧Ｖss(例えば０Ｖ)を印加する。
上記選択ゲート信号線SG10に負電圧Ｖnegを出力し、選
択ゲート信号線SG11は基準電圧Ｖss(例えば０Ｖ)を出力
する。奇数番目のメインビット線BL1,BL3,…,BL4095
は、ディスターブ阻止電圧Ｖnv(例えば−４Ｖ)なので、
図１中の拡散層で形成されたサブビット線SBL11,SBL13,
…,SBL14095に電圧Ｖnvが出力される一方、サブビット
線SBL10,SBL12,SBL14,…,SBL14096はフローティング状
態になる。ここで、非選択ブロックBLOCK1内のしきい値
電圧が低い状態のメモリセル(データ“０”のプログラ
ム状態のメモリセル)は、ワード線WL32〜WL63が基準電
圧Ｖss(例えば０Ｖ)であるが、基板が負電圧Ｖneg(例え
ば−８Ｖ)、ドレインまたはソースが電圧Ｖnv(例えば−
４Ｖ)なので、メモリセルがオンし、チャネル層が形成
される。そして、上記サブビット線SBL11がＶnv(例えば
−４Ｖ)なので、チャネル層は電圧Ｖnv(例えば−４Ｖ)
になる。したがって、フローティングゲートとチャネル
層の間の電界は緩和され、基板ディスターブは低減され
る。この発明の不揮発性半導体記憶装置の消去方式で
は、制御ゲート０Ｖ、チャネル層は−４Ｖの電界が印加
されることになる。
線WL32〜WL63に基準電圧Ｖss(例えば０Ｖ)を印加する。
上記選択ゲート信号線SG10に負電圧Ｖnegを出力し、選
択ゲート信号線SG11は基準電圧Ｖss(例えば０Ｖ)を出力
する。奇数番目のメインビット線BL1,BL3,…,BL4095
は、ディスターブ阻止電圧Ｖnv(例えば−４Ｖ)なので、
図１中の拡散層で形成されたサブビット線SBL11,SBL13,
…,SBL14095に電圧Ｖnvが出力される一方、サブビット
線SBL10,SBL12,SBL14,…,SBL14096はフローティング状
態になる。ここで、非選択ブロックBLOCK1内のしきい値
電圧が低い状態のメモリセル(データ“０”のプログラ
ム状態のメモリセル)は、ワード線WL32〜WL63が基準電
圧Ｖss(例えば０Ｖ)であるが、基板が負電圧Ｖneg(例え
ば−８Ｖ)、ドレインまたはソースが電圧Ｖnv(例えば−
４Ｖ)なので、メモリセルがオンし、チャネル層が形成
される。そして、上記サブビット線SBL11がＶnv(例えば
−４Ｖ)なので、チャネル層は電圧Ｖnv(例えば−４Ｖ)
になる。したがって、フローティングゲートとチャネル
層の間の電界は緩和され、基板ディスターブは低減され
る。この発明の不揮発性半導体記憶装置の消去方式で
は、制御ゲート０Ｖ、チャネル層は−４Ｖの電界が印加
されることになる。
【００７２】この第２実施形態におけるディスターブの
影響を図４に示している(条件：制御ゲート電圧Ｖgは０
Ｖ、ドレイン電圧Ｖdは−４Ｖ、ソース電圧Ｖsはフロー
ティング、基板電圧Ｖsubは−８Ｖ)。図４において、横
軸はディスターブ時間を表し、縦軸はしきい値電圧Ｖt
を表している。図４から判るように、６４Ｍフラッシュ
メモリで基板ディスターブ時間の１０6秒後において
も、ディスターブの影響が出やすいデータ“０”でしき
い値電圧が低い状態のメモリセルにおいてもしきい値電
圧の変化が小さく、センス回路のＲef電圧よりしきい値
電圧は十分低い。したがって、データ“０”のメモリセ
ルのしきい値電圧がセンス回路のＲef電圧に対して十分
なマージンを有するので、基板ディスターブを受けて
も、データ“０”を読み出すことが可能である。
影響を図４に示している(条件：制御ゲート電圧Ｖgは０
Ｖ、ドレイン電圧Ｖdは−４Ｖ、ソース電圧Ｖsはフロー
ティング、基板電圧Ｖsubは−８Ｖ)。図４において、横
軸はディスターブ時間を表し、縦軸はしきい値電圧Ｖt
を表している。図４から判るように、６４Ｍフラッシュ
メモリで基板ディスターブ時間の１０6秒後において
も、ディスターブの影響が出やすいデータ“０”でしき
い値電圧が低い状態のメモリセルにおいてもしきい値電
圧の変化が小さく、センス回路のＲef電圧よりしきい値
電圧は十分低い。したがって、データ“０”のメモリセ
ルのしきい値電圧がセンス回路のＲef電圧に対して十分
なマージンを有するので、基板ディスターブを受けて
も、データ“０”を読み出すことが可能である。
【００７３】さらに、上記選択トランジスタのソースに
ディスターブ阻止電圧として−４Ｖを印加し、半導体基
板(ウェル)電圧−８Ｖとの差が−４Ｖと小さいので、ソ
ースをＤＤＤ構造またはＬＤＤ構造とする必要がない。
また、選択トランジスタに印加される電圧は基準電圧Ｖ
ss(例えば０Ｖ)と負電圧Ｖneg(例えば−８Ｖ)の２電圧
のみでよいため、電圧切り替えを行うデコーダ(図示せ
ず)の形成が容易である。
ディスターブ阻止電圧として−４Ｖを印加し、半導体基
板(ウェル)電圧−８Ｖとの差が−４Ｖと小さいので、ソ
ースをＤＤＤ構造またはＬＤＤ構造とする必要がない。
また、選択トランジスタに印加される電圧は基準電圧Ｖ
ss(例えば０Ｖ)と負電圧Ｖneg(例えば−８Ｖ)の２電圧
のみでよいため、電圧切り替えを行うデコーダ(図示せ
ず)の形成が容易である。
【００７４】また、非選択ブロックBLOCK1のメモリセル
Ｍ10,Ｍ11,…では、ドレインまたはソースの電圧が−４
Ｖとなるので、半導体基板(ウェル)電位−８Ｖに対して
電圧差が４Ｖとなる。したがって、ワード線WL32〜WL63
が接続された制御ゲートの電圧は０Ｖではあるが、バッ
クゲートが−４Ｖでワード線に接続された制御ゲートの
電圧が４Ｖの場合と同様となり、バックゲートの効果が
第１実施形態のものより小さく、しきい値電圧が２Ｖ以
下のものであれば、メモリセルは容易にオンする。した
がって、非選択ブロックのワード線をブーストする必要
がない。
Ｍ10,Ｍ11,…では、ドレインまたはソースの電圧が−４
Ｖとなるので、半導体基板(ウェル)電位−８Ｖに対して
電圧差が４Ｖとなる。したがって、ワード線WL32〜WL63
が接続された制御ゲートの電圧は０Ｖではあるが、バッ
クゲートが−４Ｖでワード線に接続された制御ゲートの
電圧が４Ｖの場合と同様となり、バックゲートの効果が
第１実施形態のものより小さく、しきい値電圧が２Ｖ以
下のものであれば、メモリセルは容易にオンする。した
がって、非選択ブロックのワード線をブーストする必要
がない。
【００７５】このように、この第２実施形態の不揮発性
半導体記憶装置の消去方式を用いた場合、第１実施形態
よりもさらに改善することが可能となる。
半導体記憶装置の消去方式を用いた場合、第１実施形態
よりもさらに改善することが可能となる。
【００７６】（第３実施形態）図５はこの発明の第３実
施形態の不揮発性半導体記憶装置の消去方式を用いたＤ
ｕＳＮＯＲ型フラッシュメモリのアレイ構成を示す回路
図を示している。
施形態の不揮発性半導体記憶装置の消去方式を用いたＤ
ｕＳＮＯＲ型フラッシュメモリのアレイ構成を示す回路
図を示している。
【００７７】図５に示すように、このＤｕＳＮＯＲ型フ
ラッシュメモリは、電気的に情報の書き込みおよび消去
が可能なフローティングゲート型電界効果トランジスタ
からなるメモリセルＭ00,Ｍ01,…,Ｍ10,Ｍ11,…をマト
リックス状に配列し、同一行のメモリセルの制御ゲート
にワード線WL0〜WL31,WL32〜WL63を接続している。上記
ワード線WL0〜WL31に制御ゲートが接続されたメモリセ
ルＭ00,Ｍ01,…をBLOCK0とし、ワード線WL32〜WL63に制
御ゲートが接続されたメモリセルＭ10,Ｍ11,…をBLOCK1
としている。
ラッシュメモリは、電気的に情報の書き込みおよび消去
が可能なフローティングゲート型電界効果トランジスタ
からなるメモリセルＭ00,Ｍ01,…,Ｍ10,Ｍ11,…をマト
リックス状に配列し、同一行のメモリセルの制御ゲート
にワード線WL0〜WL31,WL32〜WL63を接続している。上記
ワード線WL0〜WL31に制御ゲートが接続されたメモリセ
ルＭ00,Ｍ01,…をBLOCK0とし、ワード線WL32〜WL63に制
御ゲートが接続されたメモリセルＭ10,Ｍ11,…をBLOCK1
としている。
【００７８】上記BLOCK0のメモリセルＭ00,Ｍ01,…にお
いて、同一列のメモリセルのドレインにサブビット線SB
L00〜SBL04095を接続すると共に、同一列の隣接するメ
モリセルのソースにソース線SL00〜SL04094を共通に接
続している。上記サブビット線SBL00〜SBL04095にメイ
ンビット線BL0〜BL4095を選択トランジスタST00A〜ST04
095Aを介して接続すると共に、選択トランジスタST00A
〜ST04095Aのゲートに選択ゲート信号線DSG0を接続して
いる。また、上記ソース線SL00〜SL04094に共通ソース
線ＳＬを選択トランジスタST00B〜ST04094Bを介して接
続すると共に、選択トランジスタST00B〜ST04094Bのゲ
ートに選択ゲート信号線SSG0を接続している。
いて、同一列のメモリセルのドレインにサブビット線SB
L00〜SBL04095を接続すると共に、同一列の隣接するメ
モリセルのソースにソース線SL00〜SL04094を共通に接
続している。上記サブビット線SBL00〜SBL04095にメイ
ンビット線BL0〜BL4095を選択トランジスタST00A〜ST04
095Aを介して接続すると共に、選択トランジスタST00A
〜ST04095Aのゲートに選択ゲート信号線DSG0を接続して
いる。また、上記ソース線SL00〜SL04094に共通ソース
線ＳＬを選択トランジスタST00B〜ST04094Bを介して接
続すると共に、選択トランジスタST00B〜ST04094Bのゲ
ートに選択ゲート信号線SSG0を接続している。
【００７９】また、上記BLOCK1のメモリセルＭ10,Ｍ11,
…において、同一列のメモリセルのドレインにサブビッ
ト線SBL10〜SBL14095を接続すると共に、同一列の隣接
するメモリセルのソースにソース線SL10〜SL14094を共
通に接続している。上記サブビット線SBL10〜SBL14095
にメインビット線BL0〜BL4095を選択トランジスタST10A
〜ST14095Aを介して接続すると共に、選択トランジスタ
ST10A〜ST14095Aのゲートに選択ゲート信号線DSG1を接
続している。また、上記ソース線SL10〜SL14094に共通
ソース線ＳＬを選択トランジスタST10B〜ST14094Bを介
して接続すると共に、選択トランジスタST10B〜ST14094
Bのゲートに選択ゲート信号線SSG1を接続している。
…において、同一列のメモリセルのドレインにサブビッ
ト線SBL10〜SBL14095を接続すると共に、同一列の隣接
するメモリセルのソースにソース線SL10〜SL14094を共
通に接続している。上記サブビット線SBL10〜SBL14095
にメインビット線BL0〜BL4095を選択トランジスタST10A
〜ST14095Aを介して接続すると共に、選択トランジスタ
ST10A〜ST14095Aのゲートに選択ゲート信号線DSG1を接
続している。また、上記ソース線SL10〜SL14094に共通
ソース線ＳＬを選択トランジスタST10B〜ST14094Bを介
して接続すると共に、選択トランジスタST10B〜ST14094
Bのゲートに選択ゲート信号線SSG1を接続している。
【００８０】上記構成のＤｕＳＮＯＲ型フラッシュメモ
リにおいて、最初にBLOCK0を消去する場合、半導体基板
(ウェル)電圧を第１の負電圧Ｖneg(例えば−８Ｖ)と
し、ワード線WL0〜WL31にＶpp(例えば＋１０Ｖ)を印加
し、共通ソース線ＳＬに負電圧Ｖneg(例えば−８Ｖ)を
印加すると共に、選択ゲート信号線SSG0に０Ｖが印加す
る。そうすると、上記選択ゲート信号線SSG0がゲートに
接続された選択トランジスタST00B〜ST14094Bはオンと
なり、拡散層で形成されたソースに負電圧Ｖneg(例えば
−８Ｖ)が出力される。一方、メインビット線BL0,BL1,
…,BL4095に第２の負電圧としてのディスターブ阻止電
圧Ｖnv(例えば−４Ｖ)を印加する。しかし、選択ゲート
信号線DSG0は負電圧Ｖneg(例えば−８Ｖ)なので、選択
ゲート信号線DSG0がゲートに接続された選択トランジス
タST00A〜ST04095Aはオフ状態であり、拡散層で形成さ
れたサブビット線SBL00,SBL01,…,SBL04095はフローテ
ィング状態になる。したがって、例えば、メモリセルＭ
00の制御ゲートにＶpp(例えば＋１０Ｖ)を印加し、半導
体基板(ウェル)とソースに−８Ｖを印加するため、これ
によりメモリセルＭ00にチャネル層が形成され、そのチ
ャネル層が−８Ｖになるため、フローティングゲートと
チャネル間に高電界が発生し、電子がフローティングゲ
ートに注入され、メモリセルＭ00のしきい値電圧が上昇
する。同様にしてBLOCK0内の全てのメモリセルのしきい
値電圧が高くなり(例えばしきい値電圧４Ｖ以上)、イレ
ースは終了する。
リにおいて、最初にBLOCK0を消去する場合、半導体基板
(ウェル)電圧を第１の負電圧Ｖneg(例えば−８Ｖ)と
し、ワード線WL0〜WL31にＶpp(例えば＋１０Ｖ)を印加
し、共通ソース線ＳＬに負電圧Ｖneg(例えば−８Ｖ)を
印加すると共に、選択ゲート信号線SSG0に０Ｖが印加す
る。そうすると、上記選択ゲート信号線SSG0がゲートに
接続された選択トランジスタST00B〜ST14094Bはオンと
なり、拡散層で形成されたソースに負電圧Ｖneg(例えば
−８Ｖ)が出力される。一方、メインビット線BL0,BL1,
…,BL4095に第２の負電圧としてのディスターブ阻止電
圧Ｖnv(例えば−４Ｖ)を印加する。しかし、選択ゲート
信号線DSG0は負電圧Ｖneg(例えば−８Ｖ)なので、選択
ゲート信号線DSG0がゲートに接続された選択トランジス
タST00A〜ST04095Aはオフ状態であり、拡散層で形成さ
れたサブビット線SBL00,SBL01,…,SBL04095はフローテ
ィング状態になる。したがって、例えば、メモリセルＭ
00の制御ゲートにＶpp(例えば＋１０Ｖ)を印加し、半導
体基板(ウェル)とソースに−８Ｖを印加するため、これ
によりメモリセルＭ00にチャネル層が形成され、そのチ
ャネル層が−８Ｖになるため、フローティングゲートと
チャネル間に高電界が発生し、電子がフローティングゲ
ートに注入され、メモリセルＭ00のしきい値電圧が上昇
する。同様にしてBLOCK0内の全てのメモリセルのしきい
値電圧が高くなり(例えばしきい値電圧４Ｖ以上)、イレ
ースは終了する。
【００８１】一方、非選択ブロックBLOCK1では、ワード
線WL32〜WL63に基準電圧Ｖss(例えば０Ｖ)を印加する。
そして、上記選択ゲート信号線SSG1に負電圧Ｖneg(例え
ば−８Ｖ)を印加するため、選択ゲート信号線SSG1がゲ
ートに接続された選択トランジスタST10B〜ST14094Bは
オフとなり、拡散層で形成されたソース線SL10〜SL1409
4はフローティング状態となる。一方、選択ゲート信号
線DSG1に基準電圧Ｖss(例えば０Ｖ)を印加するため、選
択ゲート信号線DSG1がゲートに接続された選択トランジ
スタST10A〜ST14095Aはオンとなり、拡散層で形成され
たサブビット線SBL10,SBL11,…,SBL14095にディスター
ブ阻止電圧Ｖnv(例えば−４Ｖ)が出力される。そして、
例えば、メモリセルＭ10のしきい値電圧が低い場合(例
えば２Ｖ以下)、制御ゲートが基準電圧Ｖss(例えば０
Ｖ)となると共に、サブビット線SBL10,SBL11,…,SBL140
95が電圧Ｖnv(例えば−４Ｖ)となり、半導体基板(ウェ
ル)電圧が負電圧Ｖneg(例えば−８Ｖ)となるので、メモ
リセルＭ10はオンし、メモリセルＭ10に形成されたチャ
ネル層は電圧Ｖnv(例えば−４Ｖ)になる。この場合、第
２実施形態と同様に、制御ゲート電圧は０Ｖおよびチャ
ネル層は−４Ｖとなり、フローティングゲートとチャネ
ル間の電界が従来より緩和され、図４に示す特性を示し
ている。
線WL32〜WL63に基準電圧Ｖss(例えば０Ｖ)を印加する。
そして、上記選択ゲート信号線SSG1に負電圧Ｖneg(例え
ば−８Ｖ)を印加するため、選択ゲート信号線SSG1がゲ
ートに接続された選択トランジスタST10B〜ST14094Bは
オフとなり、拡散層で形成されたソース線SL10〜SL1409
4はフローティング状態となる。一方、選択ゲート信号
線DSG1に基準電圧Ｖss(例えば０Ｖ)を印加するため、選
択ゲート信号線DSG1がゲートに接続された選択トランジ
スタST10A〜ST14095Aはオンとなり、拡散層で形成され
たサブビット線SBL10,SBL11,…,SBL14095にディスター
ブ阻止電圧Ｖnv(例えば−４Ｖ)が出力される。そして、
例えば、メモリセルＭ10のしきい値電圧が低い場合(例
えば２Ｖ以下)、制御ゲートが基準電圧Ｖss(例えば０
Ｖ)となると共に、サブビット線SBL10,SBL11,…,SBL140
95が電圧Ｖnv(例えば−４Ｖ)となり、半導体基板(ウェ
ル)電圧が負電圧Ｖneg(例えば−８Ｖ)となるので、メモ
リセルＭ10はオンし、メモリセルＭ10に形成されたチャ
ネル層は電圧Ｖnv(例えば−４Ｖ)になる。この場合、第
２実施形態と同様に、制御ゲート電圧は０Ｖおよびチャ
ネル層は−４Ｖとなり、フローティングゲートとチャネ
ル間の電界が従来より緩和され、図４に示す特性を示し
ている。
【００８２】結果として、６４Ｍフラッシュメモリでの
ディスターブ時間の１０6秒後においても、データ
“０”のしきい値電圧が低い状態のメモリセルにおいて
も、しきい値電圧の変化が小さく、センス回路のＲef電
圧よりしきい値電圧は十分低くなる。したがって、デー
タ“０”のメモリセルのしきい値電圧がセンス回路のＲ
ef電圧に対して十分なマージンを有するので、基板ディ
スターブを受けた後でもデータ“０”を読み出すことが
可能である。
ディスターブ時間の１０6秒後においても、データ
“０”のしきい値電圧が低い状態のメモリセルにおいて
も、しきい値電圧の変化が小さく、センス回路のＲef電
圧よりしきい値電圧は十分低くなる。したがって、デー
タ“０”のメモリセルのしきい値電圧がセンス回路のＲ
ef電圧に対して十分なマージンを有するので、基板ディ
スターブを受けた後でもデータ“０”を読み出すことが
可能である。
【００８３】（第４実施形態）次に、この発明の第４実
施形態の不揮発性半導体記憶装置の消去方式を用いたＡ
ＮＤ型フラッシュメモリについて説明する。なお、この
ＡＮＤ型フラッシュメモリのアレイ構成は、図１０に示
すＡＮＤ型フラッシュメモリと同一の構成をしており、
同様の構成の説明は省略し、図１０を援用する。
施形態の不揮発性半導体記憶装置の消去方式を用いたＡ
ＮＤ型フラッシュメモリについて説明する。なお、この
ＡＮＤ型フラッシュメモリのアレイ構成は、図１０に示
すＡＮＤ型フラッシュメモリと同一の構成をしており、
同様の構成の説明は省略し、図１０を援用する。
【００８４】上記ＡＮＤ型フラッシュメモリにおいて、
最初にBLOCK0を消去する場合、半導体基板(ウェル)電圧
は第１の負電圧Ｖneg(例えば−８Ｖ)とし、ワード線WL0
〜WL31にＶpp(例えば＋１０Ｖ)を印加し、共通ソースＳ
Ｌに負電圧Ｖneg(例えば−８Ｖ)を印加し、選択ゲート
信号線SSG0に０Ｖを印加する。上記選択ゲート信号線SS
G0がゲートに接続された選択トランジスタST00B〜ST040
94Bはオンし、拡散層で形成されたソースに負電圧Ｖneg
(例えば−８Ｖ)が出力される。一方、メインビット線BL
0,BL1,…,BL4094に第２の負電圧としてのディスターブ
阻止電圧Ｖnv(例えば−４Ｖ)を印加する。このとき、選
択ゲート信号線DSG0は負電圧Ｖneg(例えば−８Ｖ)なの
で、選択ゲート信号線DSG0がゲートに接続された選択ト
ランジスタST00A〜ST04094Aはオフ状態となり、拡散層
で形成されたサブビット線SBL00,SBL01,…,SBL04094は
フローティング状態になる。そして、例えば、メモリセ
ルＭ00のゲートにＶpp(例えば＋１０Ｖ)を印加し、半導
体基板(ウェル)とソースに−８Ｖを印加すると、メモリ
セルＭ00はオンし、メモリセルＭ00に形成されたチャネ
ル層が−８Ｖになるため、フローティングゲートとチャ
ネル間に高電界が発生し、電子がフローティングゲート
に注入され、メモリセルＭ00のしきい値電圧が上昇す
る。同様にしてBLOCK0内の全てのメモリセルＭ00,Ｍ01,
…のしきい値電圧が高くなり(例えば４Ｖ以上)、イレー
スは終了する。
最初にBLOCK0を消去する場合、半導体基板(ウェル)電圧
は第１の負電圧Ｖneg(例えば−８Ｖ)とし、ワード線WL0
〜WL31にＶpp(例えば＋１０Ｖ)を印加し、共通ソースＳ
Ｌに負電圧Ｖneg(例えば−８Ｖ)を印加し、選択ゲート
信号線SSG0に０Ｖを印加する。上記選択ゲート信号線SS
G0がゲートに接続された選択トランジスタST00B〜ST040
94Bはオンし、拡散層で形成されたソースに負電圧Ｖneg
(例えば−８Ｖ)が出力される。一方、メインビット線BL
0,BL1,…,BL4094に第２の負電圧としてのディスターブ
阻止電圧Ｖnv(例えば−４Ｖ)を印加する。このとき、選
択ゲート信号線DSG0は負電圧Ｖneg(例えば−８Ｖ)なの
で、選択ゲート信号線DSG0がゲートに接続された選択ト
ランジスタST00A〜ST04094Aはオフ状態となり、拡散層
で形成されたサブビット線SBL00,SBL01,…,SBL04094は
フローティング状態になる。そして、例えば、メモリセ
ルＭ00のゲートにＶpp(例えば＋１０Ｖ)を印加し、半導
体基板(ウェル)とソースに−８Ｖを印加すると、メモリ
セルＭ00はオンし、メモリセルＭ00に形成されたチャネ
ル層が−８Ｖになるため、フローティングゲートとチャ
ネル間に高電界が発生し、電子がフローティングゲート
に注入され、メモリセルＭ00のしきい値電圧が上昇す
る。同様にしてBLOCK0内の全てのメモリセルＭ00,Ｍ01,
…のしきい値電圧が高くなり(例えば４Ｖ以上)、イレー
スは終了する。
【００８５】一方、非選択ブロックBLOCK1では、ワード
線WL32〜WL63が基準電圧Ｖss(例えば０Ｖ)となる。上記
選択ゲート信号線SSG1に負電圧Ｖneg(例えば−８Ｖ)を
印加するため、選択ゲート信号線SSG1がゲートに接続さ
れた選択トランジスタST10B〜ST14094Bはオフ状態とな
り、拡散層で形成されたソース線SL10〜SL14094はフロ
ーティング状態となる。一方、選択ゲート信号線DSG1に
基準電圧Ｖss(例えば０Ｖ)を印加するため、選択ゲート
信号線DSG1がゲートに接続された選択トランジスタST10
A〜ST14094Aはオンし、拡散層で形成されたサブビット
線SBL10,SBL11,…,SBL14095にディスターブ阻止電圧Ｖn
v(例えば−４Ｖ)が出力される。上記メモリセルＭ10の
しきい値電圧が低い場合(例えば２Ｖ以下)、制御ゲート
電圧は基準電圧Ｖss(例えば０Ｖ)となると共に、サブビ
ット線は電圧Ｖnv(例えば−４Ｖ)となり、半導体基板
(ウェル)電圧が負電圧Ｖneg(例えば−８Ｖ)となるた
め、メモリセルＭ10はオンし、メモリセルＭ10に形成さ
れたチャネル層は電圧Ｖnv(例えば−４Ｖ)になる。この
場合、第２実施形態と同様に、フローティングゲートと
チャネル間の電界が従来のものより緩和され、図４に示
す特性を示している。
線WL32〜WL63が基準電圧Ｖss(例えば０Ｖ)となる。上記
選択ゲート信号線SSG1に負電圧Ｖneg(例えば−８Ｖ)を
印加するため、選択ゲート信号線SSG1がゲートに接続さ
れた選択トランジスタST10B〜ST14094Bはオフ状態とな
り、拡散層で形成されたソース線SL10〜SL14094はフロ
ーティング状態となる。一方、選択ゲート信号線DSG1に
基準電圧Ｖss(例えば０Ｖ)を印加するため、選択ゲート
信号線DSG1がゲートに接続された選択トランジスタST10
A〜ST14094Aはオンし、拡散層で形成されたサブビット
線SBL10,SBL11,…,SBL14095にディスターブ阻止電圧Ｖn
v(例えば−４Ｖ)が出力される。上記メモリセルＭ10の
しきい値電圧が低い場合(例えば２Ｖ以下)、制御ゲート
電圧は基準電圧Ｖss(例えば０Ｖ)となると共に、サブビ
ット線は電圧Ｖnv(例えば−４Ｖ)となり、半導体基板
(ウェル)電圧が負電圧Ｖneg(例えば−８Ｖ)となるた
め、メモリセルＭ10はオンし、メモリセルＭ10に形成さ
れたチャネル層は電圧Ｖnv(例えば−４Ｖ)になる。この
場合、第２実施形態と同様に、フローティングゲートと
チャネル間の電界が従来のものより緩和され、図４に示
す特性を示している。
【００８６】結果として、６４Ｍフラッシュメモリでの
ディスターブ時間の１０6秒後においても、データ
“０”のしきい値電圧が低い状態のメモリセルにおいて
もしきい値電圧の変化が小さく、センス回路のＲef電圧
よりしきい値電圧は十分低い。したがって、データ
“０”のメモリセルのしきい値電圧がセンス回路のＲef
電圧に対して十分なマージンを有するので、基板ディス
ターブを受けた後でもデータ“０”を読み出すことが可
能である。
ディスターブ時間の１０6秒後においても、データ
“０”のしきい値電圧が低い状態のメモリセルにおいて
もしきい値電圧の変化が小さく、センス回路のＲef電圧
よりしきい値電圧は十分低い。したがって、データ
“０”のメモリセルのしきい値電圧がセンス回路のＲef
電圧に対して十分なマージンを有するので、基板ディス
ターブを受けた後でもデータ“０”を読み出すことが可
能である。
【００８７】なお、この発明の不揮発性半導体記憶装置
の消去方式は、上記第１〜第４実施形態に限定されるも
のではなく、その要旨を逸脱しない範囲において、数々
の変更可能であるということは言うまでもない。例え
ば、書き込み,消去等に使用される具体的な電圧値は上
記第１〜第４実施形態に限定されず、回路構成等に応じ
て適宜変更可能である。
の消去方式は、上記第１〜第４実施形態に限定されるも
のではなく、その要旨を逸脱しない範囲において、数々
の変更可能であるということは言うまでもない。例え
ば、書き込み,消去等に使用される具体的な電圧値は上
記第１〜第４実施形態に限定されず、回路構成等に応じ
て適宜変更可能である。
【００８８】また、この発明不揮発性半導体記憶装置の
消去方式は、フラッシュメモリに限定されず、電気的書
き込みおよび消去が可能な不揮発性半導体装置に適用で
きる。
消去方式は、フラッシュメモリに限定されず、電気的書
き込みおよび消去が可能な不揮発性半導体装置に適用で
きる。
【００８９】
【発明の効果】以上より明らかなように、この発明の不
揮発性半導体記憶装置の消去方式によれば、ＡＮＤ,Ｄ
ｕＳＮＯＲおよびＤＩＮＯＲ型等のアレイ構成を有する
不揮発性半導体装置、または、ＡＣＴ型を含む仮想接地
型アレイ構成を有する不揮発性半導体装置であって、書
き込みおよび消去双方にＦＮトンネル現象を用いて低消
費電力化を果たし、かつ、消去動作時に半導体基板(ウ
ェル)に第１の負電圧を印加する不揮発性半導体記憶装
置において、消去動作時に非選択ブロックのワード線に
第１の正電圧を印加する一方、サブビット線に基準電圧
を印加することによって、非選択ブロック内のしきい値
電圧が低い状態のメモリセルがオンし、チャネル層が形
成され、そのチャネル層が基準電圧となることから、フ
ローティングゲートとチャネル層との間の電界を緩和さ
せ、実用上問題のない程度に基板ディスターブを低減す
ることができる。これにより、消去動作時の基板ディス
ターブによるしきい値電圧の変動を抑制し、保証される
書き換え回数の拡大並びに不揮発性半導体装置内のブロ
ック数の拡大に有効である。また、拡散層で形成される
サブビット線のリーク等の仕様を厳しくする必要もな
く、低コストで不揮発性半導体装置を提供することがで
きる。
揮発性半導体記憶装置の消去方式によれば、ＡＮＤ,Ｄ
ｕＳＮＯＲおよびＤＩＮＯＲ型等のアレイ構成を有する
不揮発性半導体装置、または、ＡＣＴ型を含む仮想接地
型アレイ構成を有する不揮発性半導体装置であって、書
き込みおよび消去双方にＦＮトンネル現象を用いて低消
費電力化を果たし、かつ、消去動作時に半導体基板(ウ
ェル)に第１の負電圧を印加する不揮発性半導体記憶装
置において、消去動作時に非選択ブロックのワード線に
第１の正電圧を印加する一方、サブビット線に基準電圧
を印加することによって、非選択ブロック内のしきい値
電圧が低い状態のメモリセルがオンし、チャネル層が形
成され、そのチャネル層が基準電圧となることから、フ
ローティングゲートとチャネル層との間の電界を緩和さ
せ、実用上問題のない程度に基板ディスターブを低減す
ることができる。これにより、消去動作時の基板ディス
ターブによるしきい値電圧の変動を抑制し、保証される
書き換え回数の拡大並びに不揮発性半導体装置内のブロ
ック数の拡大に有効である。また、拡散層で形成される
サブビット線のリーク等の仕様を厳しくする必要もな
く、低コストで不揮発性半導体装置を提供することがで
きる。
【００９０】また、消去動作時の非選択ブロックのワー
ド線に基準電圧を印加する一方、サブビット線に第２の
負電圧を印加することによって、非選択ブロック内のし
きい値電圧が低い状態のメモリセルがオンし、チャネル
層が形成され、そのチャネル層が負電圧となることか
ら、フローティングゲートとチャネル層との間の電界を
緩和させ、実用上問題のない程度に基板ディスターブを
低減することができる。これにより、簡単な第２の負電
圧用の発生回路を付加するだけで、上記効果に加えて選
択トランジスタを高耐圧化する必要がなくなるため、選
択トランジスタの面積が大きくなるような構造を取らな
くてもよく、また、これら選択トランジスタに電圧を印
加する電圧切り替え回路(デコーダ)の形成も容易とな
る。さらに、上記第２の負電圧を用いることでバックゲ
ート効果を低減できるため、非選択ブロック内のしきい
値電圧が低い状態のメモリセルを安定してオンさせるこ
とができる。したがって、ワード線に印加する電圧をブ
ーストするための回路は必要ない。
ド線に基準電圧を印加する一方、サブビット線に第２の
負電圧を印加することによって、非選択ブロック内のし
きい値電圧が低い状態のメモリセルがオンし、チャネル
層が形成され、そのチャネル層が負電圧となることか
ら、フローティングゲートとチャネル層との間の電界を
緩和させ、実用上問題のない程度に基板ディスターブを
低減することができる。これにより、簡単な第２の負電
圧用の発生回路を付加するだけで、上記効果に加えて選
択トランジスタを高耐圧化する必要がなくなるため、選
択トランジスタの面積が大きくなるような構造を取らな
くてもよく、また、これら選択トランジスタに電圧を印
加する電圧切り替え回路(デコーダ)の形成も容易とな
る。さらに、上記第２の負電圧を用いることでバックゲ
ート効果を低減できるため、非選択ブロック内のしきい
値電圧が低い状態のメモリセルを安定してオンさせるこ
とができる。したがって、ワード線に印加する電圧をブ
ーストするための回路は必要ない。
【００９１】このように、この発明の不揮発性半導体装
置の消去方法を用いることによって、回路の増大すなわ
ちチップサイズの増大なしに低コストで、誤読み出しを
防止できる信頼性の高い不揮発性半導体装置を提供する
ことができる。
置の消去方法を用いることによって、回路の増大すなわ
ちチップサイズの増大なしに低コストで、誤読み出しを
防止できる信頼性の高い不揮発性半導体装置を提供する
ことができる。
【図１】 図１はこの発明の第１実施形態の不揮発性半
導体記憶装置の消去方式を用いたＡＣＴ型フラッシュメ
モリのアレイ構成を示す回路図である。
導体記憶装置の消去方式を用いたＡＣＴ型フラッシュメ
モリのアレイ構成を示す回路図である。
【図２】 図２は上記ＡＣＴ型フラッシュメモリのディ
スターブ特性を示す図である。
スターブ特性を示す図である。
【図３】 図３はこの発明の第２実施形態の不揮発性半
導体記憶装置の消去方式を用いたＡＣＴ型フラッシュメ
モリのディスターブ阻止電圧の発生回路を示す図であ
る。
導体記憶装置の消去方式を用いたＡＣＴ型フラッシュメ
モリのディスターブ阻止電圧の発生回路を示す図であ
る。
【図４】 図４は上記ＡＣＴ型フラッシュメモリのディ
スターブ特性を示す図である。
スターブ特性を示す図である。
【図５】 図５はこの発明の第３実施形態の不揮発性半
導体記憶装置の消去方式を用いたＤｕＳＮＯＲ型フラッ
シュメモリのアレイ構成を示す回路図である。
導体記憶装置の消去方式を用いたＤｕＳＮＯＲ型フラッ
シュメモリのアレイ構成を示す回路図である。
【図６】 図６はフラッシュメモリの基本構造を示す断
面図である。
面図である。
【図７】 図７は従来のＡＣＴ型フラッシュメモリのア
レイ構成を示す回路図である。
レイ構成を示す回路図である。
【図８】 図８は上記ＡＣＴ型フラッシュメモリの要部
断面図である。
断面図である。
【図９】 図９は上記ＡＣＴ型フラッシュメモリのディ
スターブ特性を示す図である。
スターブ特性を示す図である。
【図１０】 図１０はＡＮＤ型フラッシュメモリのアレ
イ構成を示す回路図である。
イ構成を示す回路図である。
Ｍ00,Ｍ01,Ｍ10,Ｍ11…メモリセル、 WL0〜WL63…ワード線、 BL0〜BL4096…メインビット線、 SBL00〜SBL04096,SBL10〜SBL14096…サブビット線、 SG00,SG01,SG10,SG11…選択ゲート信号線、 ST00,ST01〜ST04096,ST10,ST11〜ST4096…選択トランジ
スタ。
スタ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA03 AB01 AC01 AD01 AD03 AD08 AD09 AE08 5F001 AA25 AB08 AC02 AD15 AD18 AD51 AD52 AD53 AE03 AE08 AF05 5F083 EP62 EP67 EP77 EP79 ER29 GA11 LA12 LA16
Claims (10)
- 【請求項１】 制御ゲートとドレインとソースとを有
し、電気的に情報の書き込みおよび消去が可能なフロー
ティングゲート型電界効果トランジスタからなるメモリ
セルが半導体基板にマトリックス状に配列されたメモリ
セルアレイと、 同一行の上記メモリセルの上記制御ゲートに接続された
ワード線と、 同一列の上記メモリセルの上記ドレイン,ソースに接続
されたサブビット線と、 上記サブビット線と共に階層構造を形成するように上記
サブビット線に接続されたメインビット線とを備え、 書き込み動作時および消去動作時にファウラーノルドハ
イムトンネル現象を用いると共に、消去動作時に上記半
導体基板に第１の負電圧を印加する不揮発性半導体記憶
装置であって、 上記メモリセルアレイの選択ブロックの消去動作時、上
記メモリセルアレイの非選択ブロックの上記ワード線に
第１の正電圧を印加すると共に、上記非選択ブロックの
上記サブビット線に基準電圧を印加することによって、
上記非選択ブロック内のしきい値電圧が低い状態の上記
メモリセルがオンして、そのオンした上記メモリセルに
形成されたチャネル層が上記基準電圧となるようにした
ことを特徴とする不揮発性半導体記憶装置の消去方式。 - 【請求項２】 請求項１に記載の不揮発性半導体記憶装
置の消去方式において、 上記第１の正電圧は、しきい値電圧が低い状態の上記メ
モリセルがオンするときのしきい値電圧よりも高いこと
を特徴とする不揮発性半導体記憶装置の消去方式。 - 【請求項３】 制御ゲートとドレインとソースとを有
し、電気的に情報の書き込みおよび消去が可能なフロー
ティングゲート型電界効果トランジスタからなるメモリ
セルが半導体基板にマトリックス状に配列されたメモリ
セルアレイと、 同一行の上記メモリセルの上記制御ゲートに接続された
ワード線と、 同一列の上記メモリセルの上記ドレイン,ソースに接続
されたサブビット線と、 上記サブビット線と共に階層構造を形成するように上記
サブビット線に接続されたメインビット線とを備え、 書き込み動作時および消去動作時にファウラーノルドハ
イムトンネル現象を用いると共に、消去動作時に上記半
導体基板に第１の負電圧を印加する不揮発性半導体記憶
装置であって、 上記メモリセルアレイの選択ブロックの消去動作時、上
記メモリセルアレイの非選択ブロック上記ワード線に基
準電圧を印加すると共に、上記非選択ブロックの上記サ
ブビット線に第２の負電圧を印加することによって、上
記非選択ブロック内のしきい値電圧が低い状態の上記メ
モリセルがオンして、そのオンした上記メモリセルに形
成されたチャネル層が上記第２の負電圧となるようにし
たことを特徴とする不揮発性半導体記憶装置の消去方
式。 - 【請求項４】 請求項３に記載の不揮発性半導体記憶装
置の消去方式において、 上記第２の負電圧の絶対値が第１の負電圧の絶対値より
も小さいことを特徴とする不揮発性半導体記憶装置の消
去方式。 - 【請求項５】 制御ゲートとドレインとソースとを有
し、電気的に情報の書き込みおよび消去が可能なフロー
ティングゲート型電界効果トランジスタからなるメモリ
セルが半導体基板にマトリックス状に配列されたメモリ
セルアレイと、 同一行の上記メモリセルの上記制御ゲートに接続するワ
ード線と、 同一列の上記メモリセルの上記ドレイン,ソースに接続
されるサブビット線と、 上記サブビット線と共に階層構造を形成するように上記
サブビット線に接続されたメインビット線とを備え、 隣接する上記メモリセルが同一の上記サブビット線を共
有する仮想接地型の構成をしており、書き込み動作時お
よび消去動作時にファウラーノルドハイムトンネル現象
を用いると共に、消去動作時に上記半導体基板に第１の
負電圧を印加する不揮発性半導体記憶装置であって、 上記メモリセルアレイの選択ブロックの消去動作時、上
記メモリセルアレイの非選択ブロック上記ワード線に第
１の正電圧を印加すると共に、上記非選択ブロックの上
記サブビット線に基準電圧を印加することによって、上
記非選択ブロック内のしきい値電圧が低い状態の上記メ
モリセルがオンして、そのオンした上記メモリセルに形
成されたチャネル層が上記基準電圧となるようにしたこ
とを特徴とする不揮発性半導体記憶装置の消去方式。 - 【請求項６】 請求項５に記載の不揮発性半導体記憶装
置の消去方式において、 上記第１の正電圧は、しきい値電圧の低い状態の上記メ
モリセルがオンするときのしきい値電圧よりも高いこと
を特徴とする不揮発性半導体記憶装置の消去方式。 - 【請求項７】 請求項５に記載の不揮発性半導体記憶装
置の消去方式において、 上記メインビット線のうちの偶数番目または奇数番目の
いずれか一方のメインビット線に上記第１の負電圧を印
加し、上記メインビット線のうちの偶数番目または奇数
番目のいずれか他方のメインビット線に上記基準電圧を
印加することを特徴とする不揮発性半導体記憶装置の消
去方式。 - 【請求項８】 制御ゲートとドレインとソースとを有
し、電気的に情報の書き込みおよび消去が可能なフロー
ティングゲート型電界効果トランジスタからなるメモリ
セルが半導体基板にマトリックス状に配列されたメモリ
セルアレイと、 同一行の上記メモリセルの上記制御ゲートに接続するワ
ード線と、 同一列の上記メモリセルの上記ドレイン,ソースに接続
されるサブビット線と、 上記サブビット線と共に階層構造を形成するように上記
サブビット線に接続されたメインビット線とを備え、 隣接する上記メモリセルが同一の上記サブビット線を共
有する仮想接地型の構成をしており、書き込み動作時お
よび消去動作時にファウラーノルドハイムトンネル現象
を用いると共に、消去動作時に上記半導体基板に第１の
負電圧を印加する不揮発性半導体記憶装置であって、 上記メモリセルアレイの選択ブロックの消去動作時、上
記メモリセルアレイの非選択ブロック上記ワード線に基
準電圧を印加すると共に、上記非選択ブロックの上記サ
ブビット線に第２の負電圧を印加することによって、上
記非選択ブロック内のしきい値電圧が低い状態の上記メ
モリセルがオンして、そのオンした上記メモリセルに形
成されたチャネル層が上記第２の負電圧となるようにし
たことを特徴とする不揮発性半導体記憶装置の消去方
式。 - 【請求項９】 請求項８に記載の不揮発性半導体記憶装
置の消去方式において、 上記第２の負電圧の絶対値が第１の負電圧の絶対値より
も小さいことを特徴とする不揮発性半導体記憶装置の消
去方式。 - 【請求項１０】 請求項８に記載の不揮発性半導体記憶
装置の消去方式において、 上記メインビット線のうちの偶数番目または奇数番目の
いずれか一方のメインビット線に上記第１の負電圧を印
加し、上記メインビット線のうちの偶数番目または奇数
番目のいずれか他方のメインビット線に上記第２の負電
圧を印加することを特徴とする不揮発性半導体記憶装置
の消去方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16381499A JP3629383B2 (ja) | 1999-06-10 | 1999-06-10 | 不揮発性半導体記憶装置の消去方式 |
| US09/590,378 US6256228B1 (en) | 1999-06-10 | 2000-06-09 | Method for erasing nonvolatile semiconductor storage device capable of preventing erroneous reading |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16381499A JP3629383B2 (ja) | 1999-06-10 | 1999-06-10 | 不揮発性半導体記憶装置の消去方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000353391A true JP2000353391A (ja) | 2000-12-19 |
| JP3629383B2 JP3629383B2 (ja) | 2005-03-16 |
Family
ID=15781236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16381499A Expired - Fee Related JP3629383B2 (ja) | 1999-06-10 | 1999-06-10 | 不揮発性半導体記憶装置の消去方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6256228B1 (ja) |
| JP (1) | JP3629383B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI391935B (zh) * | 2004-12-23 | 2013-04-01 | Sandisk Technologies Inc | 用於程式化非揮發性電荷儲存記憶體單元之基板電子注入技術 |
| JP2018064083A (ja) * | 2016-10-12 | 2018-04-19 | 中天鴻駿半導体（北京）有限公司Ｐｅｇａｓｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ （Ｂｅｉｊｉｎｇ） Ｃｏ．，Ｌｔｄ | フィールドサブビットラインｎｏｒフラッシュアレイ |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3694422B2 (ja) * | 1999-06-21 | 2005-09-14 | シャープ株式会社 | ロウデコーダ回路 |
| JP3762658B2 (ja) * | 2001-05-17 | 2006-04-05 | シャープ株式会社 | 不揮発性半導体記憶装置の駆動方法 |
| US6590810B2 (en) * | 2001-08-15 | 2003-07-08 | Winbond Electronics Corporation | Source biasing circuit for flash EEPROM |
| KR100525921B1 (ko) * | 2001-12-20 | 2005-11-02 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 |
| KR100506941B1 (ko) * | 2003-08-19 | 2005-08-05 | 삼성전자주식회사 | 더미 셀들을 갖는 플래쉬 메모리소자 및 그것의 소거방법들 |
| TWI449045B (zh) * | 2010-07-16 | 2014-08-11 | Yield Microelectronics Corp | Low cost electronic erasure can be rewritten read only memory array |
| CN102376718B (zh) * | 2010-08-05 | 2013-09-11 | 亿而得微电子股份有限公司 | 低成本电可擦可编程只读存储器阵列 |
| US8300469B2 (en) * | 2010-08-11 | 2012-10-30 | Yield Microelectronics Corp. | Cost saving electrically-erasable-programmable read-only memory (EEPROM) array |
| KR101787488B1 (ko) * | 2011-03-24 | 2017-10-19 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 이의 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3584494B2 (ja) * | 1994-07-25 | 2004-11-04 | ソニー株式会社 | 半導体不揮発性記憶装置 |
| JP3570038B2 (ja) * | 1994-11-21 | 2004-09-29 | ソニー株式会社 | 半導体不揮発性記憶装置 |
| JPH1092958A (ja) * | 1996-09-19 | 1998-04-10 | Hitachi Ltd | 半導体不揮発性記憶装置及びデータ処理システム |
| JP3990485B2 (ja) * | 1997-12-26 | 2007-10-10 | 株式会社ルネサステクノロジ | 半導体不揮発性記憶装置 |
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Cited By (2)
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|---|---|---|---|---|
| TWI391935B (zh) * | 2004-12-23 | 2013-04-01 | Sandisk Technologies Inc | 用於程式化非揮發性電荷儲存記憶體單元之基板電子注入技術 |
| JP2018064083A (ja) * | 2016-10-12 | 2018-04-19 | 中天鴻駿半導体（北京）有限公司Ｐｅｇａｓｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ （Ｂｅｉｊｉｎｇ） Ｃｏ．，Ｌｔｄ | フィールドサブビットラインｎｏｒフラッシュアレイ |
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