JP2018064083A - フィールドサブビットラインｎｏｒフラッシュアレイ - Google Patents

フィールドサブビットラインｎｏｒフラッシュアレイ Download PDF

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Abstract

【課題】フィールドサブビットラインＮＯＲ型（ＦＳＮＯＲ）フラッシュアレイおよびその動作方法を提供する。【解決手段】ＦＳＮＯＲフラッシュアレイ４００は、複数の偶数/奇数サブビットライン４１、４２をグローバルメイン第1金属ビットラインＢｎに接続するための選択トランジスタ４６、４８によって複数のセクタ４００ｉに分割される。各ＦＳＮＯＲセクタにおいて、隣接する列におけるＮＯＲ素子対の２つのドレイン電極は、複数のトレンチフィールド酸化物領域によって分離された複数の偶数/奇数サブビットライン４１、４２を形成し、各列内の複数のＮＯＲ素子対の共通ソース電極は、金属接点を介して第1金属共通ソースラインに接続された拡散共通ソースライン４３を形成する。ＦＳＮＯＲフラッシュアレイ４００は、選択されたＮＶＭセルデバイスと選択されていないＮＶＭセルデバイスの電気的な分離を強化することができる。【選択図】図４

Description

本発明は不発揮性メモリ(ＮＶＭ、non volatile memory) 半導体セル素子(cell device)のアレイ(array)構造に関わり、特に、本発明は複数のＮＶＭ半導体セル素子で構成されたフィールドサブビットラインＮＯＲフラッシュアレイに関する。列内の複数のＮＶＭセル対(cell pair)のドレイン電極は互いに接続されて２つのフィールドサイドサブビットラインを形成し、列内の複数のＮＶＭセル対の共通ソース(common source)電極は接続されて単一の共通ソースラインを形成し、行内の複数のＮＶＭセル対の制御ゲートは接続されてワードラインを形成する。
半導体不発揮性メモリ、特にＥＥＰＲＯＭ(electrical erasable programmable read only memory)は、コンピュータ、電子通信端末から消費家電製品（consumer appliance）まで幅広く電子設備に用いられている。一般的に、ＥＥＰＲＯＭにおいて、不発揮性メモリのメカニズムはシステムの電源をオフにした後でも、前記ファームウェアとデータが保存でき、しかも、その後必要であれば、前記ファームウェアとデータの補正が可能である。
閾値電圧（素子のオン/オフ電圧）の状態によって表される不揮発性データはＥＥＰＲＯＭ素子に記憶される。電荷蓄積層への電荷キャリアの注入によって素子の閾値電圧を調節する。例えば、ＮチャネルＥＥＰＲＯＭ素子では、電子がチャネル領域の上におけるフローティングゲート、電荷蓄積誘電体層、またはナノ結晶に蓄積される時、素子が比較的高い閾値電圧を有する。
フラッシュＥＥＰＲＯＭが特別に配置されたＥＥＰＲＯＭセルアレイとみなされ、データを消去する時、一度だけ全てのメモリセルのデータを消去、又はセクター(sector)を単位として消去できる。メモリセルがアレイにおいて接続される形態(configuration)に基づき、フラッシュＮＶＭアレイはＮＯＲフラッシュアレイとＮＡＮＤフラッシュアレイに分割される。図1を参照すると、ＮＯＲフラッシュアレイは、並列(parallel)に接続された複数のＮＶＭセル対(NVM cell pair)１０と接続されており、そのうち、行内の一対のセル素子１０の共通ソース電極を接続して水平共通ソースラインＣＳを形成し、列内の一対のセル素子１０のドレイン電極を接続して垂直ビットラインを形成する。図1のＭ×ＮのＮＯＲフラッシュアレイにおいて、ｘ軸方向に延伸する各ワードライン(wordline)はＭ個のＮＶＭセルを含み、それらのＮＯＲセル素子対１０の共通ドレーン電極１２は垂直に接続されてビットラインＢi(i=1〜Ｍ)を形成する。ｙ軸方向に延伸する各ビットラインはＮ個のＮＶＭセルのドレーン電極を接続する。各行内の複数のＮＯＲセル素子対１０の共通ソース電極１１は水平に互いに接続されて共通ソースラインＣＳを形成する。ワードラインが選択されるとき、前記ワードラインと連結されるＭ個のＮＶＭセルはいずれも起動(activated)される。一方、そのアレイにおいて、選択されていない複数のワードラインと連結されるその他のＮＶＭセルはＭ本のビットラインと電気的に分離される。連結されたＭ本のビットラインを介して、Ｍ個の選択されたＮＶＭセルのドレインの電気反応を検出することができる。ＮＯＲフラッシュアレイにおいてバイアス(bias)及び信号はいずれも、他のＮＶＭ素子を通過することなく、前記選択されたＮＶＭセルの電極に直接印加するので、一般的に、ＮＡＮＤフラッシュアレイに比べて、ＮＯＲフラッシュアレイは読み出し/書き込み速度において高速であり、且つ低動作電圧である。
ＮＡＮＤフラッシュアレイは直列接続方式で複数のＮＶＭセルと接続される。ＮＡＮＤフラッシュアレイは、ＮＯＲフラッシュアレイにおけるソース−ソース間の接続、又は、ドレイン−ドレイン間の接続とは異なる接続配置方法を取っており、ＮＡＮＤフラッシュアレイは、ＮＶＭセルのドレインを隣り合う次のＮＶＭセルのソースに接続させる。半導体プロセス技術（process technology node）により、単一ＮＡＮＤセルストリング（cell string）２０は、図２に示すように、直列接続するＮＶＭセルの数量が８から３２まで異なる。図２を参照すると、Ｍ×ＮのＮＡＮＤフラッシュアレイは、ｑ×Ｍ個のＮＡＮＤセルストリング２０を含み、各ＮＡＮＤセルストリング２０は、ｐ(＝８〜３２)個のＮＶＭセル及び一つの選択ゲート(selection gate)を含み、前記選択ゲートにより前記ＮＡＮＤセルストリングを対応するメインビットラインに接続する。各メインビットラインは、ｑ個のＮＡＮＤセルストリング２０に接続されるので、Ｍ×ＮのＮＡＮＤフラッシュアレイにおいて、各メインビットラインがｐ×ｑ（＝Ｎ）個のＮＶＭセルに接続される。各ＮＡＮＤセルストリングにとって、接点（ｃｏｎｔａｃｔ）２１が前記ＮＡＮＤセルストリングの末端に位置し、前記ＮＡＮＤセルストリングが対応するメインビットラインに接続される以外に、各ＮＶＭセルのソースとドレインが相互に重なるので、直列接続する各ＮＶＭセルの間に接点を有さない。通常、ＮＡＮＤフラッシュアレイにおいて、複数のＮＡＮＤセルストリング２０に接続する各メインビットラインはｙ軸方向に延伸し、各共通ソースラインＣＳはｘ軸方向に延伸する。その一方、ＮＯＲフラッシュアレイの各ＮＶＭセル対は、いずれも接点１２を設けて、図１に示すように、二つのドレイン（1つのドレイン電極が半接触を等価的に共有する）を対応するメインビットラインに接続する。ｐ=１のとき、ＮＯＲフラッシュアレイはＮＡＮＤフラッシュアレイに実質的に相当する。通常、ＮＯＲフラッシュアレイにおいて、接点１２を含む各ＮＯＲのＮＶＭセル面積(cell size)が９〜１０Ｆ2であるが、ＮＡＮＤフラッシュアレイにおいて、各ＮＡＮＤのＮＶＭセル面積は接点を含まないので、僅か４Ｆ2に過ぎない。ここでＦは半導体プロセス技術の最小特徴サイズ(minimum feature size)を表す。従って、同様のメモリ面積及び同様の半導体プロセス技術の条件の下、ＮＡＮＤフラッシュアレイのチップセルアレイ面積(chip cell array area)はＮＯＲフラッシュアレイのチップセルアレイ面積より(約４０％〜５０％)小さい。つまり、同様のビット蓄積容量の条件において、セルアレイ面積の小さいＮＡＮＤフラッシュアレイは、製造コストが低く競争力を有する。
ＮＯＲフラッシュアレイをＮＡＮＤフラッシュアレイのように同じである４Ｆ2セル面積(cell size)のコスト競争力のあるものにするために、米国特許第８,４１５,７２１Ｂ２号および第８,７１６,１３８Ｂ２号（その開示は引用により全体として本明細書に組み込まれる）は、従来のフラッシュのプロセス技術を用いて製造されたＮＶＭセル半導体セル素子から構成されるＮＯＲフラッシュアレイを開示した。図３に示すように、従来のＮＯＲセル対１０を９０°回転させた状態で、ＮＶＭ半導体セル素子のＮＯＲセル対３０を配置する。複数のＮＯＲセル対３０のドレインおよびソース電極は、トレンチフィールド分離領域によって分離された多数の拡散サブビットライン３１を形成する。トレンチフィールド分離領域の延伸方向に沿って拡散サブビットラインを一つの分数ピッチ（fractional pitch）以下でねじることにより、拡散サブビットライン３１はサブフィーチャ（sub-feature）の拡散線（そのフィーチャが最小フィーチャFよりも小さい）がフルフィーチャ（full feature）の拡散領域に接続されることができ、フルフィーチャの接点３２がフルフィーチャの拡散領域に設けられることができる。図３の構造は、ＮＡＮＤフラッシュアレイのように、他のＮＶＭ素子を通過することなく、ｉ= 1、...、Ｍの主ビットラインＢｉに接続された接点３２を介して、選択されたＮＶＭセル素子から電気信号を取り出して、バイアス電圧を選択されたＮＶＭセル素子のドレインに印加することもできる。図３におけるＦＳＮＯＲフラッシュアレイ３００では、複数の拡散サブビットライン３１を複数の行（例えば８~１０行）のＮＯＲセル対３０に接続して、ＮＯＲフラッシュセクタ３００ｓを形成する。主金属ビットラインは複数の接点３２を介して複数のセクタに接続され、ＮＯＲフラッシュアレイのバンク（bank）を形成する。バンク内の複数のセクタの拡張により、ビットライン（複数のサブビットライン+メインビットライン）、容量Ｃおよび抵抗Ｒが増加するので、大きなビットラインＲＣ時間遅延およびＩＲ（電流-抵抗）降下のため、ビットラインを通って選択されたＮＶＭセル素子のドレインに流れる電気信号およびバイアス電圧は緩慢になり、品質も劣化する。さらに、単一の主ビットラインに接続された複数のセクタサブビットラインを形成する選択されていないＮＶＭセル素子は数が過剰になって、ビットラインのリーク電流が増加する。すなわち、単一の主ビットラインに接続された選択されていないセル素子の数にセルの接合部/チャネル拡散リーク電流を乗じる。結果として、読み出し動作のためのビットラインリーク電流のノイズレベルが高くなり、プログラム動作において選択されたＮＶＭセル素子のドレインに印加するバイアス電圧が著しく降下する。これらの理由から、バンク内に拡張された複数のセクタの数は、信号/ノイズ比を最小化し、適用されたドレインバイアス電圧の完全性を保持するために制限されなければならない。
バンク内の単一の主金属ビットラインに接続されたセクタの数に対して拡張可能であり、上記の理由に限定されるものではなく、かつ、サブビットラインのより大きな抵抗から共通ソースラインのより小さな抵抗までの線抵抗を低減するために、本発明は、セクタによって分離された低抵抗値を有する共通ソースラインを有し、ＮＶＭセル対の偶数/奇数ＮＶＭセル素子が偶数/奇数サブビットラインの選択によってグローバルメインビットラインに接続された新しいタイプの４Ｆ2のＦＳＮＯＲフラッシュアレイを提供する。本発明の新しいＦＳＮＯＲフラッシュアレイのアーキテクチャでは、選択されたＮＶＭセル素子がアレイ内の他の選択されていないＮＶＭセル素子の干渉から完全に免れるように、唯一の選択されたＮＶＭセル素子が単一のグローバルメイン金属ビットラインに電気的に接続されることによって読み出しおよびプログラムのアクセス動作を行う。本発明の新しいＦＳＮＯＲフラッシュアレイのこの干渉耐性は、他の既存のフラッシュアレイよりも、ＮＶＭ信号/ノイズ比、ドレインバイアス電圧の保全性、および隣接するセル素子に対するプログラム妨害の点で優れていることが判明している。
本発明は、新しいＦＳＮＯＲフラッシュアレイを提供する。
図４は、本発明の一実施例に係る４Ｆ２のＦＳＮＯＲフラッシュアレイ４００における第iのセクタ４００ｉの概略図を示す。図４に示すように、４Ｆ２のＦＳＮＯＲフラッシュアレイ４００における第iのセクタ４００ｉにおいて、ＮＶＭセルの制御ゲートが、特定のプロセス技術による最小制御ゲートピッチでx方向のｊ= １、...、ｌのワードラインＷｊを形成し、特定のプロセス技術による最小の第１の金属線ピッチを有するｙ方向の第１の金属共通ソースライン及びビットラインを、共通ソースライン/ビットラインの交互シーケンス--- ＣＳ, Ｂｎ-２, ＣＳ, Ｂｎ-１, ＣＳ, Ｂｎ, ＣＳ, Ｂｎ+１, ＣＳ, Ｂｎ+２, ＣＳ---で、複数のグローバルメイン第１金属ビットラインおよびグローバル第１金属共通ソースラインを形成する。各列内の複数のＮＶＭセル対４０の奇数ＮＶＭ素子のドレインによって形成される奇数フィールドサイドサブビットライン４１は、奇数選択線Ｓｉｏ（top）によって制御される選択もＭＯＳＦＥＴ素子４６のソース電極に接続される。各列内のＮＶＭセル対４０の偶数ＮＶＭ素子のドレインによって形成される偶数フィールドサイドサブビットライン４２は、偶数選択線Ｓｉｅ（bottom）によって制御される選択ＭＯＳＦＥＴ素子４８のソースに接続される。選択ＭＯＳＦＥＴ素子４６, ４８のドレインは、複数の接点４５が配置された位置で、ｋ = 1、...、ｎ、... Ｍのグローバルメイン第１金属ビットラインＢｋに接続され、そのうち、Ｍは一列のＮＶＭセル対４０の数と示す。各列内のＮＶＭセル対４０の共通ソース電極は、グローバル第１金属共通ソースラインＣＳに接続された接点４７と接続された垂直な拡散共通ソースライン４３を形成する。各セクタ内のＮＶＭセルは、セクタアレイ領域内の電気的接触を含まないことに注意してください。例えば、第iのセクタ４００ｉ内のＮＶＭセルは、セクタアレイ領域内の電気的接触を含まない（破線の矩形４００ｉによって表される）。
選択された第iのセクタ４００ｉ内の選択されたワードラインの奇数ＮＶＭセル素子（行のＮＶＭ素子の制御ゲート）に読み出し及びプログラムのためのアクセスするには、奇数選択線Ｓｉｏに「オン」バイアス電圧Ｖｓを印加することによって奇数フィールドサイドサブビットライン４１とグローバル主金属ビットラインと電気的に接続し、同時に制御ゲート電圧ＶＣＧを印加して選択されたワードラインを活性化する。選択された第iのセクタ４００ｉ内の選択されたワードラインの偶数ＮＶＭセル素子にアクセスするには、偶数選択線Ｓｉｅに「オン」バイアス電圧Ｖｓを印加することによって偶数フィールドサイドサブビットライン４２をグローバル主金属ビットラインに電気的に接続し、同時に制御ゲート電圧ＶＣＧを印加して選択されたワードラインを活性化する。本発明のＮＶＭ素子の電荷蓄積材料は、導電性フローティングゲート、電荷蓄積誘電体膜または埋め込まれたナノ結晶粒の層からなる。
以下で述べるように、詳細な説明および具体的な例は、本発明の好ましい実施形態を示している。本発明の趣旨および範囲内での様々な変更および修正が当業者には明らかになるので、その応用において、前述の説明で示されまたは図面に図示された例に限定はされない。
図１は、従来のＮＯＲフラッシュアレイの構造図である。 図２は、従来のＮＡＮＤフラッシュアレイの構造図である。 図３は、他の従来のＮＯＲフラッシュアレイの構造図である。 図４は、本発明の実施形態に係るＦＳＮＯＲフラッシュアレイの概略図を示す。 図５は、図４のＦＳＮＯＲフラッシュアレイの一部の平面図を示す。 図６は、本発明の実施形態に係るＦＳＮＯＲフラッシュアレイにおけるP型シリコン活性領域、Ｎ+サブビットライン（４１,４２）とＣＳライン（４３）の拡散領域、及びフィールド酸化領域を含むシリコン表面の平面図を示す。 図７は、フローティングゲートは電荷蓄積材料からなると仮定する図６の切断線Ａの断面図を示す。 図８は、本発明の実施形態において選択されたセクタ内の選択された行の奇数ＮＶＭセル素子の読み出し動作を示す。 図９は、本発明の実施形態において選択されたセクタ内の選択された行の偶数ＮＶＭセル素子の読み出し動作を示す。 図１０は、本発明の実施形態において選択されたセクタ内の選択された行の奇数ＮＶＭセル素子のプログラム動作を示す。 図１１は、本発明の実施形態において選択されたセクタ内の選択された行の偶数ＮＶＭセル素子のプログラム動作を示す。
特定半導体プロセス技術において、本発明のフィールドサイドサブビットラインＮＯＲフラッシュアレイは従来のＮＡＮＤフラッシュアレイと同様に、同一のセルアレイ面積を有するとともに、依然読み取り/書き込み速度が速く、低動作電圧のメリットを維持する。以下、本発明に係る構造と製造方法を実施例によりさらに具体的に説明するが、本発明はこれら実施例に制限されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
以下の実施例は、複数のＮ型ＮＶＭセルからなる本発明に係るフィールドサイドサブビットラインＮＯＲフラッシュアレイ例として説明する。当然、本発明のフィールドサイドサブビットラインＮＯＲフラッシュアレイは、複数のＮ型ＮＶＭセルを使用しての実施に制限されなく、複数のＰ型ＮＶＭセルからなることもできる。特定半導体プロセス技術に基づき、アレイのＮＶＭセル面積はコントロールゲートのピッチ及び第１金属線のピッチによって決まる。Ｆは特定半導体プロセス技術の最小特徴を表す。特定半導体プロセス技術にとって、コントロールゲートのピッチ及び第１金属線のピッチは、２Ｆに等しくできるので、従来のＮＯＲフラッシュアレイのセルの特徴面積が９〜１０Ｆ2であるのに対して、本発明のフィールドサイドサブビットラインＮＯＲフラッシュアレイのセルの特徴面積は僅か４Ｆ2に過ぎない。
図５は、第iのセクタ４００ｉがシリコンにあるＮ型ＮＶＭセルからなる図４のアレイの模式平面図を示す。本発明のＦＳＮＯＲフラッシュアレイ４００は、従来のＣＭＯＳプロセス技術を用いて製造される。フィールドサイドサブビットラインおよび集積プロセス製造を形成するためのプロセスモジュールの例は、米国特許第8,415,721号および第8,716,138号に記載されているので、ここではその製造プロセスを繰り返さない。本発明のＦＳＮＯＲフラッシュアレイ４００と従来のＦＳＮＯＲフラッシュアレイ（米国特許第8,415,721 B2号および第8,716,138 B2号に記載されている）との間の違いは、選択ゲートおよび拡散線ＣＳを形成するための異なるマスクドローイング（mask drawings）である。図６は、ＦＳＮＯＲフラッシュアレイにおけるＰ型シリコン活性領域、Ｎ+サブビットライン（４１,４２）とＣＳライン（４３）の拡散領域、及び第１と２のフィールド酸化領域（６１,６２）を含むシリコン表面の平面図を示す。第１のフィールド酸化膜領域６１は、複数の直線部６１Ａと湾曲部６１Ｂとを有する。第２のフィールド酸化物領域６２および湾曲部６１Ｂは、選択トランジスタ４６、４８の位置に対応したパターンとして配置されている。第２のフィールド酸化物領域６２および湾曲部分６１Ｂは、セクタを画定し、選択トランジスタ対４６、４８を、隣接する拡散共通ソースライン４３から分離するために使用される。直線部６１Ａは、隣接する列のＮＶＭセル対の隣接するサブビットライン４１、４２を分離するために使用される。
図７は、図６の切断線Ａの断面図を示す。図７に示すように、各ＮＶＭセルは、制御ゲート７０５、結合誘電体７０４、フローティングゲート７０３、トンネリング誘電体７０２、ソース電極（即ちＣＳライン４３の一部）及びドレイン電極（すなわち、Ｎ+サブビットライン４１または４２の一部）。拡散サブビットライン４１および４２の接合深さは、トレンチ分離領域７０１の隔壁の２つの側面に沿った２つのサブビットライン４１および４２を電気的分離するために、トレンチ分離領域７０１（またはフィールド酸化物領域６１、６１）の底部よりも高くする必要がある。
読み出しモードでは、全てのグローバル第１金属共通ソースラインＣＳが共通接地電圧に電気的に接続される。図８に示すように、選択された第iのセクタ４００ｉにおいて、奇数選択線Ｓｉｏに "オン"バイアス電圧Ｖｓを印加して、奇数フィールドサイドサブビットライン４１がグローバルメイン第１金属ビットラインに電気的に接続する。選択されたワードラインの制御ゲートに読み出し電圧ＶＣＧＲが印加されると、「オン」になる奇数選択ＭＯＳＦＥＴ素子４６が奇数フィールドサイドサブビットライン４１と主第１金属ビットラインBkとを電気的に接続することによって、奇数ＮＶＭセル素子のドレイン電極とソース電極との間の「オン/オフ」信号が複数の感知増幅器（図示せず）によって検出される。感知増幅器は、グローバル第１金属ビットラインの電圧信号を感知する。図９に示すように、選択された第iのセクタ４００ｉにおいて、偶数選択線Ｓｉｅに"オン"バイアス電圧Ｖｓを印加して、偶数フィールドサイドサブビットライン４２がグローバルメイン第１金属ビットラインに電気的に接続する。選択されたワードラインの制御ゲートに読み出し電圧ＶＣＧＲが印加されると、「オン」になる偶数選択ＭＯＳＦＥＴ素子４８が偶数フィールドサイドサブビットライン４２と第１金属ビットラインBkとを電気的に接続することによって、偶数ＮＶＭセル素子のドレイン電極とソース電極との間の「オン/オフ」信号が複数の感知増幅器（図示せず）によって検出される。感知増幅器は、グローバル第１金属ビットラインにおける電圧信号を感知する。
図１０に示すように、プログラム動作のために、最初に、グローバル第１金属共通ソースラインＣＳの全体に非プログラム電圧ＶＮＰを印加し、または、グローバル第１金属共通ソースラインＣＳの全体をフローティングにする。第iのセクタ４００ｉ内の選択されたワードラインの奇数ＮＶＭセル素子をプログラムするために、奇数選択線Ｓｉｏに"オン"バイアス電圧Ｖｓを印加することによって奇数選択ＭＯＳＦＥＴ素子４６がターンオンされて奇数サブビットライン４１をグローバル第１金属ビットラインと接続する。プログラムされようとするＮＶＭセル素子に対して、それらに対応するグローバルメイン第１金属ビットラインにプログラムドレインのバイアス電圧ＶＰを印加しる。プログラムされないＮＶＭセル素子に対して、それらに対応するグローバル第１金属ビットラインに非プログラムドレインのバイアス電圧ＶＮＰを印加し、または、対応するグローバル第１金属ビットラインをフローティングにする。ＶＣＧＰ（>ＶＰ）の振幅を有する制御ゲート電圧パルスを選択されたワードラインに印加すると、選択されたワードラインにおけるドレインバイアス電圧ＶＰを有する奇数ＮＶＭセル素子は高閾値電圧状態にプログラムされ、選択されたワードラインをフローティングにするまたはドレインバイアス電圧ＶＮＰを有する奇数ＮＶＭセル素子は低閾値電圧状態に留まる。米国特許第７，７３３，７００Ｂ２号（その開示は、その全体が参照により本明細書に組み込まれる）に開示されているように、従来のホットキャリア注入（ＨＣＩ）方法を使用すると、ＶＮＰ=０Ｖ。チャネル誘起二次電子（ＣＨＩＳＥＬ）方法を使用すると、ＶＮＰ<ＶＰ。尚、米国特許第９，０８２，４９０Ｂ２号（その開示は、その全体が参照により本明細書に組み込まれる）には、フローティングソースノードのための帯間正孔誘起二次電子（Ｂ２ＢＨＩＳＥＬ）法が記載されている。
図１１に示すように、プログラム動作のために、最初に、グローバル第１金属共通ソースラインＣＳの全体に非プログラム電圧ＶＮＰを印加し、または、グローバル第１金属共通ソースラインＣＳの全体をフローティングする。第iのセクタ４００ｉ内の選択されたワードラインの偶数ＮＶＭセル素子をプログラムするために、偶数選択線Ｓｉｅに"オン"バイアス電圧Ｖｓを印加することによって偶数選択ＭＯＳＦＥＴ素子４８がターンオンされて偶数サブビットライン４２をグローバル第１の金属ビットラインに接続する。プログラムされようとするＮＶＭセル素子に対して、それらに対応するグローバル第１金属ビットラインにプログラムドレインのバイアス電圧ＶＰを印加する。プログラムされないＮＶＭセル素子に対して、それらに対応するグローバル第１金属ビットラインに非プログラムドレインのバイアス電圧ＶＮＰを印加し、または、対応するグローバル第１金属ビットラインをフローティングする。ＶＣＧＰ（>Ｖｐ）の振幅を有する制御ゲート電圧パルスを選択されたワードラインに印加すると、選択されたワードラインにおけるドレインバイアス電圧Ｖｐを有する偶数ＮＶＭセル素子は高閾値電圧状態にプログラムされ、選択されたワードラインにおけるフローティングされたまたはドレインバイアス電圧ＶＮＰを有する偶数ＮＶＭセル素子は低閾値電圧状態に留まる。
３つの基本的なフラッシュ動作、即ち読出し、プログラミングおよび消去動作を完成させるために、本発明は従来のフラッシュの消去動作のように、ページまたはセクタを消去するための従来のファウラーノルドハイムトンネリング法を使用する。消去動作の期間に、グローバル第１金属共通ソースラインＣＳおよび基板には、接地電圧または負バイアス電圧を印加する。選択された一つのワードライン（ページ消去）または複数のワードライン（セクタ消去およびブロック消去）に、高い制御ゲート電圧パルスを印加する。そのうち、高い制御ゲート電圧パルスは、電荷蓄積層とシリコン基板（通常、酸化物の厚さ1オングストロームあたりＥ〜．１ボルト）の間にトンネル電界を生成するのに十分高い電圧振幅を有し、記憶された電荷を抜け出す。要約すると、本発明は、新しいＦＳＮＯＲフラッシュアレイとその動作方法を提供する。
実施例により本発明を説明したが、本発明の範囲をこれに制限するものではなく、本発明の本質から外れなければ、当業者は各種変形又は変更により実施できる。
１０...ＮＯＲセル素子対、
１１...共通ソース電極、
１２...共通ドレーン電極、
２０...ＮＡＮＤセルストリング、
３０...ＮＯＲセル対、
３００...ＦＳＮＯＲフラッシュアレイ、
３００ｓ...ＮＯＲフラッシュセクタ、
３１...拡散サブビットライン、
４０...ＮＶＭセル対、
４００...ＦＳＮＯＲフラッシュアレイ、
４００ｉ...セクタ、
４１...奇数フィールドサイドサブビットライン、
４２...偶数フィールドサイドサブビットライン、
４３...拡散共通ソースライン、
４５...接点、
４６...奇数選択ＭＯＳＦＥＴ素子、
４７...接点、
４８...偶数選択ＭＯＳＦＥＴ素子、
６１...フィールド酸化物領域、
６１Ａ...直線部、
６１Ｂ...湾曲部、
７０１...トレンチ分離領域、
７０２...トンネリング誘電体、
７０３...フローティングゲート、
７０４...結合誘電体、
７０５...制御ゲート、

Claims (17)

  1. 基板に行と列の形で配置され、複数のＮＶＭセルを含むメモリアレイであって、各前記ＮＶＭセルは、電荷蓄積材料と、制御ゲートと、ソース電極と、ドレイン電極とを含み、前記メモリアレイは複数のセクタに分割され、各前記セクタは複数の行のＮＶＭセルを含み、一つの行内のＮＶＭセルは複数のセル対に配置され、各前記セル対は共通ソース電極を共有し、各列内のセル対の共通ソース電極は拡散共通ソースラインを形成し、セクタ内の各列のセル対の偶数セルのドレイン電極は偶数サブビットラインを形成し、セクタ内の各列のセル対の奇数セルのドレイン電極は奇数サブビットラインを形成し、各行内の複数のＮＶＭセルの制御ゲートはワードラインを形成するメモリアレイと、
    前記複数のセクタ間にそれぞれ配置された複数の行の選択トランジスタであって、２行の前記選択トランジスタは各前記セクタの第１側と第２側にそれぞれ配置され、同じセクタ内の偶数サブビットラインと奇数サブビットラインに接続され、第１側における行の選択トランジスタのゲート電極は第１選択線を形成し、第２側における行の選択トランジスタのゲート電極は第２選択線を形成し、相隣する行の各選択トランジスタの対がお互いに接続され、それらの間に第1電気接点が配置される複数の行の選択トランジスタと、
    列方向に延び、ワードラインの線長方向に沿って交互に配置された複数のビットラインと複数のグローバルソースラインであって、第１層の前記グローバルソースラインは、前記選択トランジスタの位置に対応する複数の第２電気接点を介して、第２層の隣接する拡散共通ソースラインにそれぞれ接続され、前記第１層における前記ビットラインは、隣接する第１電気接点を介して前記第２層における隣接する偶数および奇数サブビットラインにそれぞれ接続される複数のビットラインと複数のグローバルソースラインと、含み、
    各セクタ領域内のＮＶＭセルは接点を含まないことを特徴とする不発揮性メモリ素子。
  2. 列方向に延び、複数の前記セクタを画定する複数の第1フィールド分離領域及び複数の第２フィールド分離領域を、更に含み、
    そのうち、前記第1フィールド分離領域は、複数の直線部および複数の湾曲部を有し、前記直線部は隣接する列におけるセル対の隣接するサブビットラインを分離し、前記第2のフィールド分離領域および湾曲部は、前記選択トランジスタの位置に対応するパターンに配置されることを特徴とする請求項１に記載の不発揮性メモリ素子。
  3. 前記各第２フィールド分離領域および前記各湾曲部は、隣接する行の選択トランジスタの対から隣接する拡散共通ソースラインを分離することを特徴とする請求項２に記載の不発揮性メモリ素子。
  4. 前記第1および第2フィールド分離領域の深さは、前記サブビットラインの接合深さよりも深いことを特徴とする請求項２に記載の不発揮性メモリ素子。
  5. 前記セクタ内の列のセル対の偶数サブビットラインおよび奇数サブビットラインのそれぞれは、第１端部および第2端部を有し、前記セクタ内の列のセル対の偶数サブビットラインおよび奇数サブビットラインは、それぞれ異なる端で終結され、前記セクタの第１側および第２側にそれぞれ配置された２行の選択トランジスタにそれぞれ接続されることを特徴とする請求項１に記載の不発揮性メモリ素子。
  6. 電荷蓄積材料は、導電性フローティングゲート、電荷蓄積誘電体膜またはナノ結晶粒を含むことを特徴とする請求項１に記載の不発揮性メモリ素子。
  7. ＮＯＲフラッシュメモリ素子であることを特徴とする請求項１に記載の不発揮性メモリ素子。
  8. 隣接する行における選択トランジスタの各対のドレイン電極が接続され、前記隣接する行における前記選択トランジスタの前記対のソース電極は、２つの隣接するセクタの２つの隣接する副ビットラインにそれぞれ接続されることを特徴とする請求項１に記載の不発揮性メモリ素子。
  9. 前記ＮＶＭセルの面積は４Ｆ2に等しく、Ｆは特定半導体プロセス技術の最小特徴を表すことを特徴とする請求項１に記載の不発揮性メモリ素子。
  10. 基板に行と列の形で配置され、前記ＮＶＭセルを含むメモリアレイであって、各前記ＮＶＭセルは、電荷蓄積材料と、制御ゲートと、ソース電極と、ドレイン電極とを含み、前記メモリアレイは複数のセクタに分割され、各前記セクタは複数の行のＮＶＭセルを含み、一つの行内のＮＶＭセルは複数のセル対に配置され、各前記セル対は共通ソース電極を共有し、各列内のセル対の共通ソース電極は拡散共通ソースラインを形成し、一つのセクタ内の各列のセル対の偶数セルのドレイン電極は偶数サブビットラインを形成し、一つのセクタ内の各列のセル対の奇数セルのドレイン電極は奇数サブビットラインを形成し、各行内の複数のＮＶＭセルの制御ゲートはワードラインを形成するメモリアレイと、
    前記複数のセクタ間にそれぞれ配置された複数の行の選択トランジスタであって、２行の前記選択トランジスタは各前記セクタの第１側と第２側にそれぞれ配置され、同じセクタ内の偶数サブビットラインと奇数サブビットラインに接続され、第１側における行の選択トランジスタのゲート電極は第1選択線を形成し、第２側における行の選択トランジスタのゲート電極は第２選択線を形成し、相隣する行の各選択トランジスタの対がお互いに接続され、それらの間に第1電気接点が配置される複数の行の選択トランジスタと、
    列方向に延び、ワードラインの線長方向に沿って交互に配置された複数のビットラインと複数のグローバルソースラインであって、第１層の前記グローバルソースラインは、前記選択トランジスタの位置に対応する複数の第２電気接点を介して、第２層の隣接する拡散共通ソースラインにそれぞれ接続され、前記第１層における前記ビットラインは、隣接する第１電気接点を介して前記第２層における隣接する偶数および奇数サブビットラインにそれぞれ接続される複数のビットラインと複数のグローバルソースラインと、含み、各セクタ領域内のＮＶＭセルは接点を含まない不発揮性メモリ素子からデータを読み取る方法であって、
    全てのグローバルソースラインに接地電圧を印加するステップと、
    所望の選択ラインにバイアス電圧を印加して、選択されたセクタ内における複数の対応する選択トランジスタをオンにして、選択された種類に属する複数のサブビットラインに前記対応する選択トランジスタをそれぞれ接続するステップと、
    選択されたワードラインに読み出し電圧を印加して、前記選択された種類に属する前記サブビットラインと前記選択されたワードラインとの交差点にあるＮＶＭセルを、対応する選択トランジスタを介して、記憶データビットを示す電気信号を、前記選択された種類に属する前記サブビットラインから対応するビットラインに送信するステップと、
    を含むことを特徴とする不発揮性メモリ素子からデータを読み取る方法。
  11. 前記ＮＶＭセルの面積は４Ｆ2に等しく、Ｆは特定半導体プロセス技術の最小特徴を表すことを特徴とする請求項１０に記載の不発揮性メモリ素子からデータを読み取る方法。
  12. 前記不発揮性メモリ素子は、列方向に延び、複数の前記セクタを画定する複数の第１フィールド分離領域及び複数の第２フィールド分離領域を更に含み、そのうち、前記第１フィールド分離領域は、複数の直線部および複数の湾曲部を有し、前記直線部は隣接する列におけるセル対の隣接するサブビットラインを分離し、前記第２のフィールド分離領域および湾曲部は、前記選択トランジスタの位置に対応するパターンに配置されることを特徴とする請求項１０に記載の不発揮性メモリ素子からデータを読み取る方法。
  13. 基板に行と列の形で配置されたＮＶＭセルを含むメモリアレイであって、各前記ＮＶＭセルは、電荷蓄積材料と、制御ゲートと、ソース電極と、ドレイン電極とを含み、前記メモリアレイは複数のセクタに分割され、各前記セクタは複数の行のＮＶＭセルを含み、一つの行内のＮＶＭセルは複数のセル対に配置され、各前記セル対は共通ソース電極を共有し、各列内のセル対の共通ソース電極は拡散共通ソースラインを形成し、一つのセクタ内の各列のセル対の偶数セルのドレイン電極は偶数サブビットラインを形成し、一つのセクタ内の各列のセル対の奇数セルのドレイン電極は奇数サブビットラインを形成し、各行内の複数のＮＶＭセルの制御ゲートはワードラインを形成するメモリアレイと、
    複数のセクタ間にそれぞれ配置された複数の行の選択トランジスタであって、2行の前記選択トランジスタは各前記セクタの第1側と第2側にそれぞれ配置され、同じセクタ内の偶数サブビットラインと奇数サブビットラインに接続され、第1側における行の選択トランジスタのゲート電極は第1選択線を形成し、第2側における行の選択トランジスタのゲート電極は第2選択線を形成し、相隣する行の各選択トランジスタの対がお互いに接続され、それらの間に第1電気接点が配置される複数の行の選択トランジスタと、
    列方向に延び、ワードラインの線長方向に沿って交互に配置された複数のビットラインと複数のグローバルソースラインであって、第1層の前記グローバルソースラインは、前記選択トランジスタの位置に対応する複数の第2電気接点を介して、第2層の隣接する拡散共通ソースラインにそれぞれ接続され、前記第1層における前記ビットラインは、隣接する第1電気接点を介して前記第2層における隣接する偶数および奇数サブビットラインにそれぞれ接続される複数のビットラインと複数のグローバルソースラインと、含み、各セクタ領域内のＮＶＭセルは接点を含まない不発揮性メモリ素子をプログラムする方法であって、
    第1バイアス電圧をすべてのグローバルソースラインに印加するか、または全てのグローバルソースラインをフローティングにするステップと、
    第２バイアス電圧を所望の選択ラインに印加して、選択されたセクタ内における複数の対応する選択トランジスタをオンにして、選択された種類に属する複数のサブビットラインに前記対応する選択トランジスタをそれぞれ接続するステップと、
    第３バイアス電圧を複数の選択されたビットラインに印加して、前記選択されたビットラインを、前記選択された種類に属する複数の選択されたサブビットラインにそれぞれ接続するステップと、
    第４バイアス電圧を選択されたワードラインに印加して、前記選択された種類に属する前記選択されたサブビットラインと前記選択されたワードラインとの交差点にあるＮＶＭセルをプログラム閾値電圧状態にプログラムさせるステップと、を含み、
    前記第１バイアス電圧の電圧レベルは前記第３バイアス電圧の電圧レベルよりも小さく、前記第３バイアス電圧の電圧レベルは前記第４バイアス電圧の電圧レベルよりも小さいことを特徴とする不発揮性メモリ素子をプログラムする方法。
  14. 前記第４バイアス電圧を印加するステップの前に、第1バイアス電圧を複数の選択されていないビットラインに印加するか、または選択されていないビットラインをフローティングにするステップと、を更に含み、
    そのうち、前記選択されていないビットラインは、前記選択された種類に属さない且つ選択されていないサブビットラインにそれぞれ接続されることを特徴とする請求項１３に記載の不発揮性メモリ素子をプログラムする方法。
  15. 前記第４バイアス電圧を印加するステップは、前記第４バイアス電圧を前記選択されたワードラインに印加することによって、前記選択された種類に属さない且つ選択されていないサブビットラインと前記選択されたワードラインとの交差点にあるＮＶＭセルを消去閾値電圧状態に留まることを特徴とする請求項１４に記載の不発揮性メモリ素子をプログラムする方法。
  16. すべての前記ステップの前に、少なくとも１つの行のＮＶＭセルを消去するステップを含むことを特徴とする請求項１３に記載の不発揮性メモリ素子をプログラムする方法。
  17. 前記少なくとも１つの行のＮＶＭセルを消去するステップは、第５バイアス電圧をすべてのグローバルソースラインと基板電極に印加するステップと、制御ゲート電圧を少なくとも1つの行のＮＶＭセルに関連する少なくとも1つのワードラインに印加するステップとを含み、
    そのうち、前記第５バイアス電圧の電圧レベルは接地電圧以下であり、前記制御ゲート電圧は、記憶された電荷を抜け出すように、前記電荷蓄積層と前記基板の間にトンネル電界を生成するのに十分な電圧振幅を有することを特徴とする請求項１６に記載の不発揮性メモリ素子をプログラムする方法。
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