TW201526018A - 記憶體裝置和記憶體控制方法 - Google Patents

Abstract

一種記憶體裝置，包括一記憶單元陣列和一欄解碼器。記憶單元陣列包括複數偶本地位元線和複數奇本地位元線。欄解碼器包括複數偶通道電晶體、複數偶夾鉗電晶體、複數奇通道電晶體，以及複數奇夾鉗電晶體。每一偶夾鉗電晶體之控制端皆耦接至一偶夾鉗線，每一偶夾鉗電晶體之第一端係分別耦接至該等偶本地位元線之個別一者，而每一偶夾鉗電晶體之第二端皆耦接至一接地電位。每一奇夾鉗電晶體之控制端皆耦接至一奇夾鉗線，每一奇夾鉗電晶體之第一端係分別耦接至該等奇本地位元線之個別一者，而每一奇夾鉗電晶體之第二端皆耦接至該接地電位。

Description

記憶體裝置和記憶體控制方法

本發明係關於一種記憶體裝置，特別係關於具有欄解碼器(Column Decoder)之記憶體裝置，其中該欄解碼器可用於降低鄰近記憶單元之間之電容耦合效應(Capacitive Coupling Effect)。

第1圖係顯示傳統之記憶體裝置100之示意圖。如第1圖所示，記憶體裝置100至少包括一記憶單元陣列(Memory Cell Array)110和一欄解碼器(Column Decoder)120。為簡化圖式，記憶體裝置100之其餘元件係省略而未顯示於第1圖中。記憶單元陣列110包括複數個記憶單元(Memory Cell)。複數條字元線(Word Line)WL和複數條本地位元線(Local Bit Line)BL可用於選擇該等記憶單元。另外，欄解碼器120可用於選擇性地耦接該等本地位元線BL之一者至一整體位元線(Global Bit Line)GBL。

第2圖係顯示傳統之記憶體裝置100之電容耦合效應(Capacitive Coupling Effect)之示意圖。如第2圖所示，記憶單元陣列110可用複數個記憶電晶體M1-1至M3-3實施之(其亦可被稱為「記憶單元」)。隨著半導體製程之發展，記憶體裝置100之尺寸變得更加微縮，這將使得其內之該等記憶電晶體M1-1至M3-3彼此更加靠近，而因鄰近單元之間之寄生電容之 影響，更導致嚴重之相互耦合效應。舉例來說，當其中一字元線WL2和一本地位元線BL2被選擇時，記憶電晶體M1-2、M2-2、M3-2會同時被致能，而一電流I2會流經所選擇之本地位元線BL2、記憶電晶體M2-2，以及一源極線(Source Line)VL。在理想狀態下，相鄰近之二條本地位元線BL1、BL3應該要維持浮接狀態(Float)且無任何電流流過。然而，在實際情況下，因為受到記憶電晶體M1-2、M2-2、M3-2之間之電容耦合效應所影響，仍會有無預期之耦合電流I1、I3分別產生並流經記憶電晶體M1-2、M3-2以及未被選擇之本地位元線BL1、BL3。此種相互耦合效應可能會導致一些操作錯誤，更降低記憶體裝置100之可靠性。

在較佳實施例中，本發明提供一種記憶體裝置，包括：一記憶單元陣列，包括複數偶本地位元線和複數奇本地位元線；以及一欄解碼器，包括：複數偶通道電晶體，其中每一該等偶通道電晶體之一控制端係分別耦接至複數偶選擇線之個別一者，每一該等偶通道電晶體之一第一端係分別耦接至該等偶本地位元線之個別一者，而每一該等偶通道電晶體之一第二端皆耦接至一整體位元線；複數偶夾鉗電晶體，其中每一該等偶夾鉗電晶體之一控制端皆耦接至一偶夾鉗線，每一該等偶夾鉗電晶體之一第一端係分別耦接至該等偶本地位元線之個別一者，而每一該等偶夾鉗電晶體之一第二端皆耦接至一接地電位；複數奇通道電晶體，其中每一該等奇通道電晶體之一控制端係分別耦接至複數奇選擇線之個別一者，每一該等奇通 道電晶體之一第一端係分別耦接至該等奇本地位元線之個別一者，而每一該等奇通道電晶體之一第二端皆耦接至該整體位元線；以及複數奇夾鉗電晶體，其中每一該等奇夾鉗電晶體之一控制端皆耦接至一奇夾鉗線，每一該等奇夾鉗電晶體之一第一端係分別耦接至該等奇本地位元線之個別一者，而每一該等奇夾鉗電晶體之一第二端皆耦接至該接地電位。

在一些實施例中，當該等偶通道電晶體之一者被選擇並致能時，所有該等偶夾鉗電晶體皆被禁能，而所有該等奇夾鉗電晶體皆被致能，以將所有該等奇本地位元線下拉至該接地電位。在一些實施例中，當該等偶通道電晶體之一者被選擇並致能時，其餘未被選擇之偶通道電晶體和所有該等奇通道電晶體皆被禁能。在一些實施例中，當該等奇通道電晶體之一者被選擇並致能時，所有該等奇夾鉗電晶體皆被禁能，而所有該等偶夾鉗電晶體皆被致能，以將所有該等偶本地位元線下拉至該接地電位。在一些實施例中，當該等奇通道電晶體之一者被選擇並致能時，其餘未被選擇之奇通道電晶體和所有該等偶通道電晶體皆被禁能。在一些實施例中，該等偶本地位元線係分別與該等奇本地位元線互相交錯排列。在一些實施例中，該記憶體裝置為一NOR快閃記憶體。在一些實施例中，該記憶單元陣列為一電子抹除式可複寫唯讀記憶體。在一些實施例中，該等偶夾鉗電晶體和該等奇夾鉗電晶體皆屬於N型金屬氧化物半導體場效電晶體。在一些實施例中，該等偶通道電晶體和該等奇通道電晶體皆屬於N型金屬氧化物半導體場效電晶體。

在另一較佳實施例中，本發明提供一種記憶體控 制方法，包括下列步驟：提供一記憶單元陣列，其中該記憶單元陣列包括複數偶本地位元線和複數奇本地位元線；提供一欄解碼器，其中該欄解碼器包括複數偶通道電晶體、複數偶夾鉗電晶體、複數奇通道電晶體，以及複數奇夾鉗電晶體，其中該等偶通道電晶體係選擇性地耦接該等偶本地位元線至一整體位元線，該等偶夾鉗電晶體係選擇性地耦接該等偶本地位元線至一接地電位，該等奇通道電晶體係選擇性地耦接該等奇本地位元線至該整體位元線，而該等奇夾鉗電晶體係選擇性地耦接該等奇本地位元線至該接地電位；選擇並致能該等偶通道電晶體之一者或是該等奇通道電晶體之一者；當該等偶通道電晶體之一者被選擇並致能時，禁能所有該等偶夾鉗電晶體，並致能所有該等奇夾鉗電晶體，以將所有該等奇本地位元線下拉至該接地電位；以及當該等奇通道電晶體之一者被選擇並致能時，禁能所有該等奇夾鉗電晶體，並致能所有該等偶夾鉗電晶體，以將所有該等偶本地位元線下拉至該接地電位。

100、300‧‧‧記憶體裝置

110、310‧‧‧記憶單元陣列

120、320‧‧‧欄解碼器

BL‧‧‧本地位元線

BL0、BL2、BL4、BL6‧‧‧偶本地位元線

BL1、BL3、BL5、BL7‧‧‧奇本地位元線

CLMP<0>‧‧‧偶夾鉗線

CLMP<1>‧‧‧奇夾鉗線

GBL‧‧‧整體位元線

GND‧‧‧接地電位

I1、I2、I3、I4、I5、I6‧‧‧電流

M0、M2、M4、M6‧‧‧偶通道電晶體

M1、M3、M5、M7‧‧‧奇通道電晶體

M1-1、M1-2、M1-3、M2-1、M2-2、M2-3、M3-1、M3-2、M3-3‧‧‧記憶電晶體

S710、S720、S730、S740、S750‧‧‧步驟

T0、T2、T4、T6‧‧‧偶夾鉗電晶體

T1、T3、T5、T7‧‧‧奇夾鉗電晶體

VL‧‧‧源極線

WL、WL1、WL2、WL3‧‧‧字元線

YSA<0>、YSA<2>、YSA<4>、YSA<6>‧‧‧偶選擇線

YSA<1>、YSA<3>、YSA<5>、YSA<7>‧‧‧奇選擇線

第1圖係顯示傳統之記憶體裝置之示意圖；第2圖係顯示傳統之記憶體裝置之電容耦合效應之示意圖；第3圖係顯示根據本發明一實施例所述之記憶體裝置之示意圖；第4圖係顯示根據本發明一實施例所述之記憶體裝置於任一偶本地位元線被選擇時之操作示意圖； 第5圖係顯示根據本發明一實施例所述之記憶體裝置於任一奇本地位元線被選擇時之操作示意圖；第6圖係顯示根據本發明一實施例所述之記憶體裝置之操作優點之示意圖；以及第7圖係顯示根據本發明一實施例所述之記憶體控制方法之流程圖。

為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出本發明之具體實施例，並配合所附圖式，作詳細說明如下。

第3圖係顯示根據本發明一實施例所述之記憶體裝置300之示意圖。記憶體裝置300可以是一快閃記憶體(Flash Memory)，例如：一NOR快閃記憶體。如第3圖所示，記憶體裝置300至少包括一記憶單元陣列(Memory Cell Array)310和一欄解碼器(Column Decoder)320。必須理解的是，記憶體裝置300更可包括其他元件，例如：一驅動器(Driver)、一列解碼器(Row Decoder)，以及一感測放大器(Sense Amplifier，SA)。為簡化圖式，記憶體裝置300之一些元件係省略而未顯示於第3圖中。記憶單元陣列310可包括複數個記憶單元(Memory Cell)。在一些實施例中，記憶單元陣列310可以是一電子抹除式可複寫唯讀記憶體(Electrically-Erasable Programmable Read-Only Memory，EEPROM)。記憶單元陣列310更可包括複數條字元線(Word Line)WL和複數條本地位元線(Local Bit Line)BL0至BL7，以操作該等記憶單元。該等本地位元線BL0至BL7可以劃分為 複數條偶本地位元線(Even Local Bit Line)BL0、BL2、BL4、BL6，以及複數條奇本地位元線(Odd Local Bit Line)BL1、BL3、BL5、BL7。每一偶本地位元線或是每一奇本地位元線皆可耦接至設置於個別一欄中之一些記憶單元。在一些實施例中，該等偶本地位元線BL0、BL2、BL4、BL6係分別與該等奇本地位元線BL1、BL3、BL5、BL7互相交錯排列。欄解碼器320係選擇性地耦接該等奇、偶本地位元線BL0至BL7之一者至一整體位元線(Global Bit Line)GBL。在一些實施例中，欄解碼器320可由來自於一驅動器或一處理器(未顯示)之一控制信號所控制。更詳細地說，欄解碼器320包括一上半部份和一下半部份，其中該上半部份包括複數個偶通道電晶體(Even Pass Transistor)M0、M2、M4、M6，以及複數個偶夾鉗電晶體(Even Clamp Transistor)T0、T2、T4、T6；而該下半部份包括複數個奇通道電晶體(Odd Pass Transistor)M1、M3、M5、M7，以及複數個奇夾鉗電晶體(Odd Clamp Transistor)T1、T3、T5、T7。必須理解的是，雖然第3圖中僅顯示八組元件分支，實際上記憶體裝置300可包括更多或更少組本地位元線、通道電晶體，或夾鉗電晶體。亦即，本地位元線、通道電晶體，或夾鉗電晶體之數量在本發明中並不特別作限制。在一些實施例中，記憶單元陣列310和欄解碼器320可以複製多次並呈週期性排列，而第3圖僅顯示此週期性結構之其中一部份。

每一偶通道電晶體M0、M2、M4、M6之一控制端係分別耦接至複數條偶選擇線(Even Selection Line)YSA<0>、YSA<2>、YSA<4>、YSA<6>之個別一者。舉例來說，偶通道 電晶體M0之一閘極係耦接至一偶選擇線YSA<0>。每一偶通道電晶體M0、M2、M4、M6之一第一端係分別耦接至該等偶本地位元線BL0、BL2、BL4、BL6之個別一者。舉例來說，偶通道電晶體M0之一源極(或汲極)係耦接至一偶本地位元線BL0。每一偶通道電晶體M0、M2、M4、M6之一第二端皆耦接至整體位元線GBL。舉例來說，偶通道電晶體M0之另一源極(或汲極)係耦接至整體位元線GBL。每一奇通道電晶體M1、M3、M5、M7之一控制端係分別耦接至複數條奇選擇線(Odd Selection Line)YSA<1>、YSA<3>、YSA<5>、YSA<7>之個別一者。舉例來說，奇通道電晶體M1之一閘極係耦接至一奇選擇線YSA<1>。每一奇通道電晶體M1、M3、M5、M7之一第一端係分別耦接至該等奇本地位元線BL1、BL3、BL5、BL7之個別一者。舉例來說，奇通道電晶體M1之一源極(或汲極)係耦接至一奇本地位元線BL1。每一奇通道電晶體M1、M3、M5、M7之一第二端皆耦接至整體位元線GBL。舉例來說，奇通道電晶體M1之另一源極(或汲極)係耦接至整體位元線GBL。在一些實施例中，該等偶通道電晶體M0、M2、M4、M6和該等奇通道電晶體M1、M3、M5、M7皆屬於N型金屬氧化物半導體場效電晶體(N-type Metal-Oxide-Semiconductor Field-Effect Transistor)。欄解碼器320係藉由控制該等奇、偶選擇線YSA<0>至YSA<7>來選擇該等奇、偶本地位元線BL0至BL7之其中一者。舉例來說，當奇本地位元線BL3和對應之奇通道電晶體M3被選擇時，奇選擇線YSA<3>即被上拉至一高電位(例如：1V或4.5V)，而其餘奇選擇線YSA<1>、YSA<5>、YSA<7>和所有該等偶選擇線YSA<0>、 YSA<2>、YSA<4>、YSA<6>則被下拉至一接地電位(例如：0V)。因此，僅有奇通道電晶體M3被致能，且僅有奇本地位元線BL3被耦接至整體位元線GBL。其他奇、偶本地位元線之選擇過程都可用類似於前述之方式來進行。

每一偶夾鉗電晶體T0、T2、T4、T6之一控制端皆耦接至一偶夾鉗線(Even Clamp Line)CLMP<0>。舉例來說，偶夾鉗電晶體T0之一閘極係耦接至偶夾鉗線CLMP<0>。每一偶夾鉗電晶體T0、T2、T4、T6之一第一端係分別耦接至該等偶本地位元線BL0、BL2、BL4、BL6之個別一者。舉例來說，偶夾鉗電晶體T0之一源極(或汲極)係耦接至一偶本地位元線BL0。每一偶夾鉗電晶體T0、T2、T4、T6之一第二端皆耦接至一接地電位GND。舉例來說，偶夾鉗電晶體T0之另一源極(或汲極)係耦接至接地電位GND。每一奇夾鉗電晶體T1、T3、T5、T7之一控制端皆耦接至一奇夾鉗線(Odd Clamp Line)CLMP<1>。舉例來說，奇夾鉗電晶體T1之一閘極係耦接至奇夾鉗線CLMP<1>。每一奇夾鉗電晶體T1、T3、T5、T7之一第一端係分別耦接至該等奇本地位元線BL1、BL3、BL5、BL7之個別一者。舉例來說，奇夾鉗電晶體T1之一源極(或汲極)係耦接至一奇本地位元線BL1。每一奇夾鉗電晶體T1、T3、T5、T7之一第二端皆耦接至接地電位GND。舉例來說，奇夾鉗電晶體T1之另一源極(或汲極)係耦接至接地電位GND。在一些實施例中，該等偶夾鉗電晶體T0、T2、T4、T6和該等奇夾鉗電晶體T1、T3、T5、T7皆屬於N型金屬氧化物半導體場效電晶體(N-type Metal-Oxide-Semiconductor Field-Effect Transistor)。在一些實 施例中，偶夾鉗線CLMP<0>和奇夾鉗線CLMP<1>恆具有互補(Complementary)之邏輯位準，其可由前述之來自於一驅動器或一處理器之一控制信號所控制(未顯示)。該等偶夾鉗電晶體T0、T2、T4、T6和該等奇夾鉗電晶體T1、T3、T5、T7可用於降低相鄰記憶單元之間之互相耦合效應，其操作細節將於下列實施例中作詳細說明。

第4圖係顯示根據本發明一實施例所述之記憶體裝置300於任一偶本地位元線被選擇時之操作示意圖。當該等偶通道電晶體M0、M2、M4、M6之任一者被選擇並致能時，其對應之偶本地位元線即被選擇並耦接至整體位元線GBL，而其餘未被選擇之偶通道電晶體和所有該等奇通道電晶體M1、M3、M5、M7皆被禁能。舉例來說，當偶通道電晶體M6被選擇並致能時，其對應之偶本地位元線BL6即被選擇並耦接至整體位元線GBL(一電流I4可以流經偶通道電晶體M6)，而其餘未被選擇之偶通道電晶體M0、M2、M4和所有該等奇通道電晶體M1、M3、M5、M7皆被禁能。另外，當該等偶通道電晶體M0、M2、M4、M6之一者被選擇並致能時，所有該等偶夾鉗電晶體T0、T2、T4、T6皆由偶夾鉗線CLMP<0>所禁能，而所有該等奇夾鉗電晶體T1、T3、T5、T7皆由奇夾鉗線CLMP<1>所致能，此時所有該等奇本地位元線BL1、BL3、BL5、BL7皆被下拉至接地電位GND。舉例來說，當偶通道電晶體M6被選擇並致能時，所有該等偶夾鉗電晶體T0、T2、T4、T6皆被禁能，而所有該等奇夾鉗電晶體T1、T3、T5、T7皆被致能。簡而言之，在記憶體裝置300之一些操作期間(例如：讀取或程式化操作)，所選 擇之任一偶本地位元線恆鄰近於未被選擇但已耦接至接地電位GND之二條奇本地位元線。

第5圖係顯示根據本發明一實施例所述之記憶體裝置300於任一奇本地位元線被選擇時之操作示意圖。當該等奇通道電晶體M1、M3、M5、M7之任一者被選擇並致能時，其對應之奇本地位元線即被選擇並耦接至整體位元線GBL，而其餘未被選擇之奇通道電晶體和所有該等偶通道電晶體M0、M2、M4、M6皆被禁能。舉例來說，當奇通道電晶體M5被選擇並致能時，其對應之奇本地位元線BL5即被選擇並耦接至整體位元線GBL(一電流I5可以流經奇通道電晶體M5)，而其餘未被選擇之奇通道電晶體M1、M3、M7和所有該等偶通道電晶體M0、M2、M4、M6皆被禁能。另外，當該等奇通道電晶體M1、M3、M5、M7之一者被選擇並致能時，所有該等奇夾鉗電晶體T1、T3、T5、T7皆由奇夾鉗線CLMP<1>所禁能，而所有該等偶夾鉗電晶體T0、T2、T4、T6皆由偶夾鉗線CLMP<0>所致能，此時所有該等偶本地位元線BL0、BL2、BL4、BL6皆被下拉至接地電位GND。舉例來說，當奇通道電晶體M5被選擇並致能時，所有該等奇夾鉗電晶體T1、T3、T5、T7皆被禁能，而所有該等偶夾鉗電晶體T0、T2、T4、T6皆被致能。簡而言之，在記憶體裝置300之一些操作期間(例如：讀取或程式化操作)，所選擇之任一奇本地位元線恆鄰近於未被選擇但已耦接至接地電位GND之二條偶本地位元線。

第6圖係顯示根據本發明一實施例所述之記憶體裝置300之操作優點之示意圖。如第6圖所示，記憶單元陣列310 可包括複數個記憶電晶體M1-1至M3-3(其亦可被稱為「記憶單元」)。必須理解的是，為簡化圖式，記憶體裝置300之一些元件係省略而未顯示於第6圖中。請一併比較第6圖之實施例與第1圖之傳統設計方式。當一字元線WL2和一本地位元線BL2被選擇時，記憶電晶體M1-2、M2-2、M3-2會同時被致能，而一電流I6會流經所選擇之本地位元線BL2、記憶電晶體M2-2，以及一源極線(Source Line)VL。由於本發明在記憶體裝置300中加入前述之奇、偶夾鉗電晶體(未顯示於第6圖中)，於記憶體裝置300之操作期間，鄰近之本地位元線BL1、BL3係雙雙被下拉至接地電位GND而不再為浮接狀態，在此設計下，不會再有無預期之耦合電流產生並流經記憶電晶體M1-2、M3-2及其本地位元線BL1、BL3。因此，本發明可以有效地消除鄰近記憶單元之間之電容耦合效應，與傳統設計相比，本發明所提供之記憶體裝置及其欄解碼器可以具有更高之可靠性和更低之錯誤率。

第7圖係顯示根據本發明一實施例所述之記憶體控制方法之流程圖。在步驟S710，提供一記憶單元陣列，其中該記憶單元陣列包括複數偶本地位元線和複數奇本地位元線。在步驟S720，提供一欄解碼器，其中該欄解碼器包括複數偶通道電晶體、複數偶夾鉗電晶體、複數奇通道電晶體，以及複數奇夾鉗電晶體，其中該等偶通道電晶體係選擇性地耦接該等偶本地位元線至一整體位元線，該等偶夾鉗電晶體係選擇性地耦接該等偶本地位元線至一接地電位，該等奇通道電晶體係選擇性地耦接該等奇本地位元線至該整體位元線，而該等奇夾鉗電 晶體係選擇性地耦接該等奇本地位元線至該接地電位。在步驟S730，選擇並致能該等偶通道電晶體之一者或是該等奇通道電晶體之一者。當該等偶通道電晶體之一者被選擇並致能時，在步驟S740，禁能所有該等偶夾鉗電晶體，並致能所有該等奇夾鉗電晶體，以將所有該等奇本地位元線下拉至該接地電位。在一些實施例中，其餘未被選擇之偶通道電晶體和所有該等奇通道電晶體更被禁能。當該等奇通道電晶體之一者被選擇並致能時，在步驟S750，禁能所有該等奇夾鉗電晶體，並致能所有該等偶夾鉗電晶體，以將所有該等偶本地位元線下拉至該接地電位。在一些實施例中，其餘未被選擇之奇通道電晶體和所有該等偶通道電晶體更被禁能。必須理解的是，第3-6圖之實施例之任一或複數項特徵均可套用至第7圖所示之記憶體控制方法。

在本說明書以及申請專利範圍中的序數，例如「第一」、「第二」、「第三」等等，彼此之間並沒有順序上的先後關係，其僅用於標示區分兩個具有相同名字之不同元件。本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

300‧‧‧記憶體裝置

310‧‧‧記憶單元陣列

320‧‧‧欄解碼器

BL0、BL2、BL4、BL6‧‧‧偶本地位元線

BL1、BL3、BL5、BL7‧‧‧奇本地位元線

CLMP<0>‧‧‧偶夾鉗線

CLMP<1>‧‧‧奇夾鉗線

GBL‧‧‧整體位元線

M0、M2、M4、M6‧‧‧偶通道電晶體

M1、M3、M5、M7‧‧‧奇通道電晶體

T0、T2、T4、T6‧‧‧偶夾鉗電晶體

T1、T3、T5、T7‧‧‧奇夾鉗電晶體

WL‧‧‧字元線

YSA<0>、YSA<2>、YSA<4>、YSA<6>‧‧‧偶選擇線

YSA<1>、YSA<3>、YSA<5>、YSA<7>‧‧‧奇選擇線

Claims (15)

1. 一種記憶體裝置，包括：一記憶單元陣列，包括複數偶本地位元線和複數奇本地位元線；以及一欄解碼器，包括：複數偶通道電晶體，其中每一該等偶通道電晶體之一控制端係分別耦接至複數偶選擇線之個別一者，每一該等偶通道電晶體之一第一端係分別耦接至該等偶本地位元線之個別一者，而每一該等偶通道電晶體之一第二端皆耦接至一整體位元線；複數偶夾鉗電晶體，其中每一該等偶夾鉗電晶體之一控制端皆耦接至一偶夾鉗線，每一該等偶夾鉗電晶體之一第一端係分別耦接至該等偶本地位元線之個別一者，而每一該等偶夾鉗電晶體之一第二端皆耦接至一接地電位；複數奇通道電晶體，其中每一該等奇通道電晶體之一控制端係分別耦接至複數奇選擇線之個別一者，每一該等奇通道電晶體之一第一端係分別耦接至該等奇本地位元線之個別一者，而每一該等奇通道電晶體之一第二端皆耦接至該整體位元線；以及複數奇夾鉗電晶體，其中每一該等奇夾鉗電晶體之一控制端皆耦接至一奇夾鉗線，每一該等奇夾鉗電晶體之一第一端係分別耦接至該等奇本地位元線之個別一者，而每一該等奇夾鉗電晶體之一第二端皆耦接至該接地電位。
2. 如申請專利範圍第1項所述之記憶體裝置，其中當該等偶通 道電晶體之一者被選擇並致能時，所有該等偶夾鉗電晶體皆被禁能，而所有該等奇夾鉗電晶體皆被致能，以將所有該等奇本地位元線下拉至該接地電位。
3. 如申請專利範圍第1項所述之記憶體裝置，其中當該等偶通道電晶體之一者被選擇並致能時，其餘未被選擇之偶通道電晶體和所有該等奇通道電晶體皆被禁能。
4. 如申請專利範圍第1項所述之記憶體裝置，其中當該等奇通道電晶體之一者被選擇並致能時，所有該等奇夾鉗電晶體皆被禁能，而所有該等偶夾鉗電晶體皆被致能，以將所有該等偶本地位元線下拉至該接地電位。
5. 如申請專利範圍第1項所述之記憶體裝置，其中當該等奇通道電晶體之一者被選擇並致能時，其餘未被選擇之奇通道電晶體和所有該等偶通道電晶體皆被禁能。
6. 如申請專利範圍第1項所述之記憶體裝置，其中該等偶本地位元線係分別與該等奇本地位元線互相交錯排列。
7. 如申請專利範圍第1項所述之記憶體裝置，其中該記憶體裝置為一NOR快閃記憶體。
8. 如申請專利範圍第1項所述之記憶體裝置，其中該記憶單元陣列為一電子抹除式可複寫唯讀記憶體。
9. 如申請專利範圍第1項所述之記憶體裝置，其中該等偶夾鉗電晶體和該等奇夾鉗電晶體皆屬於N型金屬氧化物半導體場效電晶體。
10. 如申請專利範圍第1項所述之記憶體裝置，其中該等偶通道電晶體和該等奇通道電晶體皆屬於N型金屬氧化物半導體 場效電晶體。
11. 一種記憶體控制方法，包括下列步驟：提供一記憶單元陣列，其中該記憶單元陣列包括複數偶本地位元線和複數奇本地位元線；提供一欄解碼器，其中該欄解碼器包括複數偶通道電晶體、複數偶夾鉗電晶體、複數奇通道電晶體，以及複數奇夾鉗電晶體，其中該等偶通道電晶體係選擇性地耦接該等偶本地位元線至一整體位元線，該等偶夾鉗電晶體係選擇性地耦接該等偶本地位元線至一接地電位，該等奇通道電晶體係選擇性地耦接該等奇本地位元線至該整體位元線，而該等奇夾鉗電晶體係選擇性地耦接該等奇本地位元線至該接地電位；選擇並致能該等偶通道電晶體之一者或是該等奇通道電晶體之一者；當該等偶通道電晶體之一者被選擇並致能時，禁能所有該等偶夾鉗電晶體，並致能所有該等奇夾鉗電晶體，以將所有該等奇本地位元線下拉至該接地電位；以及當該等奇通道電晶體之一者被選擇並致能時，禁能所有該等奇夾鉗電晶體，並致能所有該等偶夾鉗電晶體，以將所有該等偶本地位元線下拉至該接地電位。
12. 如申請專利範圍第11項所述之記憶體控制方法，更包括：當該等偶通道電晶體之一者被選擇並致能時，禁能其餘未被選擇之偶通道電晶體和所有該等奇通道電晶體。
13. 如申請專利範圍第11項所述之記憶體控制方法，更包括： 當該等奇通道電晶體之一者被選擇並致能時，禁能其餘未被選擇之奇通道電晶體和所有該等偶通道電晶體。
14. 如申請專利範圍第11項所述之記憶體控制方法，其中該等偶本地位元線係分別與該等奇本地位元線互相交錯排列。
15. 如申請專利範圍第11項所述之記憶體控制方法，其中所控制之記憶體為一NOR快閃記憶體。