KR20130058536A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

배선 폭을 충분히 확보하면서도 칩 사이즈를 소형화할 수 있는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 본 기술에 의한 비휘발성 메모리 장치는 메모리 셀 어레이, 고전압 스위칭부를 통해 메모리 셀 어레이의 비트라인과 접속되는 페이지 버퍼부, 고전압 스위칭부의 짝수번째 비트라인에 접속되는 고전압 스위치와 페이지 버퍼부를 접속하며, 제 1 레이어에 형성되는 제 1 배선 및 고전압 스위칭부의 홀수번째 비트라인에 접속되는 고전압 스위치와 페이지 버퍼부를 접속하여, 제 1 레이어와 다른 제 2 레이어에 형성되는 제 2 배선을 포함할 수 있다.

Description

비휘발성 메모리 장치 및 그 제조 방법{Non-Volatile Memory Apparatus and Fabrication Method Thereof}
본 발명은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치, 특히 플래시 메모리 장치는 프로그램 성능을 향상시키기 위해 ABL(All Bit-line) 프로그램 방식을 채용하고 있는 추세에 있다.
ABL 프로그램 방식은 EOBL(Even Odd Bit-line) 방식 즉, 프로그램 전압을 1회 인가하여 이븐(even) 비트라인에 접속된 스트링의 메모리 셀만 프로그램하고, 오드(odd) 비트라인에 접속된 셀은 추가로 프로그램 전압을 인가하여 프로그램하는 방식과 비교할 때, 이븐/오드 비트라인에 연결된 셀 스트링을 한 번의 프로그램 전압 인가로 동시에 프로그램할 수 있어 프로그램 속도를 향상시킬 수 있는 이점이 있다.
ABL 프로그램 방식을 지원하기 위하여, 플래시 메모리 장치는 이븐 비트라인에 연결되는 페이지 버퍼부 및 오드 비트라인에 연결되는 페이지 버퍼부를 각각 구비하여야 하며, 도 1을 참조하여 설명하면 다음과 같다.
도 1은 일반적인 비휘발성 메모리 장치의 일 예시도로서, 일방향 ABL 방식을 설명하기 위한 도면이다.
도 1에 도시한 비휘발성 메모리 장치(10)는 메모리 셀 어레이(11), 고전압 스위칭부(13), 제 1 페이지 버퍼부(15) 및 제 2 페이지 버퍼부(17)를 포함한다.
제 1 페이지 버퍼부(15)는 비트라인의 절반, 예를 들어 이븐 비트라인에 접속된 셀 스트링과 접속되고, 제 2 페이지 버퍼부(17)는 비트라인의 나머지 절반, 예를 들어 오드 비트라인에 접속된 셀 스트링과 접속된다. 그리고, 제 1 및 제 2 페이지 버퍼부(15, 17) 각각은 이븐 비트라인 및 오드 비트라인에 연결된 메모리 셀에 대하여 프로그램 동작 및 검증 동작을 수행하기 위한 데이터를 처리한다.
고전압 스위칭부(13)는 메모리 셀에 대한 프로그램 또는 리드 동작시 각 비트라인에 연결된 복수의 메모리 셀에 고전압을 인가한다.
도 2는 도 1에 도시한 비휘발성 메모리 장치의 일부 구성도이다.
도 2를 참조하면, 비휘발성 메모리 장치는 드레인 선택 스위치(DSL)와, 드레인 선택 스위치(DSL)에 직렬 접속되는 n+1개의 메모리 셀(11-1)과, 직렬 접속된 마지막 메모리 셀의 소스 단자 및 공통 소스라인(CSL)에 접속되는 소스 선택 스위치(SSL)가 하나의 스트링을 이룬다. 그리고, 비트라인(BL)은 드레인 선택 스위치(DSL)의 드레인 단자로부터 연장되어 고전압 스위칭부(13-1)를 통해 단위 페이지 버퍼(PB, 15-1)에 접속된다.
여기에서, 고전압 스위칭부(13-1)는 고전압 발생부(미도시)로부터 제공되는 고전압(HV)에 의해 구동되며, 제 1 접합 영역이 비트라인(BL)에 접속되고, 제 2 접합 영역이 페이지 버퍼(15-1)에 접속된다. 그리고, 고전압 스위칭부(13-1)와 페이지 버퍼(15-1)의 접속 라인은 비트라인 공통 라인(BLCM)이라 칭할 수 있다.
일방향 ABL 방식을 적용하는 비휘발성 메모리 장치의 경우, 제 1 및 제 2 페이지 버퍼부(15, 17)는 도 1에 도시한 것과 같이 메모리 셀 어레이(11)의 일측에 정렬된다. 그리고, 메모리 셀 어레이(11)가 m개의 비트라인을 포함하는 경우 m개의 비트라인 각각이 고전압 스위칭부(13) 및 m개의 BLCM을 통해 페이지 버퍼부(15, 17)의 단위 페이지 버퍼에 접속될 것이다.
도 3은 도 2에 도시한 비휘발성 메모리 장치의 간략한 단면도이다.
도 3에 도시한 것과 같이, 하부구조가 형성된 기판(20) 상에 하나의 스트링을 이루는 메모리 셀들(MC) 및 그 양측에 드레인 선택 스위치(DSL) 및 소스 선택 스위치(SSL)가 형성된다. 그리고, 비트라인(BL)은 드레인 선택 스위치(DSL)로부터 고전압 스위칭부(HVN)의 제 1 접합 영역으로 연장 형성된다. 아울러, 고전압 스위칭부(HVN)의 제 2 접합 영역으로부터는 BLCM이 연장되어 페이지 버퍼(PB)와 접속된다.
도 4는 도 3에 도시한 비휘발성 메모리 장치의 레이아웃을 설명하기 위한 도면이다.
도 4를 참조하면, 고전압 스위칭부(13)의 양측으로 비트라인(BL0~BLm) 및 BLCM0~BLCMm)이 형성됨을 알 수 있다. 그리고, 일방향 ABL 방식 비휘발성 메모리 장치에서는 비트라인의 개수(m)에 대응하는 수만큼의 BLCM이 필요하다. 아울러, BLCM이 모두 동일한 레이어에 형성되기 때문에 각 BLCM의 폭(P1) 및 BLCM 간의 간격(P2) 마진이 충분하지 않다.
이러한 단점을 해소하기 위해 양방향 ABL 방식이 도입되었다.
도 5는 일반적인 비휘발성 메모리 장치의 다른 예시도로서, 양방향 ABL 방식을 설명하기 위한 도면이다.
도 5에 도시한 비휘발성 메모리 장치(30)는 메모리 셀 어레이(31), 메모리 셀 어레이(31)의 일측에 형성되는 제 1 고전압 스위칭부(33) 및 제 1 페이지 버퍼부(35), 메모리 셀 어레이(31)의 타측에 형성되는 제 2 고전압 스위칭부(37) 및 제 2 페이지 버퍼부(39)를 포함한다.
즉, 양방향 ABL 방식의 비휘발성 메모리 장치(30)는 메모리 셀 어레이(31)를 중심으로 제 1 고전압 스위칭부(33)/제 1 페이지 버퍼부(35)와 제 2 고전압 스위칭부(37)/제 2 페이지 버퍼부(39)가 대향하도록 구성된다. 그리고, 제 1 고전압 스위칭부(33)를 통해 비트라인의 절반, 예를 들어 이븐 비트라인이 제 1 페이지 버퍼부(35)에 접속되는 한편, 비트라인의 나머지 절반, 예를 들어 오드 비트라인은 제 2 고전압 스위칭부(37)를 통해 제 2 페이지 버퍼부(39)에 접속된다.
도 6은 도 5에 도시한 비휘발성 메모리 장치의 레이아웃을 설명하기 위한 도면이다.
제 1 고전압 스위칭부(33)의 제 1 접합 영역에 이븐 비트라인들(BL0, BL2, … BLm-1)이 접속되고, 제 1 고전압 스위칭부(33)의 제 2 접합 영역에 짝수번째 BLCM이 접속된다. 아울러, 제 2 고전압 스위칭부(37)의 제 1 접합 영역에 오드 비트라인들(BL1, BL3, … BLm)이 접속되고, 제 2 고전압 스위칭부(37)의 제 2 접합 영역에 홀수번째 BLCM이 접속된다.
이와 같이 구성함에 따라, 각 BLCM 각각의 간격(P3) 및 BLCM 간의 간격(P4) 마진 또한 충분히 확보할 수 있다.
하지만, 메모리 셀 어레이(31)를 중심으로 양측에 대향하도록 고전압 스위칭부(33, 37) 및 페이지 버퍼부(35, 39)가 배치되기 때문에 칩 면적이 증가하게 되고, 고속 동작이 요구되는 경우 효율이 저하될 수 있다.
본 발명의 실시예는 배선 폭을 충분히 확보하면서도 칩 사이즈를 소형화할 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 어레이; 고전압 스위칭부를 통해 상기 메모리 셀 어레이의 비트라인과 접속되는 페이지 버퍼부; 상기 고전압 스위칭부의 짝수번째 비트라인에 접속되는 고전압 스위치와 상기 페이지 버퍼부를 접속하며, 제 1 레이어에 형성되는 제 1 배선; 및 상기 고전압 스위칭부의 홀수번째 비트라인에 접속되는 고전압 스위치와 상기 페이지 버퍼부를 접속하여, 상기 제 1 레이어와 다른 제 2 레이어에 형성되는 제 2 배선;을 포함할 수 있다.
아울러, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 복수의 비트라인 및 워드라인 간에 접속되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 상기 메모리 셀 어레이의 일 측에 배치되는 페이지 버퍼부; 일측이 상기 비트라인과 각각 접속되고 타측이 상기 페이지 버퍼부와 접속되는 복수의 고전압 스위치를 포함하는 고전압 스위칭부; 상기 비트라인 중 서로 이웃하지 않는 비트라인으로 이루어지는 제 1 비트라인 그룹의 각 비트라인에 접속되는 고전압 스위치와 상기 페이지 버퍼부를 연결하며, 제 1 레이어에 형성되는 제 1 배선; 및 상기 비트라인 중 상기 제 1 비트라인 그룹을 제외한 비트라인으로 이루어지는 제 2 비트라인 그룹의 각 비트라인에 접속되는 고전압 스위치와 상기 페이지 버퍼부를 연결하며, 상기 제 1 레이어와 다른 제 2 레이어에 형성되는 제 2 배선;을 포함할 수 있다.
한편, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 제조 방법은 메모리 셀 어레이가 형성된 제 1 영역, 제 1 고전압 스위치 그룹 및 제 2 고전압 스위치 그룹이 형성된 고전압 스위칭 영역 및 페이지 버퍼가 형성된 주변 영역이 정의된 반도체 기판이 제공되는 단계; 상기 반도체 기판 상의 제 1 레이어에, 상기 제 1 고전압 스위치 그룹의 제 2 접합 영역으로부터 상기 페이지 버퍼에 접속되도록 제 1 배선을 형성하는 단계; 및 상기 제 1 레이어와 다른 제 2 레이어에 상기 제 2 고전압 스위치 그룹의 제 2 접합 영역으로부터 상기 페이지 버퍼에 접속되도록 제 2 배선을 형성하는 단계;를 포함할 수 있다.
본 기술에 의하면 고전압 스위칭부와 페이지 버퍼부를 연결하는 배선폭을 충분히 확보하면서도 칩 사이즈를 최소할 수 있다.
도 1은 일반적인 비휘발성 메모리 장치의 일 예시도,
도 2는 도 1에 도시한 비휘발성 메모리 장치의 일부 구성도,
도 3은 도 2에 도시한 비휘발성 메모리 장치의 간략한 단면도,
도 4는 도 1에 도시한 비휘발성 메모리 장치의 레이아웃을 설명하기 위한 도면,
도 5는 일반적인 비휘발성 메모리 장치의 다른 예시도,
도 6은 도 5에 도시한 비휘발성 메모리 장치의 레이아웃을 설명하기 위한 도면,
도 7은 본 발명의 일 실시예에 의한 비휘발성 메모리 장치의 구성도,
도 8 및 도 9는 도 7에 도시한 비휘발성 메모리 장치의 단면도,
도 10은 도 7에 도시한 비휘발성 메모리 장치의 레이아웃을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
도 7은 본 발명의 일 실시예에 의한 비휘발성 메모리 장치의 구성도이다.
도 7을 참조하면, 본 발명의 일 실시예에 의한 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 메모리 셀 어레이(110)의 일 측에 비트라인(BL)과 접속되도록 배치되는 고전압 스위칭부(120, 130), 메모리 셀 어레이(110)의 일측에 비트라인 공통라인(BLCM)을 통해 고전압 스위칭부(120, 130)와 접속되도록 배치되는 페이지 버퍼부(140, 150)를 포함한다.
본 발명의 일 실시예에서, 고전압 스위칭부(120, 130)는 이븐 비트라인과 접속되는 제 1 고전압 스위칭부(120) 및 오드 비트라인과 접속되는 제 2 고전압 스위칭부(130)로 구분될 수 있으나, 이에 한정되는 것은 아니다. 아울러, 페이지 버퍼부(140, 150)는 이븐 비트라인 공통라인(BLCMe)을 통해 제 1 고전압 스위칭부(120)와 접속되는 제 1 페이지 버퍼부(140) 및 오드 비트라인 공통라인(BLCMo)을 통해 제 2 고전압 스위칭부(130)와 접속되는 제 2 페이지 버퍼부(150)로 구분할 수 있다.
보다 구체적으로, 제 1 고전압 스위칭부(120)는 메모리 셀 어레이(110)로부터 연장되는 비트라인 중 서로 이웃하지 않는 비트라인 그룹, 예를 들어 이븐(even) 비트라인에 접속되어, 프로그램 또는 리드 동작시 해당 비트라인에 접속된 메모리 셀로 고전압을 제공한다. 유사하게, 제 2 고전압 스위칭부(130)는 메모리 셀 어레이(110)로부터 연장되는 비트라인 중 제 1 고전압 스위칭부(120)에 접속되지 않은 나머지 비트라인 그룹, 예를 들어 오드(odd) 비트라인에 접속되어, 프로그램 또는 리드 동작시 해당 비트라인에 접속된 메모리 셀로 고전압을 제공한다.
제 1 페이지 버퍼부(140)는 제 1 고전압 스위칭부(120)와 접속되어, 프로그램 및 검증 동작을 수행하기 위한 데이터를 처리한다. 마찬가지로, 제 2 페이지 버퍼부(150)는 제 2 고전압 스위칭부(130)와 접속되어, 프로그램 및 검증 동작을 수행하기 위한 데이터를 처리한다.
즉, 도 7에 도시한 비휘발성 메모리 장치(100)는 일방향 ABL 방식을 지원하며, 각각의 비트라인이 각각의 고전압 스위치를 통해 단위 페이지 버퍼에 접속된다.
이러한 경우, 고전압 스위치와 페이지 버퍼를 연결하는 비트라인 공통라인(BLCM)의 배선폭을 충분히 확보하기 위해 본 발명에서는 비트라인 공통라인(BLCM)을 두 그룹으로 나누고, 각 그룹의 비트라인 공통라인(BLCM)을 서로 다른 레이어에 배선하는 방안을 제시한다.
도 8 및 도 9는 도 7에 도시한 비휘발성 메모리 장치의 단면도이다.
도 8 및 도 9에 도시한 것과 같이, 하부구조가 형성된 기판(200) 상의 메모리 셀 영역에 하나의 스트링을 이루는 메모리 셀들(MC) 및 그 양측에 드레인 선택 스위치(DSL) 및 소스 선택 스위치(SSL)가 형성된다. 아울러, 기판(200) 상의 고전압 스위칭부 영역에는 고전압 스위치(HVNe, HVNo)가 형성된다. 도시하지 않았지만, 기판(200) 상의 주변 영역에 페이지 버퍼가 형성됨은 물론이다.
이븐 비트라인(BLe)은 도 8에 도시한 것과 같이, 드레인 선택 스위치(DSL)로부터 제 1 고전압 스위칭부(140)를 구성하는 각 고전압 스위치(HVNe)의 제 1 접합 영역으로 연장 형성된다. 아울러, 고전압 스위치(HVNe)의 제 2 접합 영역으로부터는 이븐 비트라인 공통라인(BLCMe)이 형성되어 페이지 버퍼(PB)와 접속된다.
유사하게, 오드 비트라인(BLo)은 도 9에 도시한 것과 같이, 드레인 선택 스위치(DSL)로부터 제 2 고전압 스위칭부(150)를 구성하는 각 고전압 스위치(HVNo)의 제 1 접합 영역으로 연장 형성된다. 아울러, 고전압 스위치(HVNo)의 제 2 접합 영역으로부터는 오드 비트라인 공통라인(BLCMo)이 형성되어 페이지 버퍼(PB)와 접속된다.
이때, 이븐 비트라인 공통라인(BLCMe)은 오드 비트라인 공통라인(BLCMo)과 다른 레이어에 형성됨에 주목하여야 한다.
일 예로, 이븐 비트라인 공통라인(BLCMe)은 도 8에 도시한 것과 같이 비트라인(BLe)과 동일한 레이어나 그 하부 레이어에 형성할 수 있고, 오드 비트라인 공통라인(BLCMo)은 도 9에 도시한 것과 같이 비트라인(BLo)의 하부 레이어나 그보다 더 하위 레이어에 형성할 수 있다.
이와는 반대로, 오드 비트라인 공통라인(BLCMo)을 비트라인(BL)과 동일한 레이어나 그 하위 레이어에 형성하고, 이븐 비트라인 공통라인(BLCMe)을 비트라인의 하위 레이어나 그보다 더 하위 레이어에 형성하는 것도 가능함은 물론이다.
여기에서, 비트라인(BL) 형성 레이어를 제 2 배선층(M1)이라 할 때, 비트라인(BL)의 하위 레이어는 제 1 배선층(MO) 또는 제 1 배선층(MO)보다 하위의 레이어가 될 수 있다.
어떠한 레이어에 비트라인 공통라인을 배선하든지, 이븐 비트라인 공통라인(BLCMe)과 오드 비트라인 공통라인(BLCMo)이 동일한 레이어에 있지 않도록 하면 좋다. 이에 따라 이븐 비트라인 공통라인(BLCMe)과 오드 비트라인 공통라인(BLCMo)이 서로 다른 레이어에 각각 형성됨으로써, 각 비트라인 공통라인(BLCMe, BLCMo)의 폭 및 간격 마진을 충분히 확보할 수 있다.
도 10은 도 7에 도시한 비휘발성 메모리 장치의 레이아웃을 설명하기 위한 도면이다.
ABL 방식, 특히 일방향 ABL 방식을 구현하기 위해, 각각의 비트라인(BL0~BLm)은 메모리 셀 어레이(110)의 일측에 형성된 고전압 스위칭부(120, 130)에 접속되고, 고전압 스위칭부(120, 130) 역시 메모리 셀 어레이(110)로부터 같은 방향에 배치된 페이지 버퍼부(140, 150)에 비트라인 공통라인(BLCM0~BLCMm)을 통해 접속된다.
이 때, 도 8 및 도 9에 도시한 것과 같이, 이븐 비트라인 공통라인(BLCMe)과 오드 비트라인 공통라인(BLCMo)이 서로 다른 레이어에 배치된다.
따라서, 각 비트라인 공통라인(BLCM0~BLCMm)의 폭(P5) 및 비트라인 공통라인(BLCM0~BLCMm) 간의 간격(P6)이 충분히 확보될 수 있다.
더욱이, 고전압 스위칭부(120, 130) 및 페이지 버퍼부(140, 150)가 메모리 셀 어레이(110)의 일측에만 배치되므로 칩 사이즈를 증가시키지 않고도, 양방향 ABL 방식에서와 동일한 디자인 룰(Design Rule)을 확보할 수 있다.
이러한 비휘발성 메모리 장치를 제조하기 위하여, 먼저 하부 구조가 형성된 반도체 기판(200)이 제공된다. 반도체 기판(200)은 메모리 셀 영역, 고전압 스위칭 영역 및 주변 영역으로 정의되어 있을 수 있다.
그리고, 반도체 기판(200)의 메모리 셀 영역에 드레인 선택 스위치(DSL), 메모리 셀 스트링(MC) 및 소스 선택 스위치(SSL)가 형성되고, 고전압 스위칭 영역에는 고전압 스위치(HVNe, HVNo)가 각각 형성된다. 아울러, 주변 영역에는 단위 페이지 버퍼가 형성된다.
예를 들어 도 8 및 도 9와 같이 비트라인 공통라인(BLCMe, BLCMo)의 레이어를 배치하는 경우, 이븐 고전압 스위치(HVNe)의 제 2 접합 영역과 접속되도록 제 1 배선층(MO)에 이븐 비트라인 공통라인(BLCMe)이 형성될 수 있다.
이후, 이븐 고전압 스위치(HVNe)의 제 1 접합 영역과 접속되는 이븐 비트라인(BLe) 및 오드 고전압 스위치(HVNo)의 제 1 접합 영역과 접속되는 오드 비트라인(BLo)이 각각 제 2 배선층(M1)에 형성된다. 동시에, 오드 고전압 스위치(HVNo)의 제 2 접합 영역과 접속되도록 오드 비트라인 공통라인(BLCMo)을 형성할 수 있다.
결과적으로, 이븐 비트라인 공통라인(BLCMe)과 오드 비트라인 공통라인(BLCMo)은 서로 각기 다른 레이어(M0, M1)에 형성되게 되므로, 각 비트라인 공통라인(BLCM)의 폭(P5) 및 간격(P6) 마진이 충분히 확보될 수 있다.
이상에서는 이븐 비트라인 공통라인(BLCMe)가 제 1 배선층(M0)에 형성되고 오드 비트라인 공통라인(BLCMo)가 제 2 배선층(M1)에 형성되는 것을 예로 들어 설명하였으나 이에 한정되는 것은 아니며, 이븐 비트라인 공통라인(BLCMe)과 오드 비트라인 공통라인(BLCMo)이 서로 다른 레이어에 형성될 수 있는 구성이라면 어느 것이든 채택 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 비휘발성 메모리 장치
110 : 메모리 셀 어레이
120, 130 : 고전압 스위칭부
140, 150 : 페이지 버퍼부
200 : 반도체 기판

Claims (16)

  1. 메모리 셀 어레이;
    고전압 스위칭부를 통해 상기 메모리 셀 어레이의 비트라인과 접속되는 페이지 버퍼부;
    상기 고전압 스위칭부의 짝수번째 비트라인에 접속되는 고전압 스위치와 상기 페이지 버퍼부를 접속하며, 제 1 레이어에 형성되는 제 1 배선; 및
    상기 고전압 스위칭부의 홀수번째 비트라인에 접속되는 고전압 스위치와 상기 페이지 버퍼부를 접속하여, 상기 제 1 레이어와 다른 제 2 레이어에 형성되는 제 2 배선;
    을 포함하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 고전압 스위칭부 및 상기 페이지 버퍼부 각각은 상기 메모리 셀 어레이의 일측에 배치되는 비휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 비휘발성 메모리 장치는 올-비트라인 구조인 비휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 레이어는 상기 비트라인 형성 레이어 또는 그 하위 레이어인 비휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    제 상기 제 2 레이어는 상기 비트라인 형성 레이어 또는 그 하위 레이어인 비휘발성 메모리 장치.
  6. 복수의 비트라인 및 워드라인 간에 접속되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 일 측에 배치되는 페이지 버퍼부;
    일측이 상기 비트라인과 각각 접속되고 타측이 상기 페이지 버퍼부와 접속되는 복수의 고전압 스위치를 포함하는 고전압 스위칭부;
    상기 비트라인 중 서로 이웃하지 않는 비트라인으로 이루어지는 제 1 비트라인 그룹의 각 비트라인에 접속되는 고전압 스위치와 상기 페이지 버퍼부를 연결하며, 제 1 레이어에 형성되는 제 1 배선; 및
    상기 비트라인 중 상기 제 1 비트라인 그룹을 제외한 비트라인으로 이루어지는 제 2 비트라인 그룹의 각 비트라인에 접속되는 고전압 스위치와 상기 페이지 버퍼부를 연결하며, 상기 제 1 레이어와 다른 제 2 레이어에 형성되는 제 2 배선;
    을 포함하는 비휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 레이어는 상기 비트라인 형성 레이어인 비휘발성 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제 1 레이어는 상기 비트라인 형성 레이어보다 하위 레이어인 비휘발성 메모리 장치.
  9. 제 6 항에 있어서,
    상기 고전압 스위칭부는, 상기 짝수번째 비트라인과 접속되는 고전압 스위치를 포함하는 제 1 고전압 스위칭부; 및
    상기 홀수번째 접속되는 고전압 스위치를 포함하는 제 2 고전압 스위칭부;
    를 포함하는 비휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 페이지 버퍼부는 상기 제 1 고전압 스위칭부에 포함되는 고전압 스위치와 접속되는 페이지 버퍼를 포함하는 제 1 페이지 버퍼부; 및
    상기 제 2 고전압 스위칭부에 포함되는 고전압 스위치와 접속되는 페이지 버퍼를 포함하는 제 2 페이지 버퍼부;
    를 포함하는 비휘발성 메모리 장치.
  11. 메모리 셀 어레이가 형성된 제 1 영역, 제 1 고전압 스위치 그룹 및 제 2 고전압 스위치 그룹이 형성된 고전압 스위칭 영역 및 페이지 버퍼가 형성된 주변 영역이 정의된 반도체 기판이 제공되는 단계;
    상기 반도체 기판 상의 제 1 레이어에, 상기 제 1 고전압 스위치 그룹의 제 2 접합 영역으로부터 상기 페이지 버퍼에 접속되도록 제 1 배선을 형성하는 단계; 및
    상기 제 1 레이어와 다른 제 2 레이어에 상기 제 2 고전압 스위치 그룹의 제 2 접합 영역으로부터 상기 페이지 버퍼에 접속되도록 제 2 배선을 형성하는 단계;
    를 포함하는 비휘발성 메모리 장치 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 1 레이어 상의 제 3 레이어에, 상기 제 1 고전압 스위치 그룹의 제 1 접합 영역 및 상기 제 2 고전압 스위치 그룹의 제 1 접합 영역으로부터 상기 메모리 셀 어레이로 각각 연장되는 비트라인을 형성하는 단계;를 더 포함하는 비휘발성 메모리 장치 제조 방법.
  13. 제 11 항에 있어서,
    상기 제 2 레이어는 상기 제 3 레이어와 동일한 레이어인 비휘발성 메모리 장치 제조 방법.
  14. 제 11 항에 있어서,
    상기 제 2 레이어는 상기 제 1 레이어보다 상부 레이어이고 상기 제 3 레이어보다 하부 레이어인 비휘발성 메모리 장치 제조 방법.
  15. 제 11 항에 있어서,
    상기 제 1 고전압 스위치 그룹은 상기 비트라인 중 짝수번째 비트라인에 접속되는 고전압 스위치를 포함하는 그룹인 비휘발성 메모리 장치 제조 방법.
  16. 제 11 항에 있어서,
    상기 제 2 고전압 스위치 그룹은 상기 비트라인 중 홀수번째 비트라인에 접속되는 고전압 스위치를 포함하는 그룹인 비휘발성 메모리 장치 제조 방법.
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