KR20110048237A - 플래시 메모리 소자 및 플래시 메모리 소자의 셀 어레이 - Google Patents

플래시 메모리 소자 및 플래시 메모리 소자의 셀 어레이 Download PDF

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KR20110048237A
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Abstract

실시예에 따른 플래시 메모리 소자는 기판 위에 형성된 제1게이트 및 제2게이트; 상기 제1게이트 및 상기 제2게이트 밑에 각각 형성된 제1절연막 및 제2절연막; 상기 제1게이트 및 상기 제2게이트 사이의 상기 기판에 형성된 소스 영역; 상기 소스 영역이 형성되지 않은 상기 제1게이트 및 상기 제2게이트의 일측면 및 상기 일측면 옆의 상기 기판 일부 위에 각각 형성된 제3절연막 및 제4절연막; 상기 제3절연막 및 상기 제4절연막 위에 각각 형성된 제3게이트 및 제4게이트; 상기 제3게이트 및 상기 제4게이트 측면 일부에 각각 형성된 제1스페이서 및 제2스페이서; 및 상기 제1게이트 및 상기 제2게이트 측면과 상기 소스 영역 일부 위에 각각 형성된 제3스페이서 및 제4스페이서; 및 상기 제1스페이서 및 상기 제2스페이서 일측의 상기 기판 상측 일부에 각각 형성된 제1드레인 영역 및 제2드레인 영역을 포함한다.
실시예에 따른 플래시 메모리 소자는 2개의 워드라인 및 1개의 비트라인 구조의 단위셀을 이루는 새로운 개념의 소자로서, 홀, 짝의 셀 특성을 갖지 않으며, 새롭고 다양한 셀 어레이를 구성할 수 있다.
플래시 메모리 소자, 비트라인, 소스라인, 워드라인, 셀 어레이

Description

플래시 메모리 소자 및 플래시 메모리 소자의 셀 어레이{Flash memory device and cell array of flash memory device}
실시예는 플래시 메모리 소자 및 플래시 메모리 소자의 셀 어레이에 관한 것이다.
플래시 메모리 소자는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다.
이에 따라, 플래시 메모리 소자는 PC의 Bios용, 셋탑 박스, 프린터 및 네트워크 서버 등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있다.
플래시 메모리 소자에 있어서, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이용한 반도체 소자가 사용되고 있으며, 이러한 SONOS 메모리 소자는 전압 인가 방식이 제한적이고 비효율적이므로 소자의 동작이 안정적이지 못한 문제점이 있다.
실시예는 홀, 짝의 셀 특성을 갖지 않으며, 다양한 셀 어레이를 구성할 수 있으며, 동작 전압의 인가 방식이 효율적으로 이루어질 수 있고, 셀 어레이 동작시 발생되는 스트레스 및 디스터번스(distrubance)와 같은 영향을 배제할 수 있는 플래시 메모리 소자 및 플래시 메모리 소자의 셀 어레이를 제공한다.
실시예에 따른 플래시 메모리 소자는 기판 위에 형성된 제1게이트 및 제2게이트; 상기 제1게이트 및 상기 제2게이트 밑에 각각 형성된 제1절연막 및 제2절연막; 상기 제1게이트 및 상기 제2게이트 사이의 상기 기판에 형성된 소스 영역; 상기 소스 영역이 형성되지 않은 상기 제1게이트 및 상기 제2게이트의 일측면 및 상기 일측면 옆의 상기 기판 일부 위에 각각 형성된 제3절연막 및 제4절연막; 상기 제3절연막 및 상기 제4절연막 위에 각각 형성된 제3게이트 및 제4게이트; 상기 제3게이트 및 상기 제4게이트 측면 일부에 각각 형성된 제1스페이서 및 제2스페이서; 및 상기 제1게이트 및 상기 제2게이트 측면과 상기 소스 영역 일부 위에 각각 형성된 제3스페이서 및 제4스페이서; 및 상기 제1스페이서 및 상기 제2스페이서 일측의 상기 기판 상측 일부에 각각 형성된 제1드레인 영역 및 제2드레인 영역을 포함한다.
실시예에 따른 플래시 메모리 소자의 셀 어레이는 제1항에 의한 플래시 메모리 소자를 단위셀로 하여 이루어지는 셀 어레이로서, 메모리 게이트로 동작되는 상 기 제1게이트 및 선택 게이트로 동작되는 상기 제3게이트는 제(n) 워드라인과 연결되고, 메모리 게이트로 동작되는 상기 제2게이트 및 선택 게이트로 동작되는 상기 제4게이트는 제(n+1) 워드라인과 연결되며, 상기 제1드레인 영역 및 상기 제2드레인 영역은 제(m) 비트라인과 연결되고, 상기 소스 영역은 하나의 소스라인과 공통으로 연결되고, 상기 소스라인에 소정의 바이어스 전압이 인가되며, 상기 "n"은 정수로서 "1≤n≤상기 단위셀의 개수"이고, 상기 "m"은 정수로서 "1≤m≤상기 비트라인의 개수"인 것을 특징으로 한다.
실시예에 따른 플래시 메모리 소자의 셀 어레이는 제1항에 의한 플래시 메모리 소자를 단위셀로 하여 이루어지는 셀 어레이로서, 메모리 게이트로 동작되는 상기 제1게이트 및 선택 게이트로 동작되는 상기 제3게이트는 제(n) 워드라인과 연결되고, 메모리 게이트로 동작되는 상기 제2게이트 및 선택 게이트로 동작되는 상기 제4게이트는 제(n+1) 워드라인과 연결되며, 상기 제1드레인 영역 및 상기 제2드레인 영역은 제(m) 비트라인과 연결되고, 상기 소스 영역은 상기 비트라인 별로 공통이고, 상기 워드라인 별로 분리된 다수의 제(n) 소스라인과 연결되고, 상기 소스라인에 소정의 바이어스 전압이 인가되며, 상기 "n"은 정수로서 "1≤n≤상기 단위셀의 개수"이고, 상기 "m"은 정수로서 "1≤m≤상기 비트라인의 개수"인 것을 특징으로 한다.
실시예에 따른 플래시 메모리 소자의 셀 어레이는 제1항에 의한 플래시 메모리 소자를 단위셀로 하여 이루어지는 셀 어레이로서, 메모리 게이트로 동작되는 상기 제1게이트 및 선택 게이트로 동작되는 상기 제3게이트는 제(n) 워드라인과 연결 되고, 메모리 게이트로 동작되는 상기 제2게이트 및 선택 게이트로 동작되는 상기 제4게이트는 제(n+1) 워드라인과 연결되며, 상기 제1드레인 영역 및 상기 제2드레인 영역은 제(m) 비트라인과 연결되고, 상기 소스 영역은 상기 비트라인 별로 분리되거나 소정 개수의 상기 비트라인 그룹 별로 분리되고, 상기 워드라인 별로 분리된 다수의 트랜지스터와 연결되고, 상기 트랜지스터는 제어라인 및 소스라인과 연결되며, 상기 소스라인에 소정의 바이어스 전압이 인가되며, 상기 "n"은 정수로서 "1≤n≤상기 단위셀의 개수"이고, 상기 "m"은 정수로서 "1≤m≤상기 비트라인의 개수"인 것을 특징으로 한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 실시예에 따른 플래시 메모리 소자는 2개의 워드라인 및 1개의 비트라인 구조의 단위셀을 이루는 새로운 개념의 소자로서, 홀, 짝의 셀 특성을 갖지 않으며, 새롭고 다양한 셀 어레이를 구성할 수 있다.
둘째, 따라서 동작 전압의 인가 방식이 효율적으로 이루어질 수 있다. 또한, 셀 어레이 동작시 발생되는 스트레스 및 디스터번스(distrubance)와 같은 영향을 배제할 수 있으므로 셀 어레이의 동작이 안정적으로 이루어질 수 있는 효과가 있다.
첨부된 도면을 참조하여, 실시예에 따른 플래시 메모리 소자 및 플래시 메모리 소자의 셀 어레이에 대하여 상세히 설명한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
(셀 어레이의 단위셀을 구성하는 플래시 메모리 소자에 대한 설명)
도 1은 실시예에 따른 플래시 메모리 소자의 구조를 개략적으로 도시한 측단면도이다.
도 1을 참조하면, 반도체 기판(100)의 상측 일부에 웰(110)이 형성되고, 상기 제1웰(110) 위에 소정 거리로 이격된 제1절연막(112)과 제2절연막(114)이 형성된다.
상기 제1절연막(112) 위에는 제1게이트(122)가 형성되고, 상기 제2절연막(114) 위에는 제2게이트(124)가 형성된다.
상기 제1게이트(122) 및 상기 제2게이트(124) 사이의 상기 웰(110)에 소스 영역(130)이 형성된다.
상기 소스 영역(130)이 형성되지 않은 쪽의 상기 제1게이트(122)의 일측면과, 상기 제1게이트(122) 일측면 옆의 상기 웰(110) 일부 위에 제3절연막(116)이 "L"자 형태로 형성된다.
또한, 상기 소스 영역(130)이 형성되지 않은 쪽의 상기 제2게이트(124)의 일측면과, 상기 제2게이트(124) 일측면 옆의 상기 웰(110) 일부 위에 제4절연막(118)이 "L"자 형태로 형성된다.
상기 제3절연막(116) 위에는 제3게이트(126)가 형성되고, 상기 제4절연막(118) 위에는 제4게이트(128)가 형성된다.
그리고, 상기 제3게이트(126) 측면 일부와, 상기 제3게이트(126) 측면 옆의 상기 웰(110) 일부 위에 제1스페이서(132)가 형성되고, 상기 제4게이트(128) 측면 일부와, 상기 제4게이트(128) 측면 옆의 상기 웰(110) 일부 위에 제2스페이서(134)가 형성된다.
상기 제1게이트(122)의 측면과, 상기 제1게이트(122) 측면 옆의 상기 소스 영역(130) 일부 위에 제3스페이서(136)가 형성되고, 상기 제2게이트(124)의 측면과, 상기 제2게이트(124) 측면 옆의 상기 소스 영역(130) 일부 위에 제4스페이서(138)가 형성된다.
또한, 상기 제1스페이서(132) 일측의 상기 웰(110) 상측 일부에 제1드레인 영역(142)이 형성되고, 상기 제2스페이서(134) 일측의 상기 웰(110) 상측 일부에 제2드레인 영역(144)이 형성된다.
상기 제1스페이서(132)와 상기 제2스페이서(134) 밑의 상기 웰(110) 상측 일 부에 각각 LDD 영역(146)이 형성될 수 있다.
상기 제1절연막(112), 상기 제2절연막(114), 상기 제1스페이서(132), 상기 제2스페이서(134), 상기 제3스페이서(136), 상기 제4스페이서(138) 중 하나 이상은 단층 구조를 이루거나 ONO(Oxide-Nitride-Oxide) 구조를 이룰 수 있는데, 도 1에 도시된 것처럼 실시예에서는 ONO 구조를 이룬 것으로 한다.
따라서, 상기 제1절연막(112), 상기 제2절연막(114)가 ONO 구조를 가지는 경우, 상기 기판, 상기 제1절연막(112)(또는 상기 제2절연막(114)), 상기 제1게이트(122)(또는 상기 제2게이트(124))는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이룰 수 있다.
또한, 상기 제1드레인 영역(142), 상기 제2드레인 영역(144), 상기 제1스페이서(132)에 의하여 노출된 상기 제3게이트(126), 상기 제1게이트(122), 상기 제2게이트(124), 상기 제2스페이서(134)에 의하여 노출된 상기 제4게이트(128) 및 상기 소스 영역(130) 위에 실리사이드층(160)이 형성된다.
상기 실리사이드층(160)은 이후 설명될 컨택과의 결합력 및 전기전도성을 향상시키기 위하여 형성된다.
상기 반도체 구조물들을 포함한 상기 반도체 기판(100) 위에 절연층(150)이 형성되고, 상기 절연층(150) 상에 다수의 컨택(151 내지 155)이 형성된다.
제1컨택(151)은 상기 실리사이드층(160)을 통하여 상기 제1드레인 영역(142)과 연결되고, 제2컨택(152)은 상기 실리사이드층(160)을 통하여 상기 제2드레인 영역(144)과 연결된다.
또한, 제3컨택(153)은 공통 컨택으로서, 상기 제1스페이서(132)에 의하여 노출된 상기 제3게이트(126) 및 상기 제1게이트(122)와 상기 실리사이드층(160)을 통하여 연결된다.
제4컨택(154) 역시 공통 컨택으로서, 상기 제2스페이서(134)에 의하여 노출된 상기 제4게이트(128) 및 상기 제2게이트(124)와 상기 실리사이드층(160)을 통하여 연결된다.
마지막으로 제5컨택(155)은 상기 소스 영역(130)과 연결된다.
이와 같은 플래시 메모리 소자는 이하 설명된 플래시 메모리 소자의 셀 어레이를 구성하는 단위셀로 기능된다.
(플래시 메모리 소자를 단위셀로 하여 구성되는 셀 어레이에 대한 설명)
도 2는 제1실시예에 따른 플래시 메모리 소자의 셀 어레이의 구성을 개략적으로 도시한 회로도이다.
이하, 도 1 및 도 2를 참조하여, 제1실시예에 따른 플래시 메모리 소자를 단위셀로 하여 이루어지는 셀 어레이에 대하여 설명한다.
도 2에서 점선으로 표시된 영역(A)이 도 1에 의한 플래시 메모리 소자의 단위셀에 해당한다. 상기 단위셀(A)이 행열 구조로 배치되고, 다수의 워드라인(WL), 비트라인(BL) 및 소스라인(SL)과 연결되어 셀 어레이를 구성한다.
상기 제1게이트(122)는 메모리 게이트로 동작되고 상기 제3게이트(126)는 선택 게이트로 동작되는데, 상기 제1게이트(122)와 상기 제3게이트(126)는 상기 제3 컨택(153)을 통하여 제(n) 워드라인(WL)과 연결됨으로써 셀 어레이를 구성한다.
상기 제2게이트(124)는 메모리 게이트로 동작되고 상기 제4게이트(128)는 선택 게이트로 동작되는데, 상기 제2게이트(124)와 상기 제4게이트(128)는 상기 제4컨택(154)을 통하여 제(n+1) 워드라인과 연결됨으로써 셀 어레이를 구성한다.
여기서, 상기 "n"은 정수로서, "1≤n≤상기 단위셀의 개수"이다.
상기 제1드레인 영역(142) 및 상기 제2드레인 영역(144)은 각각 상기 제1컨택(151) 및 상기 제2컨택(152)을 통하여 제(m) 비트라인(BL)과 연결된다.
여기서, 상기 "m"은 정수로서, "1≤m≤상기 비트라인의 개수"이다.
상기 소스 영역(130)은 상기 제5컨택(155)을 통하여 하나의 소스라인(SL)과 공통으로 연결되고, 상기 소스라인은 소정의 바이어스 전압이 인가된다.
일반적인 플래시 메모리 소자가 셀 어레이를 구성하는 경우, 소스에는 바이어스 전압이 인가되지 않는다. 그러나, 실시예에 따른 플래시 메모리 소자는 새로운 개념의 구조로서, 상기 소스 영역(130)에 바이어스 전압이 인가되는 것은 본원의 다양한 특징 중 하나이다.
도 3은 제1실시예에 따른 플래시 메모리 소자의 셀 어레이가 구동장치들(200, 210, 220, 230)과 연결되는 구조를 개략적으로 도시한 블록도이다.
도 3을 참조하면, 디코더(200)는 도 2에 도시된 상기 셀 어레이의 각 워드라인(WL)과 연결되고, 상기 셀 어레이 중 어느 하나의 단위셀(A)을 선택하기 위하여 해당 워드라인(WL)에 선택적으로 전압을 공급한다.
구동회로(210)는 상기 소스라인(SL)에 공통 전압을 공급한다.
멀티플렉서(220)는 도 2에 도시된 상기 셀 어레이의 각 비트라인(BL)과 연결되고, 상기 셀 어레이 중 어느 하나의 단위셀(A)을 선택하기 위하여 해당 비트라인(BL)을 순차적으로 선택한다.
독출기(230)는 상기 멀티플렉서(220)와 연결되고, 상기 선택된 비트라인의 데이터를 증폭하여 출력한다.
이하, 실시예에 따른 플래시 메모리 소자의 셀 어레이가 쓰기, 삭제, 읽기로 동작되는 경우, 셀 어레이의 구동장치(200, 210, 220, 230)에 의한 전압 인가 방식에 대하여 설명한다.
첫째, 실시예에 따른 셀 어레이를 이루는 다수의 메모리 게이트 중 쓰기(program) 동작을 위하여 어느 하나가 선택되는 경우.
(1) 선택된 메모리 게이트의 워드라인 및 비트라인에 각각 소정의 양전압 및 백(back) 바이어스가 인가된다.
(2) 상기 선택된 메모리 게이트와 워드라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 소정의 양전압 및 0V가 인가된다.
(3) 상기 선택된 메모리 게이트와 비트라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0V 및 백 바이어스가 인가된다.
(4) 상기 선택된 메모리 게이트와 워드라인 및 비트라인을 공유하지 않는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0V가 인가된다.
(5) 상기 소스라인에 소정의 양전압이 인가된다.
둘째, 실시예에 따른 셀 어레이를 이루는 다수의 메모리 게이트 중 삭제(erase) 동작을 위하여 어느 하나가 선택되는 경우.
(1) 선택된 메모리 게이트의 워드라인 및 소스라인에 각각 소정의 양전압이 인가되고 비트라인에 플로팅(floating) 상태가 인가된다.
(2) 상기 선택된 메모리 게이트와 워드라인을 공유하는 비선택 메모리 게이트의 워드라인에 소정의 양전압이 인가되고 비트라인 및 소스라인에 각각 플로팅 상태가 인가된다.
(3) 상기 선택된 메모리 게이트와 비트라인을 공유하는 비선택 메모리 게이트의 워드라인 및 소스라인에 각각 0V가 인가되고 비트라인에 플로팅 상태가 인가된다.
(4) 상기 선택된 메모리 게이트와 워드라인 및 비트라인을 공유하지 않는 비선택 메모리 게이트의 워드라인 및 소스라인에 각각 0V가 인가되고 비트라인에 플로팅 상태가 인가된다.
셋째, 실시예에 따른 셀 어레이를 이루는 다수의 메모리 게이트 중 읽기 동작을 위하여 어느 하나가 선택되는 경우.
(1) 선택된 메모리 게이트의 워드라인 및 비트라인에 각각 소정의 양전압이 인가된다.
(2) 상기 선택된 메모리 게이트와 워드라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 소정의 양전압 및 0V가 인가된다.
(3) 상기 선택된 메모리 게이트와 비트라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0V 및 소정의 양전압이 인가된다.
(4) 상기 선택된 메모리 게이트와 워드라인 및 비트라인을 공유하지 않는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0V가 인가된다.
(5) 상기 소스라인에 0V가 인가된다.
참고로, 실시예에 따른 셀 어레이가 쓰기/삭제/읽기로 동작되는 경우 상기 기판(100)에 인가되는 벌크(bulk) 전압은 0V일 수 있다.
이와 같이 전압이 인가되는 경우, 실시예에 따른 플래시 메모리 소자는 쓰기 동작시 CHE(Channel hot electron) 방식으로 동작되고, 삭제 동작시 BTBT(band-to-band-tunneling) induced hot hole 방식으로 동작되며, 읽기 동작시 리버스(reverse) 방식으로 동작된다.
또한, 실시예에 따른 플래시 메모리 소자는 쓰기 동작시 비트 단위로 이루어지고, 삭제 동작시 섹터 단위로 이루어지며, 읽기 동작시 랜덤 억세스 방식으로 이루어질 수 있다.
도 4는 제2실시예에 따른 플래시 메모리 소자의 셀 어레이의 구성을 개략적으로 도시한 회로도이다.
이하, 도 1 및 도 4를 참조하여, 제2실시예에 따른 플래시 메모리 소자를 단위셀(B)로 하여 이루어지는 셀 어레이에 대하여 설명한다.
제2실시예에 따른 플래시 메모리 소자의 셀 어레이는 제1실시예와 유사한 구 조를 가지나, 상기 소스 영역(130)이 상기 제5컨택(155)을 통하여 상기 비트라인 별로 공통이고, 상기 워드라인 별로 분리된 다수의 제(n) 소스라인과 연결된 점이 상이하다.
그 외의 셀 어레이 구성, 워드라인, 비트라인 및 소스라인의 전압 인가 방식은 제1 실시예와 동일하므로 반복되는 설명은 생략하기로 한다.
도 5는 제3실시예에 따른 플래시 메모리 소자의 셀 어레이의 구성을 개략적으로 도시한 회로도이다.
이하, 도 1 및 도 5를 참조하여, 제3실시예에 따른 플래시 메모리 소자를 단위셀(C)로 하여 이루어지는 셀 어레이에 대하여 설명한다.
제3실시예에 따른 플래시 메모리 소자의 셀 어레이는 제1실시예와 유사한 구조를 가지나, 상기 소스 영역(130)이 상기 제5컨택(155)를 통하여 트랜지스터(300)와 연결된 점이 상이하다.
상기 트랜지스터(300)의 게이트는 제어라인(E)과 연결되고, 소스는 상기 소스 영역(130)과 연결되며, 드레인은 소스라인과 연결된다.
상기 트랜지스터(300)는 행측으로는 워드라인 별로 연결되고, 열측으로는 비트라인 별로 연결되거나 소정 개수의 비트라인 그룹 별로 연결됨으로써, 상기 셀 어레이의 소스라인을 선택적으로 연결시킬 수 있다.
도 5는, 상기 트랜지스터(300)가 비트라인 그룹 별로 연결된 경우를 도시한 것으로서, 가령, "m"개의 비트라인을 "l"개의 그룹 별로 연결하면 도 5에 도시된 것과 같은 구조가 성립된다.
즉, 제2실시예는 소스라인을 워드라인별로 구분한 것이며, 제3실시예는 소스라인을 상기 트랜지스터(300)를 이용하여 워드라인과 비트라인 모두에 대하여 구분한 것으로 볼 수 있다.
또한, 상기 셀 어레이 중 어느 하나의 단위셀이 선택된 경우, 해당 비트라인 또는 해당 비트라인 그룹에 연결된 상기 트랜지스터(300)는 상기 제어라인(E)을 통하여 선택신호를 전달받음으로써 상기 소스 영역(130)에 선택적으로 전압이 인가되도록 할 수 있다.
따라서, 제2실시예 및 제3실시예에 의하면, 셀 어레이 동작 시, 특히 쓰기 동작 시에 소스 라인을 통하여 고전압이 인가되지만 이를 워드라인 또는 비트라인별로 구분하여 차별적으로 소스라인에 인가함으로써, 이때 발생되는 상기 소스 영역(130)에서의 스트레스, 디스터번스(disturbance)와 같은 영향을 최소화할 수 있다.
그 외의 셀 어레이 구성, 워드라인, 비트라인 및 소스라인의 전압 인가 방식은 제1 실시예와 동일하므로 반복되는 설명은 생략하기로 한다.
도 6은 제2실시예 또는 제3실시예에 따른 플래시 메모리 소자의 셀 어레이가 구동장치들(400, 410, 420, 430)과 연결되는 구조를 개략적으로 도시한 블록도이다.
도 6을 참조하면, 제1디코더(400)는 도 4 또는 도 5에 도시된 상기 셀 어레 이의 각 워드라인(WL)과 연결되고, 상기 셀 어레이 중 어느 하나의 단위셀(A)을 선택하기 위하여 해당 워드라인(WL)에 선택적으로 전압을 공급한다.
상기 제2디코더(410)는 상기 셀 어레이 중 어느 하나의 단위셀(B 또는 C)을 선택하기 위하여 상기 분리된 소스라인(제2실시예) 또는 상기 트랜지스터(300)(제3실시예)에 선택적으로 전압을 공급한다.
제3실시예의 경우, 상기 제2디코더(410)는 상기 제어라인(E)을 통하여 상기 트랜지스터(300)로 선택신호를 전송하는데, 상기 선택신호는 상기 트랜지스터(300)를 동작시키기 위하여, 해당 비트라인 또는 해당 비트라인 그룹의 주소(adress)가 단일 신호로 디코딩된 신호를 포함한다.
상기 제2디코더(410)는 변환 프로그램 데이터를 가지고 있으며, 이를 이용하여 상기 디코딩된 선택신호를 생성할 수 있다.
멀티플렉서(420)는 도 4 또는 도 5에 도시된 상기 셀 어레이의 각 비트라인(BL)과 연결되고, 상기 셀 어레이 중 어느 하나의 단위셀(B 또는 C)을 선택하기 위하여 해당 비트라인(BL)을 순차적으로 선택한다.
독출기(430)는 상기 멀티플렉서(420)와 연결되고, 상기 선택된 비트라인의 데이터를 증폭하여 출력한다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 따른 플래시 메모리 소자의 구조를 개략적으로 도시한 측단면도.
도 2는 제1실시예에 따른 플래시 메모리 소자의 셀 어레이의 구성을 개략적으로 도시한 회로도.
도 3은 제1실시예에 따른 플래시 메모리 소자의 셀 어레이가 구동장치들과 연결되는 구조를 개략적으로 도시한 블록도.
도 4는 제2실시예에 따른 플래시 메모리 소자의 셀 어레이의 구성을 개략적으로 도시한 회로도.
도 5는 제3실시예에 따른 플래시 메모리 소자의 셀 어레이의 구성을 개략적으로 도시한 회로도.
도 6은 제2실시예 또는 제3실시예에 따른 플래시 메모리 소자의 셀 어레이가 구동장치들과 연결되는 구조를 개략적으로 도시한 블록도.

Claims (16)

  1. 기판 위에 형성된 제1게이트 및 제2게이트;
    상기 제1게이트 및 상기 제2게이트 밑에 각각 형성된 제1절연막 및 제2절연막;
    상기 제1게이트 및 상기 제2게이트 사이의 상기 기판에 형성된 소스 영역;
    상기 소스 영역이 형성되지 않은 상기 제1게이트 및 상기 제2게이트의 일측면 및 상기 일측면 옆의 상기 기판 일부 위에 각각 형성된 제3절연막 및 제4절연막;
    상기 제3절연막 및 상기 제4절연막 위에 각각 형성된 제3게이트 및 제4게이트;
    상기 제3게이트 및 상기 제4게이트 측면 일부에 각각 형성된 제1스페이서 및 제2스페이서; 및
    상기 제1게이트 및 상기 제2게이트 측면과 상기 소스 영역 일부 위에 각각 형성된 제3스페이서 및 제4스페이서; 및
    상기 제1스페이서 및 상기 제2스페이서 일측의 상기 기판 상측 일부에 각각 형성된 제1드레인 영역 및 제2드레인 영역을 포함하는 플래시 메모리 소자.
  2. 제1항에 있어서,
    상기 제1절연막, 상기 제2절연막, 상기 제1스페이서 내지 상기 제4스페이서 중 하나 이상은 ONO(Oxide-Nitride-Oxide) 구조을 이루는 것을 특징으로 하는 플래시 메모리 소자.
  3. 제1항에 있어서,
    상기 기판 상측 일부에 웰이 형성되고,
    상기 제1게이트, 상기 제2게이트, 상기 제3게이트, 상기 제4게이트, 상기 제1절연막, 상기 제2절연막, 상기 제3절연막, 상기 제4절연막, 상기 소스 영역, 상기 제1스페이서 내지 상기 제4스페이서, 상기 제1드레인 영역, 상기 제2드레인 영역은 상기 제1웰 영역에 형성된 것을 특징으로 하는 플래시 메모리 소자.
  4. 제1항에 있어서,
    상기 제1스페이서 및 상기 제2스페이서에 의하여 각각 노출된 상기 제3게이트 및 상기 제4게이트, 상기 제1게이트, 상기 제2게이트, 상기 소스 영역, 상기 제1드레인 영역 및 상기 제2드레인 영역 중 하나 이상의 영역에 형성된 실리사이드층을 포함하는 플래시 메모리 소자.
  5. 제1항에 있어서,
    상기 기판 위에 형성된 절연층;
    상기 제1스페이서 및 상기 제2스페이서에 의하여 각각 노출된 상기 제3게이트 및 상기 제4게이트, 상기 제1게이트, 상기 제2게이트, 상기 소스 영역, 상기 제 1드레인 영역 및 상기 제2드레인 영역 중 하나 이상의 영역과 연결되고, 상기 절연층에 형성된 컨택을 포함하는 플래시 메모리 소자.
  6. 제1항에 있어서,
    상기 제1스페이서에 의하여 노출된 상기 제3게이트는 상기 제1게이트와 공통 컨택을 통하여 연결되고, 상기 제2스페이서에 의하여 노출된 상기 제4게이트는 상기 제2게이트와 공통 컨택을 통하여 연결된 것을 특징으로 하는 플래시 메모리 소자.
  7. 제1항에 의한 플래시 메모리 소자를 단위셀로 하여 이루어지는 셀 어레이에 있어서,
    메모리 게이트로 동작되는 상기 제1게이트 및 선택 게이트로 동작되는 상기 제3게이트는 제(n) 워드라인과 연결되고,
    메모리 게이트로 동작되는 상기 제2게이트 및 선택 게이트로 동작되는 상기 제4게이트는 제(n+1) 워드라인과 연결되며,
    상기 제1드레인 영역 및 상기 제2드레인 영역은 제(m) 비트라인과 연결되고,
    상기 소스 영역은 하나의 소스라인과 공통으로 연결되고,
    상기 소스라인에 소정의 바이어스 전압이 인가되며,
    상기 "n"은 정수로서 "1≤n≤상기 단위셀의 개수"이고, 상기 "m"은 정수로서 "1≤m≤상기 비트라인의 개수"인 것을 특징으로 하는 플래시 메모리 소자의 셀 어 레이.
  8. 제1항에 의한 플래시 메모리 소자를 단위셀로 하여 이루어지는 셀 어레이에 있어서,
    메모리 게이트로 동작되는 상기 제1게이트 및 선택 게이트로 동작되는 상기 제3게이트는 제(n) 워드라인과 연결되고,
    메모리 게이트로 동작되는 상기 제2게이트 및 선택 게이트로 동작되는 상기 제4게이트는 제(n+1) 워드라인과 연결되며,
    상기 제1드레인 영역 및 상기 제2드레인 영역은 제(m) 비트라인과 연결되고,
    상기 소스 영역은 상기 비트라인 별로 공통이고, 상기 워드라인 별로 분리된 다수의 제(n) 소스라인과 연결되고,
    상기 소스라인에 소정의 바이어스 전압이 인가되며,
    상기 "n"은 정수로서 "1≤n≤상기 단위셀의 개수"이고, 상기 "m"은 정수로서 "1≤m≤상기 비트라인의 개수"인 것을 특징으로 하는 플래시 메모리 소자의 셀 어레이.
  9. 제1항에 의한 플래시 메모리 소자를 단위셀로 하여 이루어지는 셀 어레이에 있어서,
    메모리 게이트로 동작되는 상기 제1게이트 및 선택 게이트로 동작되는 상기 제3게이트는 제(n) 워드라인과 연결되고,
    메모리 게이트로 동작되는 상기 제2게이트 및 선택 게이트로 동작되는 상기 제4게이트는 제(n+1) 워드라인과 연결되며,
    상기 제1드레인 영역 및 상기 제2드레인 영역은 제(m) 비트라인과 연결되고,
    상기 소스 영역은 상기 비트라인 별로 분리되거나 소정 개수의 상기 비트라인 그룹 별로 분리되고, 상기 워드라인 별로 분리된 다수의 트랜지스터와 연결되고,
    상기 트랜지스터는 제어라인 및 소스라인과 연결되며,
    상기 소스라인에 소정의 바이어스 전압이 인가되며,
    상기 "n"은 정수로서 "1≤n≤상기 단위셀의 개수"이고, 상기 "m"은 정수로서 "1≤m≤상기 비트라인의 개수"인 것을 특징으로 하는 플래시 메모리 소자의 셀 어레이.
  10. 제7항 내지 제9항 중 어느 하나의 항에 있어서, 상기 셀 어레이를 이루는 다수의 메모리 게이트 중 쓰기 동작을 위하여 어느 하나가 선택되면,
    선택된 메모리 게이트의 워드라인 및 비트라인에 각각 소정의 양전압 및 백(back) 바이어스가 인가되고,
    상기 선택된 메모리 게이트와 워드라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 소정의 양전압 및 0V가 인가되며,
    상기 선택된 메모리 게이트와 비트라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0V 및 백 바이어스가 인가되고,
    상기 선택된 메모리 게이트와 워드라인 및 비트라인을 공유하지 않는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0V가 인가되며,
    상기 소스라인에 소정의 양전압이 인가되는 것을 특징으로 하는 플래시 메모리 소자의 셀 어레이.
  11. 제7항 내지 제9항 중 어느 하나의 항에 있어서, 상기 셀 어레이를 이루는 다수의 메모리 게이트 중 삭제 동작을 위하여 어느 하나가 선택되면,
    선택된 메모리 게이트의 워드라인 및 소스라인에 각각 소정의 양전압이 인가되고 비트라인에 플로팅(floating) 상태가 인가되며,
    상기 선택된 메모리 게이트와 워드라인을 공유하는 비선택 메모리 게이트의 워드라인에 소정의 양전압이 인가되고 비트라인 및 소스라인에 각각 플로팅 상태가 인가되며,
    상기 선택된 메모리 게이트와 비트라인을 공유하는 비선택 메모리 게이트의 워드라인 및 소스라인에 각각 0V가 인가되고 비트라인에 플로팅 상태가 인가되며,
    상기 선택된 메모리 게이트와 워드라인 및 비트라인을 공유하지 않는 비선택 메모리 게이트의 워드라인 및 소스라인에 각각 0V가 인가되고 비트라인에 플로팅 상태가 인가되는 것을 특징으로 하는 플래시 메모리 소자의 셀 어레이.
  12. 제7항 내지 제9항 중 어느 하나의 항에 있어서, 상기 셀 어레이를 이루는 다수의 메모리 게이트 중 읽기 동작을 위하여 어느 하나가 선택되면,
    선택된 메모리 게이트의 워드라인 및 비트라인에 각각 소정의 양전압이 인가되고,
    상기 선택된 메모리 게이트와 워드라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 소정의 양전압 및 0V가 인가되고,
    상기 선택된 메모리 게이트와 비트라인을 공유하는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0V 및 소정의 양전압이 인가되고,
    상기 선택된 메모리 게이트와 워드라인 및 비트라인을 공유하지 않는 비선택 메모리 게이트의 워드라인 및 비트라인에 각각 0V가 인가되고,
    상기 소스라인에 0V가 인가되는 것을 특징으로 하는 플래시 메모리 소자의 셀 어레이.
  13. 제7항에 있어서,
    상기 셀 어레이 중 어느 하나의 단위셀을 선택하기 위하여 해당 워드라인에 선택적으로 전압을 공급하는 디코더;
    상기 소스라인에 공통 전압을 공급하는 구동회로;
    상기 셀 어레이 중 어느 하나의 단위셀을 선택하기 위하여 해당 비트라인을 순차적으로 선택하는 멀티플렉서; 및
    상기 멀티플렉서와 연결되고, 상기 선택된 비트라인의 데이터를 증폭하여 출력하는 독출기를 포함하는 플래시 메모리 소자의 셀 어레이.
  14. 제8항 또는 제9항에 있어서,
    상기 셀 어레이 중 어느 하나의 단위셀을 선택하기 위하여 해당 워드라인에 선택적으로 전압을 공급하는 제1 디코더;
    상기 셀 어레이 중 어느 하나의 단위셀을 선택하기 위하여 해당 소스라인에 선택적으로 전압을 공급하는 제2 디코더;
    상기 셀 어레이 중 어느 하나의 단위셀을 선택하기 위하여 해당 비트라인을 순차적으로 선택하는 멀티플렉서; 및
    상기 멀티플렉서와 연결되고, 상기 선택된 비트라인의 데이터를 증폭하여 출력하는 독출기를 포함하는 플래시 메모리 소자의 셀 어레이.
  15. 제9항에 있어서,
    상기 제어라인은 상기 트랜지스터의 게이트와 연결되고,
    상기 소스 영역은 상기 트랜지스터의 소스와 연결되고,
    상기 소스라인은 상기 트랜지스터의 드레인과 연결되며,
    상기 셀 어레이 중 어느 하나의 단위셀이 선택된 경우, 해당 비트라인 또는 해당 비트라인 그룹에 연결된 상기 트랜지스터는 상기 제어라인을 통하여 선택신호를 전달받는 것을 특징으로 하는 플래시 메모리 소자의 셀 어레이.
  16. 제15항에 있어서,
    상기 선택신호는 상기 트랜지스터를 동작시키기 위하여, 해당 비트라인 또는 해당 비트라인 그룹의 주소가 단일 신호로 디코딩된 신호인 것을 특징으로 하는 플래시 메모리 소자의 셀 어레이.
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