KR101469097B1 - 플래시 메모리 장치 및 상기 플래시 메모리 장치의 레이아웃 방법 - Google Patents

플래시 메모리 장치 및 상기 플래시 메모리 장치의 레이아웃 방법 Download PDF

Info

Publication number
KR101469097B1
KR101469097B1 KR1020080118807A KR20080118807A KR101469097B1 KR 101469097 B1 KR101469097 B1 KR 101469097B1 KR 1020080118807 A KR1020080118807 A KR 1020080118807A KR 20080118807 A KR20080118807 A KR 20080118807A KR 101469097 B1 KR101469097 B1 KR 101469097B1
Authority
KR
South Korea
Prior art keywords
page buffer
high voltage
buffer high
pattern
voltage transistor
Prior art date
Application number
KR1020080118807A
Other languages
English (en)
Other versions
KR20100060273A (ko
Inventor
곽판석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080118807A priority Critical patent/KR101469097B1/ko
Priority to US12/506,357 priority patent/US8040726B2/en
Publication of KR20100060273A publication Critical patent/KR20100060273A/ko
Application granted granted Critical
Publication of KR101469097B1 publication Critical patent/KR101469097B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays

Abstract

본 발명의 실시예에 따른 플래시 메모리 장치는, 복수개의 페이지 버퍼 고전압 트랜지스터들을 구비한다. 상기 페이지 버퍼 고전압 트랜지스터 각각은, 게이트 패턴; 소거 동작시 플로팅 되는 제1패턴; 및 소거 동작시 소거 전압이 인가되는 제2패턴을 구비한다. 제1페이지 버퍼 고전압 트랜지스터가 구비하는 제1패턴은, 상기 제1페이지 버퍼 고전압 트랜지스터의 제1방향으로 이웃하여 배치되는 제2페이지 버퍼 고전압 트랜지스터가 구비하는 제1패턴에, 이웃하여 평행하게 배치된다. 제2페이지 버퍼 고전압 트랜지스터가 구비하는 제2패턴은, 상기 제2페이지 버퍼 고전압 트랜지스터의 제1방향으로 이웃하여 배치되는 제3페이지 버퍼 고전압 트랜지스터가 구비하는 제2패턴에, 이웃하여 평행하게 배치된다.

Description

플래시 메모리 장치 및 상기 플래시 메모리 장치의 레이아웃 방법{Flash memory device and layout method of the flash memory device}
본 발명의 실시예는 플래시 메모리 장치와 레이아웃 방법에 관한 것으로써, 예를 들어, 페이지 버퍼 고전압 트랜지스터들 사이의 간격을 줄이는 플래시 메모리 장치와 레이아웃 방법에 관한 것이다.
전기적으로 소거 및 프로그램이 가능한 비휘발성 메모리 장치는 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 특징을 가지고 있으며, 대표적인 것으로 플래시 메모리가 있다.
본 발명의 실시예가 이루고자 하는 기술적 과제는 페이지 버퍼 고전압 트랜지스터들 사이의 간격을 줄이는 플래시 메모리 장치와 레이아웃 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 플래시 메모리 장치는, 복수개의 페이지 버퍼 고전압 트랜지스터들을 구비한다. 상기 페이지 버퍼 고전압 트랜지스터 각각은, 게이트 패턴; 소거 동작시 플로팅 되는 제1패턴; 및 소거 동작시 소거 전압이 인가되는 제2패턴을 구비한다. 제1페이지 버퍼 고전압 트랜지스터가 구비하는 제1패턴은, 상기 제1페이지 버퍼 고전압 트랜지스터의 제1방향으로 이웃하여 배치되는 제2페이지 버퍼 고전압 트랜지스터가 구비하는 제1패턴에, 이웃하여 평행하게 배치된다. 제2페이지 버퍼 고전압 트랜지스터가 구비하는 제2패턴은, 상기 제2페이지 버퍼 고전압 트랜지스터의 제1방향으로 이웃하여 배치되는 제3페이지 버퍼 고전압 트랜지스터가 구비하는 제2패턴에, 이웃하여 평행하게 배치된다.
상기 제1페이지 버퍼 고전압 트랜지스터가 구비하는 제1패턴은, 제2페이지 버퍼 고전압 트랜지스터가 구비하는 제1패턴과 3F 간격을 두고 배치된다. 상기 제2페이지 버퍼 고전압 트랜지스터가 구비하는 제2패턴은, 제3페이지 버퍼 고전압 트랜지스터가 구비하는 제2패턴과 3F 간격을 두고 배치된다.
상기 제1페이지 버퍼 고전압 트랜지스터는, 상기 제1페이지 버퍼 고전압 트랜지스터의 제2방향으로 이웃하여 배치되는 페이지 버퍼 고전압 트랜지스터와 8F 간격을 두고 배치된다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 플래시 메모리 장치의 레이아웃 방법은, 게이트 패턴, 소거 동작시 플로팅 되는 제1패턴, 및 소거 동작시 소거 전압이 인가되는 제2패턴을 구비하는 복수개의 페이지 버퍼 고전압 트랜지스터들을 형성하는 단계; 서로 평행하게 배치되는 복수개의 제2전압 라인들을 형성하는 단계; 및 서로 평행하게 배치되는 복수개의 제1전압 라인들을 형성하는 단계를 구비한다.
상기 제1전압 라인과 상기 제2전압 라인들은, 상기 복수개의 페이지 버퍼 고전압 트랜지스터들에 연결된다. 제1페이지 버퍼 고전압 트랜지스터가 구비하는 제1패턴은, 상기 제1페이지 버퍼 고전압 트랜지스터의 제1방향으로 이웃하여 배치되는 제2페이지 버퍼 고전압 트랜지스터가 구비하는 제1패턴에, 이웃하여 평행하게 배치된다. 제2페이지 버퍼 고전압 트랜지스터가 구비하는 제2패턴은, 상기 제2페이지 버퍼 고전압 트랜지스터의 제1방향으로 이웃하여 배치되는 제3페이지 버퍼 고전압 트랜지스터가 구비하는 제2패턴에, 이웃하여 평행하게 배치된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 플래시 메모리 장치의 레이아웃을 나타낸다.
도 1을 참조하면, 본 발명의 실시예에 따른 플래시 메모리 장치(100)는, 복수개의 페이지 버퍼 고전압 트랜지스터들(PBHTR1 ~ PBHTR14)을 구비한다.
페이지 버퍼 고전압 트랜지스터(예를 들어, PBHTR1)는, 게이트 패턴(G1), 제1패턴(P11)과 제2패턴(P12)을 구비한다. 제1패턴(P11)과 제2패턴(P12)은, 드레인과 소스 일 수 있고, 그 반대일 수도 있다. 소거 동작시 제1패턴(P11)은 플로팅 되고, 제2패턴(P12)에는 소거 전압(Verase)이 인가된다. 소거 전압(Verase)의 레벨은 약 20V 일 수 있으나, 20V의 전압 레벨은 단순한 예시에 불과하다.
제1 내지 제12페이지 버퍼 고전압 트랜지스터(PBHTR1 ~ PBHTR12)는 Y방향으로 순차적으로 이웃하여 배치된다. 제1페이지 버퍼 고전압 트랜지스터(PBHTR1)가 구비하는 제1패턴(P11)은, 제2페이지 버퍼 고전압 트랜지스터(PBHTR2)가 구비하는 제1패턴(P21)에, 이웃하여 평행하게 배치된다. 즉, 소거 동작시 플로팅 되는 제1패턴들(P11, P21)은 서로 이웃하여 배치된다. 제2페이지 버퍼 고전압 트랜지스터(PBHTR2)가 구비하는 제2패턴(P22)은, 제3페이지 버퍼 고전압 트랜지스터(PBHTR3)가 구비하는 제2패턴(P32)에, 이웃하여 평행하게 배치된다. 즉, 소거 동작시 소거 전압(Verase) 전압이 인가되는 제2패턴들(P22, P32)은 서로 이웃하여 배치된다. 이처럼, 본 발명의 실시예에 따른 플래시 메모리 장치(100)에서는, 동일한 바이어스가 인가되는 패턴들끼리 서로 이웃하여 배치된다.
도 2는 본 발명의 실시예와 비교할 목적으로 제공되는 비교예에 따른 플래시 메모리 장치의 레이아웃을 나타낸다.
도 2를 참조하면, 소거 동작시, Y방향으로 이웃하는 패턴들(예를 들어, CP12, CP21)에는 서로 다른 바이어스가 인가된다. 소거 동작시, 패턴(CP12)는 플로팅 되고 패턴(CP21)에는 소거 전압이 인가될 수 있다. 그에 따라, Y방향으로 이웃하는 패턴들(예를 들어, CP12, CP21) 사이의 간격은 16F가 되어야 한다. 이때, 16F의 F는 최소 배선 폭 또는 최소 피쳐 크기(Minimum Feature Size)를 나타내므로, 16F는 최소 배선 폭 또는 최소 피쳐 크기의 16배를 나타낸다. 이하, 동일하다.
반면에, 도 1에 도시된 본 발명의 실시예에 따른 플래시 메모리 장치(100)에서는, 동일한 바이어스가 인가되는 패턴들끼리 이웃하여 배치되기 때문에, Y방향으로 이웃하는 패턴들 사이의 간격을 줄일 수 있다. 도 1을 참조하면, 제1페이지 버퍼 트랜지스터(PBHTR1)가 구비하는 제1패턴(P11)은, 제2페이지 버퍼 고전압 트랜지스터(PBHTR2)가 구비하는 제1패턴(P21)과 3F 간격을 두고 배치될 수 있다(도 2에서 Y방향으로 이웃하는 패턴들 사이의 간격이 16F인 것과 비교해보라). 또한, 제2페이지 버퍼 고전압 트랜지스터(PBHTR2)가 구비하는 제2패턴(P22)은, 제3페이지 버퍼 고전압 트랜지스터(미도시)가 구비하는 제2패턴(미도시)과 3F 간격을 두고 배치될 수 있다. 물론, 도 1에 도시된 3F라는 수치는 단순한 예시일 뿐이고, 도 2에 도시된 16F보다 작은 범위에서 다양하게 변경될 수 있다.
다시 도 1을 참조하면, 본 발명의 실시예에 따른 플래시 메모리 장치(100)는, 복수개의 제1전압 라인(A1 ~ A16)들과 복수개의 제2전압 라인(B1 ~ B16)을 더 구비할 수 있다.
제1전압 라인(A1 ~ A16)과 제2전압 라인(B1 ~ B16)은 서로 다른 레이어 상에 형성될 수 있다. 예를 들어, 제1전압 라인(A1 ~ A16)은 메탈-1 레이어에 배치될 수 있고, 제2전압 라인(B1 ~ B16)은 메탈-0 레이어에 배치될 수 있다.
제1전압 라인(A1 ~ A16)과 제2전압 라인(B1 ~ B16)은 페이지 버퍼 고전압 트랜지스터들(PBHTR1 ~ PBHTR14)의 제1패턴(P11 ~ P141) 또는 제2패턴(P12 ~ P142)에 연결되어, 소거 전압(Verase) 등의 다양한 전압을 공급할 수 있다. 또는 제1패 턴(P11 ~ P141) 또는 제2패턴(P12 ~ P142)을 플로팅 시킬 수도 있다. 예를 들어, 제1전압 라인(A1 ~ A16)은 제1패턴(P11 ~ P141)으로 소거 전압(Verase)을 공급할 수 있고, 제2전압 라인(B1 ~ B16)은 제2패턴(P12 ~ P142)을 플로팅 시킬 수 있다(다만, 이는 단순한 예시일 뿐이라는 점을 주의하라).
첫 번째 제1전압 라인(A1)과 첫 번째 제2전압 라인(B1)은, 제1페이지 버퍼 고전압 트랜지스터(PBHTR1)의 제1패턴(P11)과 제2패턴(P12)에 각각 연결될 수 있다. 첫 번째 제1전압 라인(A1)은 제1패턴(P11)으로 소거 전압(Verase)을 공급하고, 첫 번째 제2전압 라인(B1)은 제2패턴(P12)을 플로팅 시킬 수 있다.
또한, 두 번째 제1전압 라인(A2)과 두 번째 제2전압 라인(B2)은, 제2페이지 버퍼 고전압 트랜지스터(PBHTR2)의 제1패턴(P21)과 제2패턴(P22)에 각각 연결될 수 있다.
도 1에는 두 번째 제1전압 라인(A2)과 두 번째 제2전압 라인(B2)이 오버랩 되는 것으로 도시되었다(도 1은 서로 다른 레이어에 위치하는 A2와 B2를 위에서 바라본 도면이라는 점을 주목하라). 한편, 두 번째 제1전압 라인(A2)과 두 번째 제2전압 라인(B2)은 오버랩되지 않도록 배치될 수도 있다. 예를 들어, 두 번째 제2전압 라인(B2)을 일직선으로 형성시키지 않음으로써, 두 번째 제1전압 라인(A2)과 오버랩되지 않도록 할 수 있을 것이다(물론, B2뿐만 아니라 다른 전압 라인들에 대해서도 적용할 수 있다).
제1전압 라인(A1 ~ A16)과 제2전압 라인(B1 ~ B16)은 제1패턴(P11 ~ P141)과 제2패턴(P12 ~ P142)에 컨택(예를 들어, CON11, CON12)을 통하여 연결될 수 있다.
X방향으로 이웃하여 배치되는 페이지 버퍼 고전압 트랜지스터들은 8F 간격을 두고 배치될 수 있다. 예를 들어, 제1페이지 버퍼 고전압 트랜지스터(PBHTR1)는, X방향으로 이웃하여 배치되는 제13페이지 버퍼 고전압 트랜지스터(PBHTR13)와 8F 간격을 두고 배치될 수 있다(PBHTR2와 PBHTR14도 마찬가지이다). 반면에, 도 2에서는 X방향으로 이웃하여 배치되는 페이지 버퍼 고전압 트랜지스터들(예를 들어, 도 2의 CPBHTR1과 CPBHTR17)은 16F 간격을 두고 배치된다.
이처럼, (도 3과 비교할 때) 도 1에서는 X방향으로 이웃하여 배치되는 페이지 버퍼 고전압 트랜지스터들의 간격이 짧기 때문에, (도 3과 비교할 때) 도 1에서는 Y 방향으로 배치되는 페이지 버퍼 고전압 트랜지스터들(PBHTR1 ~ PBHTR12)의 개수를 줄일 수 있다(도 3은 16개 ; 도 1은 12개). 도 3을 참조하면, Y 방향으로 배치되는 페이지 버퍼 고전압 트랜지스터들(CPBHTR1 ~ CPBHTR16)의 개수는 16개이다. 반면에, 도 1을 참조하면, Y 방향으로 배치되는 페이지 버퍼 고전압 트랜지스터들(PBHTR1 ~ PBHTR12)의 개수는 12개이다.
이 경우, (제1페이지 버퍼 고전압 트랜지스터(PBHTR1)에 이웃하는) 제13페이지 버퍼 고전압 트랜지스터(PBHTR1)의 제1패턴(P131)과 제2패턴(132)은, 열세 번째 제1전압 라인(A13)과 열세 번째 제2전압 라인(B13)에 연결될 수 있다. 반면에, 도 2에서는 (제1페이지 버퍼 고전압 트랜지스터(CPBHTR1)에 이웃하는) 제17페이지 버퍼 고전압 트랜지스터(CPBHTR17)의 제1패턴(CP171)과 제2패턴(CP172)은, 열일곱 번째 제1전압 라인(A17)과 열일곱 번째 제2전압 라인(B17)에, 연결될 수 있다.
도 3은 도 1의 회로도이다.
도 1과 도 3을 참조하면, 페이지 버퍼 고전압 트랜지스터들(예를 들어, PBHTR1 ~ PBHTR12)은 직렬로 연결될 수 있다. 직렬 연결의 끝에 위치하는 페이지 버퍼 고전압 트랜지스터(예를 들어, PBHTR1)는 비트 라인(BL1)에 연결될 수 있다. 직렬 연결의 다른 끝에 위치하는 페이지 버퍼 고전압 트랜지스터(미도시)는 페이지 버퍼 저전압 트랜지스터들(예를 들어, PBLTR)에 연결될 수 있다.
페이지 버퍼 고전압 트랜지스터들(PBHTR1 ~ PBHTR12)은 비트 라인 선택 신호(BLSLT1 ~ BLSLT2, …)의 제어를 받을 수 있고, 페이지 버퍼 저전압 트랜지스터들(예를 들어, PBLTR)은 제어 신호(BLSHF)의 제어를 받을 수 있다. 페이지 버퍼 저전압 트랜지스터들(예를 들어, PBLTR)은 페이지 버퍼(PB1 ~ PB16)에 연결될 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 카드의 블록도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 메모리 카드(1000)는 본 발명의 실시예에 따른 플래시 메모리 장치(1010)를 장착할 수 있다. 본 발명의 실시예에 따른 메모리 카드(1000)는 호스트(Host)와 플래시 메모리 장치(1010) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1020)를 구비할 수 있다.
SRAM(1021)은 프로세싱 유닛(1022)의 동작 메모리로써 사용된다. 호스트 인터페이스(1023)는 메모리 카드(1000)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1024)은 플래시 메모리 장치(1010)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1025)는 플래시 메모리 장치(1010)와 인터페이싱 한다. 프로세싱 유닛(1022)은 메모리 컨트롤러(1020) 의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명의 실시예에 따른 메모리 카드(1000)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨)을 더 구비할 수도 있다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드는, 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에 제공될 수 있다.
도 5는 본 발명의 실시예에 따른 정보 처리 시스템을 간략히 보여주는 블록도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 정보 처리 시스템(1100)은, 본 발명의 실시예에 따른 플래시 메모리 장치(1111)를 구비할 수 있다. 플래시 메모리 장치(1111)는 플래시 메모리 시스템(1110)의 일부일 수 있다. 본 발명의 실시예에 따른 정보 처리 시스템(1100)은 플래시 메모리 시스템(1110)과 각각 시스템 버스(1160)에 전기적으로 연결된 모뎀(1120), 중앙처리장치(1130), 램(1140), 유저 인터페이스(1150)를 포함한다. 플래시 메모리 시스템(1110)에는 중앙처리장치(1130)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 플래시 메모리 시스템(1110)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(300)은 대용량의 데이터를 플래시 메모리 시스템(1110)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1110)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1100)에 제공할 것이다. 도시되지 않았지만, 본 발명의 실시예에 따른 정보 처리 시스템(1100)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 모바일 디램(DRAM), 또는 입출력 장치 등이 더 제공될 수 있다.
또한, 본 발명의 실시예에 따른 플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 플래시 메모리 장치일 수 있다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다.
또한, 본 발명의 실시예에 따른 플래시 메모리 장치는 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
본 발명의 실시예에 따른 플래시 반도체 장치의 레이아웃 방법을 도 1을 참조하여 설명한다.
복수개의 페이지 버퍼 고전압 트랜지스터들(PBHTR1 ~ PBHTR14)을 형성한다. 페이지 버퍼 고전압 트랜지스터들(PBHTR1 ~ PBHTR14)은, 게이트 패턴(G1 ~ G14), 소거 동작시 플로팅 되는 제1패턴(P11 ~ P141), 및 소거 동작시 소거 전압이 인가되는 제2패턴(P12 ~ P142)을 구비한다.
다음으로, 서로 평행하게 배치되는 복수개의 제2전압 라인들(B1 ~ B16)을 형성하고, 서로 평행하게 배치되는 복수개의 제1전압 라인들(A1 ~ A16)을 형성한다.
제1전압 라인들(A1 ~ A16)과 제2전압 라인들(B1 ~ B16)은, 복수개의 페이지 버퍼 고전압 트랜지스터들(PBHTR1 ~ PBHTR14)에 컨택(예를 들어, CON11, CON12)을 통하여 연결될 수 있다.
제1페이지 버퍼 고전압 트랜지스터(PBHTR1)가 구비하는 제1패턴(P11)은, 제2페이지 버퍼 고전압 트랜지스터(PBHTR2)가 구비하는 제1패턴(P21)에, 이웃하여 평행하게 배치된다. 제2페이지 버퍼 고전압 트랜지스터(PBHTR2)가 구비하는 제2패턴(P22)은, 제3페이지 버퍼 고전압 트랜지스터(PBHTR3)가 구비하는 제2패턴(P32)에, 이웃하여 평행하게 배치된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해 져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 플래시 메모리 장치의 레이아웃을 나타낸다.
도 2는 본 발명의 실시예와 비교할 목적으로 제공되는 비교예에 따른 플래시 메모리 장치의 레이아웃을 나타낸다.
도 3은 도 1의 회로도이다.
도 4는 본 발명의 실시예에 따른 메모리 카드의 블록도이다.
도 5는 본 발명의 실시예에 따른 정보 처리 시스템을 간략히 보여주는 블록도이다.

Claims (10)

  1. 복수개의 페이지 버퍼 고전압 트랜지스터들을 구비하고,
    상기 페이지 버퍼 고전압 트랜지스터 각각은,
    게이트 패턴;
    소거 동작시 플로팅 되는 제1패턴; 및
    소거 동작시 소거 전압이 인가되는 제2패턴을 구비하고,
    제1페이지 버퍼 고전압 트랜지스터가 구비하는 제1패턴은, 상기 제1페이지 버퍼 고전압 트랜지스터의 제1방향으로 이웃하여 배치되는 제2페이지 버퍼 고전압 트랜지스터가 구비하는 제1패턴에, 이웃하여 평행하게 배치되고,
    제2페이지 버퍼 고전압 트랜지스터가 구비하는 제2패턴은, 상기 제2페이지 버퍼 고전압 트랜지스터의 제1방향으로 이웃하여 배치되는 제3페이지 버퍼 고전압 트랜지스터가 구비하는 제2패턴에, 이웃하여 평행하게 배치되는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제1항에 있어서,
    상기 제1페이지 버퍼 고전압 트랜지스터가 구비하는 제1패턴은, 제2페이지 버퍼 고전압 트랜지스터가 구비하는 제1패턴과, 최소 배선 폭 또는 최소 피쳐 크기(Minimum Feature Size)의 3배의 간격을 두고 배치되고,
    상기 제2페이지 버퍼 고전압 트랜지스터가 구비하는 제2패턴은, 제3페이지 버퍼 고전압 트랜지스터가 구비하는 제2패턴과, 최소 배선 폭 또는 최소 피쳐 크기의 3배의 간격을 두고 배치되는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제1항에 있어서, 상기 제1페이지 버퍼 고전압 트랜지스터는,
    상기 제1페이지 버퍼 고전압 트랜지스터의 제2방향으로 이웃하여 배치되는 페이지 버퍼 고전압 트랜지스터와, 최소 배선 폭 또는 최소 피쳐 크기의 8배의 간격을 두고 배치되는 것을 특징으로 하는 플래시 메모리 장치.
  4. 제1항에 있어서, 상기 플래시 메모리 장치는,
    서로 평행하게 배치되는, 복수개의 제1전압 라인들; 및
    서로 평행하게 배치되는, 복수개의 제2전압 라인들을 더 구비하고,
    상기 페이지 버퍼 고전압 트랜지스터의 제1패턴 또는 제2패턴은,
    상기 제1전압 라인 또는 상기 제2전압 라인에 연결되는 것을 특징으로 하는 플래시 메모리 장치.
  5. 제4항에 있어서,
    상기 제1페이지 버퍼 고전압 트랜지스터의 제1패턴과 제2패턴은, 가장자리에 배치되는 첫 번째 제1전압 라인과 첫 번째 제2전압 라인에 연결되고,
    상기 제2페이지 버퍼 고전압 트랜지스터의 제1패턴과 제2패턴은, 상기 첫 번째 제1전압 라인에 이웃하여 배치되는 두 번째 제1전압 라인과 상기 첫 번째 제2전압 라인에 이웃하여 배치되는 두 번째 제2전압 라인에 연결되는 것을 특징으로 하 는 플래시 메모리 장치.
  6. 제5항에 있어서, 상기 제1페이지 버퍼 고전압 트랜지스터의 제2방향으로 이웃하여 배치되는 페이지 버퍼 고전압 트랜지스터가 구비하는 제1패턴과 제2패턴은,
    상기 가장자리로부터 13번째에 배치되는 열세 번째 제1전압 라인과 열세 번째 제2전압 라인에 연결되는 것을 특징으로 하는 플래시 메모리 장치.
  7. 게이트 패턴, 소거 동작시 플로팅 되는 제1패턴, 및 소거 동작시 소거 전압이 인가되는 제2패턴을 구비하는 복수개의 페이지 버퍼 고전압 트랜지스터들을 형성하는 단계;
    서로 평행하게 배치되는 복수개의 제2전압 라인들을 형성하는 단계; 및
    서로 평행하게 배치되는 복수개의 제1전압 라인들을 형성하는 단계를 구비하고,
    상기 제1전압 라인과 상기 제2전압 라인들은, 상기 복수개의 페이지 버퍼 고전압 트랜지스터들에 연결되고,
    제1페이지 버퍼 고전압 트랜지스터가 구비하는 제1패턴은, 상기 제1페이지 버퍼 고전압 트랜지스터의 제1방향으로 이웃하여 배치되는 제2페이지 버퍼 고전압 트랜지스터가 구비하는 제1패턴에, 이웃하여 평행하게 배치되고,
    제2페이지 버퍼 고전압 트랜지스터가 구비하는 제2패턴은, 상기 제2페이지 버퍼 고전압 트랜지스터의 제1방향으로 이웃하여 배치되는 제3페이지 버퍼 고전압 트랜지스터가 구비하는 제2패턴에, 이웃하여 평행하게 배치되는 것을 특징으로 하는 플래시 메모리 장치의 레이아웃 방법.
  8. 제7항에 있어서,
    상기 제1페이지 버퍼 고전압 트랜지스터가 구비하는 제1패턴은, 제2페이지 버퍼 고전압 트랜지스터가 구비하는 제1패턴과, 최소 배선 폭 또는 최소 피쳐 크기의 3배의 간격을 두고 배치되고,
    상기 제2페이지 버퍼 고전압 트랜지스터가 구비하는 제2패턴은, 제3페이지 버퍼 고전압 트랜지스터가 구비하는 제2패턴과, 최소 배선 폭 또는 최소 피쳐 크기의 3배의 간격을 두고 배치되는 것을 특징으로 하는 플래시 메모리 장치의 레이아웃 방법.
  9. 제7항에 있어서, 상기 제1페이지 버퍼 고전압 트랜지스터는,
    상기 제1페이지 버퍼 고전압 트랜지스터의 제2방향으로 이웃하여 배치되는 페이지 버퍼 고전압 트랜지스터와, 최소 배선 폭 또는 최소 피쳐 크기의 8배의 간격을 두고 배치되는 것을 특징으로 하는 플래시 메모리 장치의 레이아웃 방법.
  10. 제9항에 있어서,
    상기 제1페이지 버퍼 고전압 트랜지스터의 제1패턴과 제2패턴은, 가장자리에 배치되는 첫 번째 제1전압 라인과 첫 번째 제2전압 라인에 연결되고,
    상기 제2페이지 버퍼 고전압 트랜지스터의 제1패턴과 제2패턴은, 상기 첫 번째 제1전압 라인에 이웃하여 배치되는 두 번째 제1전압 라인과 상기 첫 번째 제2전압 라인에 이웃하여 배치되는 두 번째 제2전압 라인에 연결되고,
    상기 제1페이지 버퍼 고전압 트랜지스터의 제2방향으로 이웃하여 배치되는 페이지 버퍼 고전압 트랜지스터가 구비하는 제1패턴과 제2패턴은, 상기 가장자리로부터 13번째에 배치되는 열세 번째 제1전압 라인과 열세 번째 제2전압 라인에 연결되는 것을 특징으로 하는 플래시 메모리 장치의 레이아웃 방법.
KR1020080118807A 2008-11-27 2008-11-27 플래시 메모리 장치 및 상기 플래시 메모리 장치의 레이아웃 방법 KR101469097B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080118807A KR101469097B1 (ko) 2008-11-27 2008-11-27 플래시 메모리 장치 및 상기 플래시 메모리 장치의 레이아웃 방법
US12/506,357 US8040726B2 (en) 2008-11-27 2009-07-21 Flash memory device and layout method of the flash memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080118807A KR101469097B1 (ko) 2008-11-27 2008-11-27 플래시 메모리 장치 및 상기 플래시 메모리 장치의 레이아웃 방법

Publications (2)

Publication Number Publication Date
KR20100060273A KR20100060273A (ko) 2010-06-07
KR101469097B1 true KR101469097B1 (ko) 2014-12-04

Family

ID=42196113

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080118807A KR101469097B1 (ko) 2008-11-27 2008-11-27 플래시 메모리 장치 및 상기 플래시 메모리 장치의 레이아웃 방법

Country Status (2)

Country Link
US (1) US8040726B2 (ko)
KR (1) KR101469097B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437088B2 (en) 2020-09-16 2022-09-06 Samsung Electronics Co., Ltd. Memory device including row decoders

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130058536A (ko) * 2011-11-25 2013-06-04 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR102291518B1 (ko) 2015-03-20 2021-08-20 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치
KR102219290B1 (ko) 2017-03-22 2021-02-23 삼성전자 주식회사 비휘발성 메모리 장치
KR102509640B1 (ko) 2018-06-15 2023-03-16 삼성전자주식회사 페이지 버퍼 및 이를 포함하는 메모리 장치
US11004484B2 (en) 2018-06-15 2021-05-11 Samsung Electronics Co., Ltd. Page buffer and memory device including the same
KR20210115770A (ko) * 2020-03-16 2021-09-27 에스케이하이닉스 주식회사 반도체 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6914813B2 (en) * 1996-02-23 2005-07-05 Micron Technology Inc. Segmented non-volatile memory array with multiple sources having improved source line decode circuitry
KR100562508B1 (ko) * 2003-12-01 2006-03-21 삼성전자주식회사 비트 라인의 고전압이 누설되는 것을 막아주는 불휘발성반도체 메모리 장치
KR100694972B1 (ko) * 2006-03-27 2007-03-14 주식회사 하이닉스반도체 센싱 노드용 프리차지 전압을 선택적으로 변경하는 기능을가지는 플래시 메모리 장치 및 그 독출 동작 방법
KR100706248B1 (ko) * 2005-06-03 2007-04-11 삼성전자주식회사 소거 동작시 비트라인 전압을 방전하는 페이지 버퍼를구비한 낸드 플래시 메모리 장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100910042B1 (ko) * 2006-09-20 2009-07-30 삼성전자주식회사 이중 패터닝 기술을 이용한 플래시 메모리 소자 및 그 제조방법
KR101271174B1 (ko) * 2007-08-03 2013-06-04 삼성전자주식회사 비트라인 레이아웃의 구조를 개선한 플래시 메모리 장치 및그 레이아웃 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6914813B2 (en) * 1996-02-23 2005-07-05 Micron Technology Inc. Segmented non-volatile memory array with multiple sources having improved source line decode circuitry
KR100562508B1 (ko) * 2003-12-01 2006-03-21 삼성전자주식회사 비트 라인의 고전압이 누설되는 것을 막아주는 불휘발성반도체 메모리 장치
KR100706248B1 (ko) * 2005-06-03 2007-04-11 삼성전자주식회사 소거 동작시 비트라인 전압을 방전하는 페이지 버퍼를구비한 낸드 플래시 메모리 장치
KR100694972B1 (ko) * 2006-03-27 2007-03-14 주식회사 하이닉스반도체 센싱 노드용 프리차지 전압을 선택적으로 변경하는 기능을가지는 플래시 메모리 장치 및 그 독출 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437088B2 (en) 2020-09-16 2022-09-06 Samsung Electronics Co., Ltd. Memory device including row decoders

Also Published As

Publication number Publication date
US20100128530A1 (en) 2010-05-27
US8040726B2 (en) 2011-10-18
KR20100060273A (ko) 2010-06-07

Similar Documents

Publication Publication Date Title
KR101469097B1 (ko) 플래시 메모리 장치 및 상기 플래시 메모리 장치의 레이아웃 방법
US8134873B2 (en) Flash memory device and programming/erasing method of the same
US8929145B2 (en) Nonvolatile memory device, programming method thereof and memory system including the same
US8335109B2 (en) Nonvolatile memory device and method for operating the same
US9659662B2 (en) Nonvolatile memory device and method of erasing nonvolatile memory device
US10332594B2 (en) Semiconductor memory device with in memory logic operations
US9633731B2 (en) Semiconductor memory device including three-dimensional array structure
KR101481575B1 (ko) 비휘발성 메모리 장치 및 구동 방법
KR102088814B1 (ko) 불휘발성 메모리 장치
CN106373609B (zh) 包括半导体存储装置的存储系统及其操作方法
KR20180053063A (ko) 반도체 메모리 장치
US10163512B2 (en) Semiconductor device capable of effectively eliminating hot holes in a channel and operating method thereof
KR20160029506A (ko) 삼차원 메모리 셀 어레이를 포함하는 반도체 메모리 장치 및 그것의 동작 방법
CN105097018B (zh) 半导体存储器件及其读取方法
US20170236588A1 (en) Memory chip and operating method thereof
KR20140071792A (ko) 3차원 구조의 메모리 셀 어레이를 포함하는 불휘발성 메모리
KR20150049908A (ko) 반도체 메모리 장치 및 그것의 소거 방법
KR20160006343A (ko) 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
US8054688B2 (en) Non-volatile memory device and erase method
KR20160059747A (ko) 반도체 메모리 장치 그것의 동작 방법
KR20170036548A (ko) 3차원 어레이 구조를 갖는 반도체 메모리 장치
US20140043896A1 (en) Method of preventing program-disturbances for a non-volatile semiconductor memory device
US8189359B2 (en) Nonvolatile memory device having different types of metal lines
US9384803B2 (en) Storage device and latch management method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181031

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20191031

Year of fee payment: 6