KR20140071792A - 3차원 구조의 메모리 셀 어레이를 포함하는 불휘발성 메모리 - Google Patents

3차원 구조의 메모리 셀 어레이를 포함하는 불휘발성 메모리 Download PDF

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Abstract

본 발명은 불휘발성 메모리에 관한 것이다. 본 발명의 불휘발성 메모리는, 기판 위에서 교대로 적층되는 채널층들 및 절연층들, 채널층들 및 절연층들의 위로부터 각 채널층의 채널막들의 사이의 영역을 통해 기판과 수직한 방향으로 기판과 인접한 부분까지 연장되는 도전 물질들, 채널층들의 채널막들과 도전 물질들의 사이에 제공되는 정보 저장막들, 그리고 채널층들에 각각 연결되는 비트 라인들로 구성된다. 도전 물질들은 복수의 그룹들을 형성한다. 복수의 그룹들 사이의 거리는 각 그룹 내의 도전 물질들 사이의 거리보다 크다.

Description

3차원 구조의 메모리 셀 어레이를 포함하는 불휘발성 메모리{NONVOLATILE MEMORY INCLUDING MEMORY CELL ARRAY HAVING 3-DIMENSIONAL STRUCTURE}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 3차원 구조의 메모리 셀 어레이를 포함하는 불휘발성 메모리에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다.
본 발명의 목적은 향상된 동작 속도를 갖는 불휘발성 메모리를 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리는, 기판 위에서 상기 기판과 수직한 방향으로 교대로 적층되는 복수의 채널층들 및 절연층들; 상기 복수의 채널층들 각각은 상기 기판과 평행한 평면 상에서 제 1 방향을 따라 신장되는 복수의 채널막들을 포함하고; 상기 복수의 채널층들 및 절연층들의 위로부터 각 채널층의 채널막들의 사이의 영역을 통해 상기 기판과 수직한 방향으로 상기 기판과 인접한 부분까지 연장되는 복수의 도전 물질들; 상기 복수의 채널층들의 채널막들과 상기 복수의 도전 물질들의 사이에 제공되는 복수의 정보 저장막들; 그리고 상기 복수의 채널층들에 각각 연결되는 복수의 비트 라인들을 포함하고, 상기 복수의 도전 물질들, 상기 복수의 정보 저장막들, 그리고 상기 복수의 채널층들의 복수의 채널막들은 3차원 구조의 메모리 셀 어레이를 형성하고, 상기 복수의 도전 물질들은 복수의 그룹들을 형성하고, 상기 복수의 그룹들 사이의 거리는 각 그룹 내의 도전 물질들 사이의 거리보다 크다.
실시 예로서, 상기 복수의 도전 물질들은 워드 라인들로 동작한다.
실시 예로서, 상기 복수의 그룹들은 각각 독립적으로 소거된다.
실시 예로서, 소거 시에, 상기 복수의 그룹들 중 소거되는 그룹의 도전 물질들에 저전압이 공급되고, 소거되지 않는 그룹의 도전 물질들은 플로팅된다.
실시 예로서, 소거 시에, 상기 복수의 그룹들 중 소거되는 그룹의 도전 물질들에 저전압이 공급되고, 소거되지 않는 그룹의 도전 물질들에 상기 저전압보다 높고 상기 복수의 채널막들에 공급되는 전압보다 낮은 전압이 공급된다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리는, 기판 위에서 상기 기판과 수직한 방향으로 교대로 적층되는 복수의 채널층들 및 절연층들; 상기 복수의 채널층들 각각은 상기 기판과 평행한 평면 상에서 제 1 방향을 따라 신장되는 복수의 채널막들을 포함하고; 상기 복수의 채널층들 및 절연층들의 위로부터 각 채널층의 채널막들의 사이로 상기 기판과 수직한 방향으로 연장되어 상기 기판과 접촉하는 복수의 도전 물질들; 상기 복수의 채널층들의 채널막들과 상기 복수의 도전 물질들의 사이에 제공되는 복수의 정보 저장막들; 그리고 상기 복수의 채널층들에 각각 연결되는 복수의 비트 라인들을 포함하고, 상기 복수의 도전 물질들, 상기 복수의 정보 저장막들, 그리고 상기 복수의 채널층들의 복수의 채널막들은 3차원 구조의 메모리 셀 어레이를 형성하고, 상기 복수의 도전 물질들은 둘 이상의 도전 물질들을 포함하는 제 1 그룹, 둘 이상의 다른 도전 물질들을 포함하는 제 2 그룹, 그리고 상기 제 1 그룹 및 제 2 그룹 사이의 적어도 하나의 또 다른 도전 물질을 포함하는 제 3 그룹을 형성하고, 상기 제 1 그룹 및 상기 제 2 그룹은 독립적으로 소거된다.
실시 예로서, 상기 제 1 및 제 2 그룹들의 도전 물질들은 워드 라인들을 형성하고, 상기 제 3 그룹의 도전 물질은 더미 워드 라인을 형성한다.
실시 예로서, 소거 시에, 상기 제 1 그룹의 도전 물질들에 저전압이 공급되고, 상기 제 2 및 제 3 그룹들의 도전 물질들은 플로팅된다.
실시 예로서, 소거 시에, 상기 제 1 그룹의 도전 물질들에 저전압이 공급되고, 상기 제 3 그룹의 도전 물질들은 플로팅되고, 그리고 상기 제 2 그룹의 도전 물질에 상기 저전압보다 높고 상기 복수의 채널막들에 공급되는 전압보다 낮은 전압이 공급된다.
본 발명에 따르면, 하나의 메모리 블록이 둘 이상의 서브 블록들로 분할된다. 따라서, 머지 또는 가비지 컬렉션 시에 요구되는 시간이 감소하고, 향상된 동작 속도를 갖는 불휘발성 메모리가 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 본 발명의 제 1 실시 예에 따른 메모리 블록을 보여주는 평면도이다.
도 4는 본 발명의 제 1 실시 예에 따른 메모리 블록을 보여주는 사시도이다.
도 5는 본 발명의 제 1 실시 예에 따른 메모리 블록의 제 1 방향에 따른 측면도이다.
도 6은 도 3의 VI-VI' 선에 따른 단면도이다.
도 7은 도 6의 트랜지스터 구조를 보여주는 확대도이다.
도 8은 도 3 내지 도 7을 참조하여 설명된 메모리 블록의 등가 회로를 보여준다.
도 9는 도 3 내지 도 8을 참조하여 설명된 메모리 블록에서 소거가 수행되는 과정을 보여주는 타이밍도이다.
도 10은 본 발명의 제 2 실시 예에 따른 메모리 블록을 보여주는 평면도이다.
도 11은 본 발명의 제 2 실시 예에 따른 메모리 블록을 보여주는 사시도이다.
도 12는 본 발명의 제 2 실시 예에 따른 메모리 블록의 제 1 방향에 따른 측면도이다.
도 13은 도 10 내지 도 12를 참조하여 설명된 메모리 블록의 등가 회로를 보여준다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 15는 도 14의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 데이터 입출력 회로(140), 그리고 제어 로직(150)을 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WL) 및 선택 라인들(SL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 셀 트랜지스터들을 포함한다. 예를 들면, 메모리 셀 어레이(100)는 기판과 교차하는 방향을 따라 적층된 복수의 메모리 셀트랜지스터들을 포함한다. 예시적으로, 메모리 셀 어레이(110)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀 트랜지스터들로 구성된다.
어드레스 디코더(120)는 워드 라인들(WL) 및 선택 라인들(SL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 워드 라인들(WL) 중 디코딩된 행 어드레스에 대응하는 워드 라인을 선택한다. 어드레스 디코더(120)는 선택 라인들(SL) 중 디코딩된 행 어드레스에 대응하는 선택 라인을 선택한다.
예시적으로, 어드레스 디코더(120)가 더미 워드 라인들(DWL, 미도시)을 통해 메모리 셀 어레이(110)에 추가적으로 연결될 때, 어드레스 디코더(120)는 더미 워드 라인들(DWL, 미도시) 중 디코딩된 행 어드레스에 대응하는 더미 워드 라인을 더 선택할 수 있다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(DCA)를 읽기 및 쓰기 회로(130)에 전달한다.
예시적으로, 어드레스 디코더(120)는 행 어드레스를 디코딩하는 행 디코더, 열 어드레스를 디코딩하는 열 디코더, 수신된 어드레스(ADDR)를 저장하는 어드레스 버퍼를 포함할 수 있다.
읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력 회로(140)에 연결된다. 읽기 및 쓰기 회로(130)는 제어 로직(150)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스를 수신한다. 디코딩된 열 어드레스를 이용하여, 읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 선택한다.
예시적으로, 읽기 및 쓰기 회로(130)는 데이터 입출력 회로(140)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(140)에 전달한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입한다. 예를 들면, 읽기 및 쓰기 회로(230)는 카피-백(copy-back) 동작을 수행한다.
예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로 등과 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로 등과 같은 구성 요소들을 포함할 수 있다.
데이터 입출력 회로(140)는 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 데이터 입출력 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다. 데이터 입출력 회로(140)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(140)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(130)에 전달하도록 구성된다. 데이터 입출력 회로(140)는 읽기 및 쓰기 회로로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예시적으로, 데이터 입출력 회로(140)는 데이터 버퍼와 같은 구성 요소를 포함할 수 있다.
제어 로직(150)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 그리고 데이터 입출력 회로(140)에 연결된다. 제어 로직(150)은 불휘발성 메모리(1100)의 제반 동작을 제어하도록 구성된다. 제어 로직(150)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.
제어 로직(150)은 전압 생성기(151)를 포함한다. 예를 들면, 전압 생성기(151)는 고전압을 생성하도록 구성될 것이다. 예시적으로, 전압 생성기(151)에 의해 생성된 전압은 어드레스 디코더(120)를 통해 워드 라인들(WL)에 전달될 수 있다. 어드레스 디코더(120) 및 메모리 셀 어레이(110) 사이에 더미 워드 라인들(DWL, 미도시)이 추가적으로 제공될 때, 전압 생성기(151)에 의해 생성된 전압은 더미 워드 라인들(DWL, 미도시)에 더 전달될 수 있다. 전압 생성기(151)에 의해 생성된 전압은 메모리 셀 어레이(110)에 전달될 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있다. 복수의 낸드 스트링들(NS)은 제 1 방향을 따라 서로 이격되어 제공되고, 제 3 방향을 따라 적층될 수 있다.
각 낸드 스트링(NS)은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 메모리 블록들(BLK1~BLKz)은 도 3을 참조하여 더 상세하게 설명된다.
예시적으로, 메모리 블록들(BLK1~BLKz)은 도 1에 도시된 어드레스 디코더(120)에 의해 선택된다. 예를 들면, 어드레스 디코더(120)는 메모리 블록들(BLK1~BLKz) 중 디코딩된 행 어드레스에 대응하는 메모리 블록(BLK)을 선택하도록 구성된다.
도 3은 본 발명의 제 1 실시 예에 따른 메모리 블록(BLKa)을 보여주는 평면도이다. 도 4는 본 발명의 제 1 실시 예에 따른 메모리 블록(BLKa)을 보여주는 사시도이다. 도 5는 본 발명의 제 1 실시 예에 따른 메모리 블록(BLKa)의 제 1 방향에 따른 측면도이다. 도 6은 도 3의 VI-VI' 선에 따른 단면도이다.
도 3 내지 도 6을 참조하면, 기판(SUB)이 제공된다. 기판(SUB)은 P 도전형을 갖는 반도체 물질(예를 들어, 실리콘)을 포함할 수 있다. 기판(SUB)은 P 웰, 또는 포켓 P웰을 포함할 수 있다.
기판(SUB) 위에, 기판(SUB)과 수직한 방향으로 채널막들(CH11, CH12, CH21, CH22) 및 절연막들(IL)이 교대로 증착된다. 예시적으로, 기판(SUB) 위에 제 2 방향으로 연장되고 제 1 방향을 따라 서로 분리된 복수의 절연막들(IL)이 제공된다. 복수의 절연막들(IL)의 위에, 제 2 방향을 따라 연장되고 제 1 방향을 따라 서로 분리된 복수의 채널막들(CH11, CH12)이 제공된다. 복수의 채널막들(CH11, CH12)의 위에 복수의 절연막들(IL)이 제공되고, 복수의 절연 막들(IL)의 위에 복수의 채널막들(CH21, CH22)이 제공된다. 복수의 채널막들(CH21, CH22)의 위에 다시 복수의 절연막들(IL)이 제공될 수 있다. 복수의 채널막들(CH11, CH12, CH21, CH22)은 진성 반도체(intrinsic semiconductor) 또는 P 도전형을 갖는 반도체(예를 들어, 실리콘)를 포함할 수 있다.
도 3 내지 도 6에서, 두 개의 층의 채널막들(CH11, CH12 및 CH21, CH22)과 두 개의 층의 채널막들(CH11, CH12 및 CH21, CH22)의 사이 및 외곽에 세 개의 층의 절연막들(IL)이 제공되는 것으로 도시되어 있다. 그러나, 채널막들 및 절연막들의 층의 수는 한정되지 않는다. 예시적으로, 기판(SUB)의 바로 위에 하나 층의 절연막이 제공되고, 기판(SUB)으로부터 가장 먼 하나의 층의 채널막의 위에 하나의 층의 절연막이 제공되는 한, 채널막들의 수는 변경 및 응용될 수 있다.
채널막들(CH11, CH12)의 일 단들은 드레인 영역(DA1)에 공통으로 연결될 수 있다. 채널막들(CH21, CH22)의 일 단들은 드레인 영역(DA2)에 공통으로 연결될 수 있다. 드레인 영역들(DA1, DA2)은 N 도전형을 갖는 반도체(예를 들어, 실리콘)를 포함할 수 있다. 드레인 영역들(DA1, DA2) 각각은 채널막들(CH11, CH12, CH21, CH22) 중 대응하는 하나의 층에 위치한 채널막들(CH11 및 CH12 또는 CH21 및 CH22)과 공통으로 연결될 수 있다. 드레인 영역들(DA1, DA2)의 수는 채널막들(CH11, CH12, CH21, CH22)의 층들의 수에 따라 결정될 수 있다.
드레인 영역(DA1)은 콘택(CT1)을 통해 비트 라인(BL1)과 연결된다. 드레인 영역(DA2)은 콘택(CT2)을 통해 비트 라인(BL2)과 연결된다. 콘택(CT1)은 드레인 영역(DA2)과 접촉하지 않고 분리될 수 있다. 즉, 채널막들(CH11, CH12)은 콘택(CT1)을 통해 비트 라인(BL1)에 공통으로 연결되고, 채널막들(CH21, CH22)은 콘택(CT2)을 통해 비트 라인(BL2)에 공통으로 연결될 수 있다. 비트 라인들(BL1, BL2)은 제 1 방향을 따라 서로 이격되고, 제 2 방향을 따라 연장될 수 있다. 비트 라인들(BL1, BL2)은 금속 물질, 폴리 실리콘 등과 같은 도전 물질들을 포함할 수 있다.
비트 라인들(BL1, BL2) 각각은 채널막들(CH11, CH12, CH21, CH22) 중 대응하는 하나의 층에 위치한 채널막들(CH11 및 CH12 또는 CH21 및 CH22)과 공통으로 연결될 수 있다. 비트 라인들(BL1, BL2)의 수는 채널막들(CH11, CH12, CH21, CH22)의 층들의 수에 따라 결정될 수 있다.
채널막들(CH11, CH12, CH21, CH22)의 타 단들은 공통 소스 영역(CSA)에 공통으로 연결된다. 공통 소스 영역(CSA)은 N 도전형을 갖는 반도체 물질(예를 들어, 실리콘)을 포함할 수 있다.
채널막들(CH11, CH12, CH21, CH22) 및 절연막들(IL)의 위에 도전 물질들(CM1a, CM1b, CM2~CM6)이 제공된다. 도전 물질(CM1a)은 채널막들(CH11, CH21)의 위로부터 채널막들(CH11, CH21)의 측면을 따라 기판(SUB)과 수직한 방향으로 기판(SUB)을 향해 연장될 수 있다. 도전 물질(CM1a)은 기판(SUB)과 접촉하지 않을 수 있다. 도전물질(CM1b)은 채널막들(CH12, CH22)의 위로부터 채널막들(CH12, CH22)의 측면을 따라 기판(SUB)과 수직한 방향으로 기판(SUB)을 향해 연장될 수 있다. 도전물질(CM1b)은 기판(SUB)과 접촉하지 않을 수 있다.
도전 물질들(CM1a, CM1b)은 제 1 방향을 따라 서로 이격될 수 있다. 도전 물질들(CM1a, CM1b) 각각은 채널막들(CH11, CH12, CH21, CH22) 중 제 1 방향을 따라 동일한 위치에 제공되는 대응하는 채널막들(CH11 및 CH21 또는 CH12 및 CH22)과 공통으로 연결될 수 있다. 도전 물질들(CM1a, CM1b)의 수는 제 1 방향을 따라 제공되는 채널막들의 수에 따라 결정될 수 있다.
도전 물질들(CM2~CM6)은 채널막들(CH11, CH12, CH21, CH22) 및 절연 막들(IL)의 위에 제공된다. 도전 물질들(CM2~CM6)은 제 2 방향을 따라 도전 물질들(CM1a, CM1b)과 이격될 수 있다. 도전 물질들(CM2~CM6)은 제 2 방향을 따라 서로 이격될 수 있다. 도전 물질들(CM2~CM6)은 채널막들(CH11, CH12, CH21, CH22) 및 절연막들(IL)의 위로부터, 채널막들(CH11, CH12, CH21, CH22)의 측면들을 따라 기판(SUB)과 수직한 방향으로 기판(SUB)을 향해 연장될 수 있다. 도전 물질들(CM2~CM6)은 기판(SUB)과 접촉하지 않을 수 있다.
예시적으로, 도전 물질들(CM1a, CM1b, CM2~CM6) 중 드레인 영역들(DA1, DA2)과 가장 인접한 적어도 하나의 도전 물질들(CM1a, CM1b), 그리고 공통 소스 영역(CSA)과 가장 인접한 적어도 하나의 도전 물질(CM6)의 폭은 나머지 도전 물질들(CM2~CM5)의 폭보다 넓을 수 있다.
예시적으로, 동일한 폭을 갖는 도전 물질들(CM2~CM5) 중 일부 도전 물질들(CM3, CM4) 사이의 간격은 다른 도전 물질들(CM2 및 CM3 또는 CM3 및 CM4) 사이의 간격보다 넓을 수 있다.
도전 물질들(CM1a, CM1b, CM2~CM6)은 금속 물질, 폴리 실리콘 등과 같은 도전 물질들을 포함할 수 있다.
도 3 내지 도 6에서, 도전 물질들(CM1a, CM1b, CM2~CM6)은 제 2 방향을 따라 6 개가 제공되는 것으로 도시되어 있다. 그러나, 도전 물질들(CM1a, CM1b, CM2~CM6)의 수는 한정되지 않는다.
도전 물질들(CM1a, CM1b, CM2~CM6)과 채널막들(CH11, CH12, CH21, CH22)의 사이에 정보 저장막들(IS)이 제공된다. 정보 저장막들(IS)은 전하를 포획 또는 축적할 수 있다.
하나의 채널막(CH), 하나의 채널막과 인접한 정보 저장막(IS) 및 도전 물질(CM)은 하나의 트랜지스터 구조(TS)를 형성할 수 있다.
도 7은 도 6의 트랜지스터 구조(TS)를 보여주는 확대도이다. 도 6 및 도 7을 참조하면, 도전 물질(CM2) 및 채널막(CH22) 사이에 제공되는 정보 저장막(IS)은 복수의 막들을 포함할 수 있다. 예를 들어, 정보 저장막(IS)은 블로킹막(IS1), 전하 저장막(IS2), 그리고 터널링막(IS3)을 포함할 수 있다.
블로킹막(IS1)은 블로킹 절연막을 형성할 수 있다. 블로킹 막(IS1)은 알루미늄 산화막, 하프늄 산화막 등을 포함할 수 있다.
전하 저장막(IS2)은 전하 포획막 또는 전하 축적막을 형성할 수 있다. 전하 저장막(IS2)은 질화막 또는 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다.
터널링막(IS3)은 터널링 절연막을 형성할 수 있다. 터널링막(IS3)은 열산화막을 포함할 수 있다.
정보 저장막(IS)은 블로킹막(IS1), 전하 저장막(IS2), 그리고 터널링막(IS3)은 ONO (Oxide-Nitride-Oxide) 또는 ONA (Oxide-Nitride-Aluminuim)을 포함할 수 있다.
도전 물질(CM2)은 제어 게이트를 형성할 수 있다. 채널막(CH22)은 채널을 형성할 수 있다.
도전 물질(CM2), 블로킹막(IS1), 전하 저장막(IS2), 터널링막(IS3), 및 채널막(CH22)을 포함하는 트랜지스터 구조(TS)는 메모리 셀 트랜지스터를 형성할 수 있다. 즉, 메모리 블록(BLKa)은 기판(SUB) 위에서, 기판과 수직한 방향으로 증착된 복수의 메모리 셀 트랜지스터들을 포함하는 3차원 구조의 메모리 블록일 수 있다.
도 8은 도 3 내지 도 7을 참조하여 설명된 메모리 블록(BLKa)의 등가 회로를 보여준다. 도 3 내지 도 8을 참조하면, 채널막(CH11)은 정보 저장막들(IS) 및 도전 물질들(CM1a, CM2~CM6)과 함께 셀 스트링(CS11)을 형성한다. 채널막(CH12)은 정보 저장막들(IS) 및 도전 물질들(CM1b, CM2~CM6)과 함께 셀 스트링(CS12)을 형성한다. 채널막(CH21)은 정보 저장막들(IS) 및 도전 물질들(CM1a, CM2~CM6)과 함께 셀 스트링(CS21)을 형성한다. 채널막(CH22)은 정보 저장막들(IS) 및 도전 물질들(CM1b, CM2~CM6)과 함께 셀 스트링(CS22)을 형성한다.
셀 스트링들(CS11, CS12), 즉 채널막들(CH11, CH12)은 제 1 플레인(P1)을 형성한다. 셀 스트링들(CS21, CS22), 즉 채널막들(CH21, CH22)은 제 1 플레인(P2)을 형성한다.
도전 물질(CM1a)은 채널막들(CH11, CH21)과 공통으로 연결되어, 스트링 선택 트랜지스터들(SST11, SST21) 및 스트링 선택 라인(SSL1)을 형성한다. 도전 물질(CM1b)은 채널막들(CH12, CH22)과 공통으로 연결어, 스트링 선택 트랜지스터들(SST12, SST22) 및 스트링 선택 라인(SSL2)을 형성한다.
도전 물질(CM2)은 채널막들(CH11, CH12, CH21, CH22)과 공통으로 연결되어 메모리 셀 트랜지스터들(MC) 및 워드 라인(WL1)을 형성한다. 도전 물질(CM3)은 채널막들(CH11, CH12, CH21, CH22)과 공통으로 연결되어 메모리 셀 트랜지스터들(MC) 및 워드 라인(WL2)을 형성한다. 도전 물질(CM4)은 채널막들(CH11, CH12, CH21, CH22)과 공통으로 연결되어 메모리 셀 트랜지스터들(MC) 및 워드 라인(WL3)을 형성한다. 도전 물질(CM5)은 채널막들(CH11, CH12, CH21, CH22)과 공통으로 연결되어 메모리 셀 트랜지스터들(MC) 및 워드 라인(WL4)을 형성한다. 도전 물질(CM6)은 채널막들(CH11, CH12, CH21, CH22)과 공통으로 연결되어 접지 선택 트랜지스터들(GST11, GST12, GST21, GST22) 및 접지 선택 라인(GSL)을 형성한다.
공통 소스 영역(CSA)은 채널막들(CH11, CH12, CH21, CH22)과 공통으로 연결되어 공통 소스 라인(CSL)을 형성한다.
비트 라인(BL1)은 드레인 영역(DA1)을 통해 채널막들(CH11, CH12), 즉 셀 스트링들(CS11, CS12)과 공통으로 연결된다. 비트 라인(BL2)은 드레인 영역(DA2)을 통해 채널막들(CH21, CH22), 즉 셀 스트링들(CS21, CS22)과 공통으로 연결된다.
예시적으로, 스트링 선택 라인들(SSL1, SSL2) 및 스트링 선택 트랜지스터들(SST11, SST12, SST21, SST22)을 형성하는 도전 물질들(CM1a, CM1b), 그리고 접지 선택 트랜지스터들(GST11, GST12, GST21, GST22) 및 접지 선택 라인(GSL)을 형성하는 도전 물질(CM6)의 폭은 워드 라인들(WL1~WL4) 및 메모리 셀 트랜지스터들(MC)을 형성하는 도전 물질들(CM2~CM5)의 폭보다 넓을 수 있다.
예시적으로, 도전 물질들(CM1a, CM1b, CM2~CM6) 중 둘 이상의 도전 물질들이 둘 이상의 스트링 선택 라인들 또는 둘 이상의 접지 선택 라인들을 형성할 수 있다.
워드 라인들(WL1, WL2)에 연결된 메모리 셀 트랜지스터들(MC)은 제 1 그룹(G1)을 형성할 수 있다. 워드 라인들(WL3, WL4)에 연결된 메모리 셀 트랜지스터들(MC)은 제 2 그룹(G2)을 형성할 수 있다. 제 1 및 제 2 그룹들(G1, G2)은 각각 독립적으로 소거될 수 있다. 예를 들어, 제 1 그룹(G1)의 메모리 셀 트랜지스터들이 소거되는 동안, 제 2 그룹(G2)의 메모리 셀 트랜지스터들은 소거되지 않을 수 있다.
3차원 구조의 불휘발성 메모리는 평면 구조의 불휘발성 메모리보다 많은 수의 메모리 셀 트랜지스터들이 공통 워드 라인에 연결되는 특징을 갖는다. 예를 들어, 평면 구조의 불휘발성 메모리는 하나의 워드 라인에 기판 위에 형성되는 단일 평면의 메모리 셀 트랜지스터들이 공통으로 연결될 수 있다. 반면, 도 3 내지 도 8에 도시된 바와 같이, 3차원 구조의 불휘발성 메모리에서는, 하나의 워드 라인에 복수의 평면들에 해당하는 복수의 플레인들(P1, P2)의 메모리 셀 트랜지스터들이 공통으로 연결된다.
블록 단위의 소거가 수행되는 3차원 플래시 메모리에서, 하나의 워드 라인에 연결되는 메모리 셀 트랜지스터들의 증가는 동작 속도의 저하를 초래할 수 있다. 예시적으로, 플래시 메모리는 쓰기 전 소거 특성을 갖는다. 쓰기 전 소거 특성으로 인해, 플래시 메모리는 호스트에 의해 삭제되는 데이터를 바로 삭제하는 대신, 무효화하는 정책을 취한다. 플래시 메모리는 메모리 블록의 유효한 데이터를 다른 메모리 블록으로 복사하고, 원본 메모리 블록을 소거함으로써, 소거를 수행한다. 유효한 데이터의 복사는 머지(merge) 또는 가비지 컬렉션(garbage collection)일 수 있다.
메모리 셀 트랜지스터들의 수가 증가할수록, 머지 또는 가비지 컬렉션에 의해 복사되어야 하는 데이터의 양이 증가한다. 즉, 메모리 셀 트랜지스터들의 수가 증가할수록, 머지 또는 가비지 컬렉션을 수행하기 위해 요구되는 시간이 증가하며, 이는 동작 속도의 저하를 초래한다.
본 발명의 실시 예에 따르면, 메모리 블록(BLKa)은 둘 이상의 복수의 그룹들을 형성하고, 둘 이상의 복수의 그룹들은 독립적으로 소거된다. 따라서, 머지 또는 가지지 컬렉션 시에 요구되는 시간이 감소하고, 동작 속도가 향상된다.
도 9는 도 3 내지 도 8을 참조하여 설명된 메모리 블록(BLKa)에서 소거가 수행되는 과정을 보여주는 타이밍도이다. 도 9에서, 가로 축은 시간(T)을 가리키고, 세로 축은 전압들(V)을 가리킨다.
도 3 내지 도 8, 그리고 도 9를 참조하면, 메모리 블록(BLKa)의 메모리 셀 트랜지스터들(MC)의 제 1 및 제 2 그룹들(G1, G2) 중 하나의 그룹은 소거되는 것으로 선택되고, 다른 하나의 그룹은 소거되지 않는 것으로 비선택될 수 있다. 선택된 그룹의 워드 라인들에 접지 전압(VSS)이 공급된다. 비선택된 그룹의 워드 라인들은 플로팅된다.
제 1 시간(T1)에 공통 소스 라인(CSL)에 제 1 전압(V1)이 공급된다. 예시적으로, 제 1 전압(V1)은 기판(SUB)으로부터 또는 공통 소스 영역(CSA)에 연결된 별도의 컨택으로부터 공통 소스 영역(CSA)에 공급될 수 있다.
제 2 시간(T2)에, 접지 선택 라인(GSL)은 접지 전압(VSS)을 유지한다. 접지 선택 라인(GSL)의 접지 전압(GSL) 및 공통 소스 라인(CSL)의 전압 사이의 전압 차이로 인해, 접지 선택 트랜지스터들(GST11, GST12, GST21, GST22)에서 GIDL (Gate Induced Drain Leakage)가 발생한다. GIDL이 발생하면, 공통 소스 라인(CSL) 및 접지 선택 트랜지스터들(GST11, GST12, GST21, GST22)이 연결되는 영역에서, 열 전자들 및 홀들이 발생한다. 열 전자들은 공통 소스 영역(CSA)으로 주입되고, 홀들은 채널들(CH11, CH12, CH21, CH22)로 주입될 수 있다. 즉, 공통 소스 영역(CSA)으로부터 채널들(CH11, CH12, CH21, CH22)로 전류가 흐를 수 있다.
제 1 시간(T1)에, GIDL로 인해 공통 소스 영역(CSA)으로부터 채널들(CH11, CH12, CH21, CH22)로 전류가 흐른다. 흐르는 전류로 인해, 채널들(CH11, CH12, CH21, CH22)의 전압들이 상승한다.
채널들(CH11, CH12, CH21, CH22)의 전압들이 상승하는 동안, 선택된 그룹의 워드 라인들의 전압들은 접지 전압(VSS)을 유지한다. 반면, 비선택된 그룹의 워드 라인들은 플로팅 상태이다. 따라서, 커플링으로 인해, 채널들(CH11, CH12, CH21, CH22)의 전압들이 상승하는 동안 비선택된 그룹의 워드 라인들의 전압들 또한 상승한다.
제 3 시간에, 접지 선택 라인(GSL)이 플로팅되고, 공통 소스 라인(CSL)에 제 2 전압(V2)이 인가된다. 공통 소스 라인(CSL)에 제 2 전압이 인가되면, 채널들(CH11, CH12, CH21, CH22)의 전압 또한 상승한다. 채널들(CH11, CH12, CH21, CH22)의 전압 상승으로 인해, 선택된 그룹의 메모리 셀 트랜지스터들은 소거된다. 예를 들어, 선택된 그룹의 메모리 셀 트랜지스터들은 채널들(CH11, CH12, CH21, CH22) 및 워드 라인들에 인사된 접지 전압(VSS) 사이의 전압 차이로 인해, Fowler-Nordheim 터널링으로 소거될 수 잇다.
비선택된 그룹의 워드 라인들의 전압들은 커플링에 의해 상승한다. 따라서, 비선택된 그룹의 메모리 셀 트랜지스터들은 소거되지 않는다.
접지 선택 라인(GSL)이 플로팅되었으므로, 접지 선택 라인(GSL)의 전압 또한 커플링에 의해 상승한다. 따라서, 접지 선택 트랜지스터들(GST11, GST12, GST21, GST22)은 소거되지 않는다.
예시적으로, 스트링 선택 라인들(SSL1, SSL2)은 처음부터 플로팅되거나 접지 선택 라인(GSL)과 같은 타이밍에 플로팅될 수 있다.
예시적으로, 제 1 그룹(G1)의 메모리 셀 트랜지스터들(G1)과 제 2 그룹(G2)의 메모리 셀 트랜지스터들(G2)은 서로 커플링을 주고받을 수 있다. 소거되지 않는 그룹의 워드 라인들의 전압들은 소거되는 그룹의 워드 라인들의 전압들로 인해 충분히 상승하지 않을 수 있다. 마찬가지로, 소거되는 그룹의 워드 라인들의 전압들은 소거되지 않는 그룹의 워드 라인들의 전압들로 인해 상승할 수 있다. 이로 인해, 소거 금지되는 메모리 셀 트랜지스터들이 소거되고, 소거되는 메모리 셀 트랜지스터들이 소거되지 않는 소거 교란이 발생할 수 있다.
본 발명의 실시 예에 따르면, 제 1 및 제 2 그룹들(G1, G2) 사이의 거리는 통상적인 거리보다 길게 설정된다. 예시적으로, 제 1 및 제 2 그룹들(G1, G2)의 경계를 형성하는 도전 물질들(CM3, CM4) 사이의 거리는 각 그룹 내의 도전 물질들(CM1 및 CM2, 또는 CM3 및 CM4) 사이이 거리보다 길다. 따라서, 제 1 및 제 2 그룹들(G1, G2) 사이의 커플링이 감소되고, 소거 교란이 방지된다.
도 10은 본 발명의 제 2 실시 예에 따른 메모리 블록(BLKb)을 보여주는 평면도이다. 도 11은 본 발명의 제 2 실시 예에 따른 메모리 블록(BLKb)을 보여주는 사시도이다. 도 12는 본 발명의 제 2 실시 예에 따른 메모리 블록(BLKb)의 제 1 방향에 따른 측면도이다. 메모리 블록(BLKb)의 단면도는 도 6과 동일하므로 생략된다.
도 3 내지 도 6을 참조하여 설명된 메모리 블록(BLKa)과 비교하면, 도전 물질들(CM1a, CM1b, CM2~CM7)이 제공된다. 메모리 블록(BKLb)의 도전 물질들(CM2~CM6)은 제 2 방향을 따라 등간격으로 배치된다.
도 13은 도 10 내지 도 12를 참조하여 설명된 메모리 블록(BLKb)의 등가 회로를 보여준다. 도 8의 등가 회로와 비교하면, 제 1 그룹(G1)의 메모리 셀 트랜지스터들(MC)과 제 2 그룹(G2)의 메모리 셀 트랜지스터들(MC)의 사이에 더미 셀 트랜지스터들(DMC)이 제공된다. 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)에 공통으로 연결된다.
예시적으로, 도전 물질들(CM2, CM3)은 워드 라인들(WL1, WL2) 및 이들에 대응하는 메모리 셀 트랜지스터들(MC)을 형성하고, 도전 물질들(CM5, CM6)은 워드 라인들(WL3, WL4) 및 이들에 대응하는 메모리 셀 트랜지스터들(MC)을 형성할 수 있다. 도전 물질(CM4)은 더미 워드 라인(DWL) 및 더미 셀 트랜지스터들(DMC)을 형성할 수 있다.
도 3 내지 도 8을 참조하여 설명된 메모리 블록(BLKa)과 비교하면, 메모리 블록(BLKb)의 도전 물질들(CM2~CM6)은 등간격으로 배치된다. 도전 물질들(CM2~CM6) 중 제 1 및 제 2 그룹들(G1, G2) 사이의 도전 물질(CM4)이 더미 워드 라인(DWL) 및더미 셀 트랜지스터(DMC)로 동작한다. 더미 워드 라인(DWL) 및 더미 셀 트랜지스터(DMC)는 제 1 및 제 2 그룹들(G1, G2)의 메모리 셀 트랜지스터들이 독립적으로 소거될 때, 이들 사이의 커플링을 감소시킬 수 있다.
예시적으로, 비선택된 그룹의 워드 라인들의 전압들과 선택된 그룹의 워드 라인들의 전압들 사이의 레벨을 갖는 중간 전압이 더미 워드 라인(DWL)에 인가될 수 있다. 더미 워드 라인(DWL)에 중간 전압이 인가되면, 더미 셀 트랜지스터들(DMC)이 소거되지 않으면서 제 1 및 제 2 그룹들(G1, G2) 사이의 커플링이 감소된다.
도 14는 본 발명의 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 14를 참조하면, 메모리 시스템(1000)은 불휘발성 메모리(1100) 및 컨트롤러(1200)를 포함한다.
불휘발성 메모리(1100)는 데이터를 저장하도록 구성된다. 불휘발성 메모리(1100)는 도 1 및 도 2를 참조하여 설명된 구조를 가질 수 있다. 불휘발성 메모리(1100)는 도 3 내지 도 8 또는 도 10 내지 도 13을 참조하여 설명된 메모리 블록을 포함할 수 있다.
컨트롤러(1200)는 호스트(Host) 및 불휘발성 메모리(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 불휘발성 메모리(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 메모리(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리(1100)를 제어하는 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 외부 호스트와 통신할 수 있다. 예를 들어, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부 호스트와 통신하도록 구성된다.
오류 정정 블록(550)은 오류 정정 코드(ECC, error correcting code)를 포함한다. 오류 정정 블록(550)은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다.
컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성한다. 예를 들면, 컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성한다.
컨트롤러(1200) 및 불휘발성 메모리(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성한다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP (portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터(data center)의 스토리지(storage), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 불휘발성 메모리(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장된다.
도 15는 도 14의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 15를 참조하면, 메모리 시스템(2000)은 불휘발성 메모리(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예시적으로, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(220)와 통신하는 것으로 도시되어 있다.
복수의 불휘발성 메모리 칩들 각각은 도 1 및 도 2를 참조하여 설명된 구조를 가질 수 있다. 복수의 불휘발성 메모리 칩들 각각은 도 3 내지 도 8 또는 도 10 내지 도 13을 참조하여 설명된 메모리 블록을 포함할 수 있다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 16을 참조하면, 컴퓨팅 시스템(3000)은 프로세서(3100), 메모리(3200), 스토리지(3300), 모뎀(3400), 사용자 인터페이스(3500), 그리고 시스템 버스(3600)를 포함한다.
프로세서(3100)는 컴퓨팅 시스템(3000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다.
메모리(3200)는 컴퓨팅 시스템(3000)의 동작 메모리일 수 있다. 메모리(3200)는 휘발성 또는 불휘발성 랜덤 액세스 메모리를 포함할 수 있다.
스토리지(3300)는 컴퓨팅 시스템(3000)의 주 저장소일 수 있다. 스토리지(3300)는 장기적인 보존을 목적으로 하는 데이터를 저장하도록 사용될 수 있다. 스토리지(3300)는 불휘발성 메모리, 하드 디스크 드라이브 등을 포함할 수 있다.
모뎀(3400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다.
사용자 인터페이스(3500)는 키보드, 마우스, 버튼, 터치 패드, 터치 패널, 카메라, 마이크 등과 같은 다양한 사용자 입력 인터페이스들 중 적어도 하나, 또는 스피커, 모니터, LCD 장치, OLED 표시 장치, AMOLED 표시 장치, 프린터, 램프, 모터 등과 같은 다양한 사용자 출력 인터페이스들 중 적어도 하나를 포함할 수 있다.
시스템 버스(3600)는 컴퓨팅 시스템(3000)의 구성 요소들 사이에 채널을 제공할 수 있다.
본 발명의 실시 예들에 따른 메모리 시스템(1000, 2000)은 메모리(3200) 또는 스토리지(3300)로 구현될 수 있다. 예를 들어, 메모리(1200) 및 스토리지(1300)가 동일한 종류의 불휘발성 메모리로 구성되는 경우, 메모리(3200) 및 스토리지(3300)는 하나의 메모리로 집적될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 불휘발성 메모리
110; 메모리 셀 어레이 120; 어드레스 디코더
130; 읽기 및 쓰기 회로 140; 데이터 입출력 회로
150; 제어 로직 151; 전압 생성기
SUB; 기판 CH11, CH12, CH21, CH22; 채널막들
IL; 절연막들 CM1a, CM1b, CM2~CM7; 도전 물질들
DA1, DA2; 드레인 영역들 CSA; 공통 소스 영역
BL1, BL2; 비트 라인들 CT1, CT2; 콘택들

Claims (9)

  1. 기판 위에서 상기 기판과 수직한 방향으로 교대로 적층되는 복수의 채널층들 및 절연층들;
    상기 복수의 채널층들 각각은 상기 기판과 평행한 평면 상에서 제 1 방향을 따라 신장되는 복수의 채널막들을 포함하고;
    상기 복수의 채널층들 및 절연층들의 위로부터 각 채널층의 채널막들의 사이의 영역을 통해 상기 기판과 수직한 방향으로 상기 기판과 인접한 부분까지 연장되는 복수의 도전 물질들;
    상기 복수의 채널층들의 채널막들과 상기 복수의 도전 물질들의 사이에 제공되는 복수의 정보 저장막들; 그리고
    상기 복수의 채널층들에 각각 연결되는 복수의 비트 라인들을 포함하고,
    상기 복수의 도전 물질들, 상기 복수의 정보 저장막들, 그리고 상기 복수의 채널층들의 복수의 채널막들은 3차원 구조의 메모리 셀 어레이를 형성하고,
    상기 복수의 도전 물질들은 복수의 그룹들을 형성하고,
    상기 복수의 그룹들 사이의 거리는 각 그룹 내의 도전 물질들 사이의 거리보다 큰 불휘발성 메모리.
  2. 제 1 항에 있어서,
    상기 복수의 도전 물질들은 워드 라인들로 동작하는 불휘발성 메모리.
  3. 제 1 항에 있어서,
    상기 복수의 그룹들은 각각 독립적으로 소거되는 불휘발성 메모리.
  4. 제 1 항에 있어서,
    소거 시에, 상기 복수의 그룹들 중 소거되는 그룹의 도전 물질들에 저전압이 공급되고, 소거되지 않는 그룹의 도전 물질들은 플로팅되는 불휘발성 메모리.
  5. 제 1 항에 있어서,
    소거 시에, 상기 복수의 그룹들 중 소거되는 그룹의 도전 물질들에 저전압이 공급되고, 소거되지 않는 그룹의 도전 물질들에 상기 저전압보다 높고 상기 복수의 채널막들에 공급되는 전압보다 낮은 전압이 공급되는 불휘발성 메모리.
  6. 기판 위에서 상기 기판과 수직한 방향으로 교대로 적층되는 복수의 채널층들 및 절연층들;
    상기 복수의 채널층들 각각은 상기 기판과 평행한 평면 상에서 제 1 방향을 따라 신장되는 복수의 채널막들을 포함하고;
    상기 복수의 채널층들 및 절연층들의 위로부터 각 채널층의 채널막들의 사이로 상기 기판과 수직한 방향으로 연장되어 상기 기판과 접촉하는 복수의 도전 물질들;
    상기 복수의 채널층들의 채널막들과 상기 복수의 도전 물질들의 사이에 제공되는 복수의 정보 저장막들; 그리고
    상기 복수의 채널층들에 각각 연결되는 복수의 비트 라인들을 포함하고,
    상기 복수의 도전 물질들, 상기 복수의 정보 저장막들, 그리고 상기 복수의 채널층들의 복수의 채널막들은 3차원 구조의 메모리 셀 어레이를 형성하고,
    상기 복수의 도전 물질들은 둘 이상의 도전 물질들을 포함하는 제 1 그룹, 둘 이상의 다른 도전 물질들을 포함하는 제 2 그룹, 그리고 상기 제 1 그룹 및 제 2 그룹 사이의 적어도 하나의 또 다른 도전 물질을 포함하는 제 3 그룹을 형성하고,
    상기 제 1 그룹 및 상기 제 2 그룹은 독립적으로 소거되는 불휘발성 메모리.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 그룹들의 도전 물질들은 워드 라인들을 형성하고,
    상기 제 3 그룹의 도전 물질은 더미 워드 라인을 형성하는 불휘발성 메모리.
  8. 제 6 항에 있어서,
    소거 시에, 상기 제 1 그룹의 도전 물질들에 저전압이 공급되고, 상기 제 2 및 제 3 그룹들의 도전 물질들은 플로팅되는 불휘발성 메모리.
  9. 제 6 항에 있어서,
    소거 시에, 상기 제 1 그룹의 도전 물질들에 저전압이 공급되고, 상기 제 3 그룹의 도전 물질들은 플로팅되고, 그리고 상기 제 2 그룹의 도전 물질에 상기 저전압보다 높고 상기 복수의 채널막들에 공급되는 전압보다 낮은 전압이 공급되는 불휘발성 메모리.
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