KR101855437B1 - 불휘발성 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리 장치는 기판, 기판 상에 교대로 적층된 도전 물질들 및 절연 물질들을 포함하는 구조물, 기판과 수직한 방향으로 구조물을 관통하여 기판과 접촉하는 복수의 필라들, 및 도전 물질들 및 복수의 필라들 사이에 제공되는 정보 저장막들로 구성된다. 상부의 도전 물질에 대응하는 복수의 필라들의 부분들은 다른 부분들과 상이한 구조를 갖는다.

Description

불휘발성 메모리 장치 및 그것의 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비소 갈륨(GaAs, gallium arsenide), 인듐인(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 구조를 갖는 반도체 메모리 장치가 연구되고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 기판; 상기 기판 상에 교대로 적층된 도전 물질들 및 절연 물질들을 포함하는 구조물; 상기 기판과 수직한 방향으로 상기 구조물을 관통하여 상기 기판과 접촉하는 복수의 필라들; 및 상기 도전 물질들 및 상기 복수의 필라들 사이에 제공되는 정보 저장막들을 포함하고, 상부의 도전 물질에 대응하는 상기 복수의 필라들의 부분들은 다른 부분들과 상이한 구조를 갖는다.
실시 예로서, 상기 복수의 필라들의 부분들의 도핑 농도는 상기 기판과의 거리에 따라 변화하는 불휘발성 메모리 장치.
실시 예로서, 상기 복수의 필라들의 부분들의 도핑 농도는 상기 기판과의 거리가 증가할수록 점차적으로 증가한 후 다시 점차적으로 감소한다.
실시 예로서, 상기 복수의 필라들은 채널막들 및 상기 채널막들의 내부측벽들의 내부물질들을 포함하고, 상기 복수의 필라들의 부분들의 채널막들의 두께는 상기 기판과의 거리에 따라 변화한다.
실시 예로서, 상기 복수의 필라들의 부분들의 채널막들의 두께는 상기 기판과의 거리가 증가할수록 점차적으로 증가한다.
실시 예로서, 상기 복수의 필라들의 부분들의 채널막들의 두께는 상기 복수의 필라들의 다른 부분들의 두께보다 두껍다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치는, 기판; 및 상기 기판 상에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들을 포함하고, 상기 복수의 셀 스트링들 각각에서 상부에 위치한 적어도 두 개의 셀 트랜지스터들은 적어도 두 개의 스트링 선택 트랜지스터들로 동작하고, 상기 적어도 두 개의 스트링 선택 트랜지스터들은 서로 다른 문턱 전압들을 갖는다.
실시 예로서, 상기 적어도 두 개의 스트링 선택 트랜지스터들 중 상부 스트링 선택 트랜지스터가 하부 스트링 선택 트랜지스터보다 높은 문턱 전압을 갖는다.
기판 및 상기 기판 상에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들을 포함하는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은, 상기 복수의 셀 스트링들의 하부 스트링 선택 트랜지스터들을 제 1 문턱 전압으로 프로그램하는 단계; 및 상기 복수의 셀 스트링들의 상부 스트링 선택 트랜지스터들을 상기 제 1 문턱 전압보다 높은 제 2 문턱 전압으로 프로그램하는 단계를 포함한다.
실시 예로서, 상기 하부 스트링 선택 트랜지스터는 상기 복수의 셀 스트링들의 접지 선택 트랜지스터들에 연결된 공통 소스 라인으로부터 공급되는 고전압에 따라 프로그램되고, 상기 상부 스트링 선택 트랜지스터는 상기 상부 스트링 선택 트랜지스터들에 연결된 비트 라인들로부터 공급되는 고전압에 따라 프로그램된다.
본 발명에 의하면, 프로그램시의 누설 전류가 감소된다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 제 1 실시 예에 따른 평면도이다.
도 4는 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도의 제 1 예이다.
도 5는 도 4의 셀 트랜지스터들 중 하나를 보여주는 확대도이다.
도 6은 도 3 내지 도 5를 참조하여 설명된 메모리 블록의 제 1 예에 따른 등가 회로를 보여주는 회로도이다.
도 7은 프로그램 금지되는 셀 스트링의 바이어스 조건과 전위를 보여주는 도면이다.
도 8은 채널 도핑 영역을 포함하는 메모리 블록의 제 1 실험 결과를 보여주는 그래프이다.
도 9는 채널 도핑 영역을 포함하는 메모리 블록의 제 2 실험 결과를 보여주는 그래프이다.
도 10는 채널 도핑 영역을 포함하는 메모리 블록의 제 3 실험 결과를 보여주는 그래프이다.
도 11 내지 도 17은 도 3 내지 도 5를 참조하여 설명된 메모리 블록을 형성하는 과정을 보여주는 단면도들이다.
도 18은 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도의 제 2 예이다.
도 19는 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도의 제 3 예이다.
도 20은 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도의 제 4 예이다.
도 21은 도 20의 단면도에 대응하는 등가 회로를 보여준다.
도 22는 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도의 제 5 예이다.
도 23은 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도의 제 6 예이다.
도 24는 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도의 제 7 예이다.
도 25는 도 24의 단면도에 대응하는 등가 회로를 보여준다.
도 26은 스트링 선택 트랜지스터들(SSTa, SSTb)의 문턱 전압들을 조절하는 방법을 보여주는 순서도이다.
도 27은 스트링 선택 트랜지스터들을 프로그램할 때의 전압 조건들을 보여주는 테이블이다.
도 28은 하부의 스트링 선택 트랜지스터들이 프로그램될 때의 셀 스트링을 보여주는 도면이다.
도 29는 상부의 스트링 선택 트랜지스터들이 프로그램될 때의 셀 스트링을 보여주는 도면이다.
도 30은 상부의 스트링 선택 트랜지스터들을 프로그램한 결과를 보여주는 그래프이다.
도 31은 하부의 스트링 선택 트랜지스터들을 프로그램한 결과를 보여주는 그래프이다.
도 32는 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 33은 도 32의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 34는 도 33을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 그리고 제어 로직(140)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀 그룹들을 포함한다. 예를 들면, 메모리 셀 어레이(110)는 기판 상에 행 및 열 방향을 따라 배치된 복수의 셀 스트링들을 포함한다. 각 셀 스트링은 기판과 수직한 방향을 따라 적층된 복수의 메모리 셀들을 포함한다. 즉, 메모리 셀들은 기판 상에서 행 및 열을 따라 제공되며, 기판과 수직한 방향으로 적층되어 3차원 구조를 형성한다. 예시적으로, 메모리 셀 어레이(110)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들을 포함한다.
어드레스 디코더(120)는 워드 라인들(WL), 스트링 선택 라인들(SSL), 그리고 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 워드 라인들(WL) 중 디코딩된 행 어드레스에 대응하는 워드 라인을 선택하도록 구성된다. 어드레스 디코더(120)는 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL) 중 디코딩된 행 어드레스에 대응하는 스트링 선택 라인 및 접지 선택 라인을 선택하도록 구성된다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(DCA)를 읽기 및 쓰기 회로(130)에 전달한다.
예시적으로, 어드레스 디코더(120)는 행 어드레스를 디코딩하는 행 디코더, 열 어드레스를 디코딩하는 열 디코더, 수신된 어드레스(ADDR)를 저장하는 어드레스 버퍼를 포함할 수 있다.
읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(130)는 외부와 데이터(DATA)를 교환하도록 구성된다. 읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신한다. 디코딩된 열 어드레스(DCA)에 응답하여, 읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 선택한다.
예시적으로, 읽기 및 쓰기 회로(130)는 외부로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 외부로 출력한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입한다. 즉, 읽기 및 쓰기 회로(130)는 카피-백(copy-back) 동작을 수행한다.
예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120) 및 읽기 및 쓰기 회로(130)에 연결된다. 제어 로직(140)은 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 셀 스트링들(CS)을 포함한다. 예를 들면, 제 1 및 제 3 방향들을 따라 복수의 셀 스트링들(CS)이 특정 거리만큼 이격되어 제공될 것이다.
각 셀 스트링(CS)은 비트 라인(BL), 스트링 선택 라인(SSL), 복수의 워드 라인들(WL), 접지 선택 라인(GSL), 그리고 공통 소스 라인(CSL)에 연결된다. 각 메모리 블록(BLK)은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 워드 라인들(WL), 접지 선택 라인(GSL), 그리고 공통 소스 라인(CSL)에 연결된다. 메모리 블록들(BLK1~BLKz)은 도 3 내지 도 6을 참조하여 더 상세하게 설명된다.
예시적으로, 메모리 블록들(BLK1~BLKz)은 도 1에 도시된 어드레스 디코더(120)에 의해 선택된다. 예를 들면, 어드레스 디코더(120)는 메모리 블록들(BLK1~BLKz) 중 수신된 어드레스(ADDR)에 대응하는 메모리 블록(BLK)을 선택하도록 구성된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)의 일부를 보여주는 제 1 실시 예에 따른 평면도이다. 예시적으로, 메모리 블록(BLKa)의 도전층들의 평면도가 도 3에 도시되어 있다. 도 4는 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도의 제 1 예이다.
도 3 및 도 4를 참조하면, 메모리 블록(BLKa)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 예를 들면, 기판(111)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다. 이하에서, 기판(111)은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(111)은 P 도전형을 갖는 것으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~313)이 제공된다. 복수의 도핑 영역들(311~313)은 기판(111) 상에서 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다. 도 3 및 도 4에 도시된 복수의 도핑 영역들(311~313)은 순차적으로 제 1 도핑 영역(311), 제 2 도핑 영역(312), 그리고 제 3 도핑 영역(313)으로 정의된다.
제 1 내지 제 3 도핑 영역들(311~313)은 기판(111)과 상이한 제 2 도전형(conductive type)을 갖는다. 예를 들면, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 가질 수 있다. 이하에서, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 갖는 것으로 한정되지 않는다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(112, 112a)이 제 2 방향(즉, 기판과 수직한 방향)을 따라 기판(111) 상에 순차적으로 제공된다. 복수의 절연 물질들(112, 112a)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공된다. 복수의 절연 물질들(112, 112a)은 제 1 방향을 따라 신장된다. 예시적으로, 복수의 절연 물질들(112, 112a)은 실리콘 산화막과 같은 절연 물질을 포함할 수 있다. 예시적으로, 복수의 절연 물질들(112, 112a) 중 기판(111)과 접촉하는 절연 물질(112a)의 두께는 다른 절연 물질들(112)의 두께보다 얇을 수 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 복수의 절연 물질들(112, 112a)을 관통하는 복수의 필라들(PL11, PL12, PL21, PL22)이 제공된다. 예시적으로, 복수의 필라들(PL11, PL12, PL21, PL22)은 절연 물질들(112)을 관통하여 기판(111)과 접촉할 수 있다.
예시적으로, 복수의 필라들(PL11, PL12, PL21, PL22) 각각은 다층으로 구성될 수 있다. 복수의 필라들(PL11, PL12, PL21, PL22)은 채널막들(114) 및 내부 물질들(115)을 포함할 수 있다. 복수의 필라들(PL11, PL12, PL21, PL22) 각각에서, 내부 물질 및 내부 물질을 둘러싸는 채널막이 제공될 수 있다.
채널막들(114)은 제 1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 채널막들(114)은 기판(111)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 채널막들(114)은 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 채널막들(114)의 일부 또는 전부는 제 1 도전형으로 도핑될 수 있다.
도전 물질들(CM1~CM8) 중 상부의 적어도 하나의 도전 물질에 대응하는 필라들(PL11, PL12, PL21, PL22)의 부분들은 다른 부분들과 상이한 구조를 갖는다. 예시적으로, 최상단의 도전 물질들(CM8)에 대응하는 필라들(PL11, PL12, PL21, PL22)의 부분들은 채널 도핑 영역들(CD)을 포함한다. 채널 도핑 영역들(CD)은 P 도전형을 가질 수 있다.
채널 도핑 영역들(CD)은 반원의 형태로 도시되어 있다. 예시적으로, 채널 도핑 영역들(CD)의 반원 형태는 채널 도핑 영역들(CD)의 도핑 농도를 나타낸다. 채널 도핑 영역들(CD)의 도핑 농도는 기판(111)으로부터의 거리가 증가할수록 점차적으로 증가한 후 점차적으로 감소할 수 있다. 채널 도핑 영역들(CD)의 Rp (Projected Range)는 최상단의 도전 물질들(CM8)에 대응하는 채널막들(114)의 부분들에 형성될 수 있다.
내부 물질들(115)은 절연 물질을 포함한다. 예를 들면, 내부 물질들(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질들(115)은 에어 갭(air gap)을 포함할 수 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(112, 112a) 및 복수의 필라들(PL11, PL12, PL21, PL22)의 노출된 표면들 상에 정보 저장막들(116)이 제공된다. 예시적으로, 정보 저장막들(116)의 두께는 절연 물질들(112, 112a) 사이의 거리의 1/2 보다 작을 수 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 정보 저장막들(116)의 노출된 표면들 상에 도전 물질들(CM1~CM8)이 제공된다. 더 상세하게는, 절연 물질들(112, 112a) 중 상층의 절연 물질의 하부면에 제공된 정보 저장막과 하층의 절연 물질의 상부면에 제공된 정보 저장막 사이에, 제 1 방향을 따라 신장되는 도전 물질들(CM1~CM8)이 제공된다.
도핑 영역들(311~313) 상에서, 도전 물질들(CM1~CM8) 및 절연 물질들(112, 112a)은 워드 라인 컷(WL cut)에 의해 분리될 수 있다. 예시적으로, 도전 물질들(CM1~CM8)은 금속성 도전 물질을 포함 수 있다. 도전 물질들(CM1~CM8)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.
예시적으로, 절연 물질들(112, 112a) 중 최상부에 위치한 절연 물질의 상부면에 제공되는 정보 저장막은 제거될 수 있다. 예시적으로, 절연 물질들(112, 112a)의 측면들 중 필라들(PL11, PL12, PL21, PL22)과 대향하는 측면에 제공되는 정보 저장막은 제거될 수 있다.
복수의 필라들(PL11, PL12, PL21, PL22) 상에 복수의 드레인들(320)이 제공된다. 예시적으로, 드레인들(320)은 제 2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인들(320)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 드레인들(320)은 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)의 상부로 확장될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장되며, 제 1 방향을 따라 특정 거리만큼 이격된 비트 라인들(BL1, BL2)이 제공된다. 비트 라인들(BL1, BL2)은 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 비트 라인들(BL1, BL2)은 콘택 플러그들(미도시)을 통해 연결될 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 폴리 실리콘 등과 같은 비금속성 도전 물질들을 포함할 수 있다.
이하에서, 메모리 블록(BLKa)의 필라들(PL11, PL12, PL21, PL22)의 행들 및 열들이 정의된다. 예시적으로, 도전 물질들(CM1~CM8)의 분리 여부에 따라, 필라들(PL11, PL12, PL21, PL22)의 행들이 정의된다. 도 3 및 도 4에서, 도전 물질들(CM1~CM8)은 제 2 도핑 영역(312)을 중심으로 분리되어 있다.
제 1 도핑 영역(311) 및 제 2 도핑 영역(312) 사이에 제공되는 도전 물질들(CM1~CM8)과 정보 저장막들(116)을 통해 결합된 필라들(PL11, PL12)이 제 1 행의 필라들로 정의된다. 제 2 도핑 영역(312) 및 제 3 도핑 영역(313) 사이에 제공되는 도전 물질들(CM1~CM8)과 정보 저장막들(116)을 통해 결합된 필라들(PL21, PL22)이 제 2 행의 필라들로 정의된다.
비트 라인들(BL1, BL2)에 따라, 필라들(PL11, PL12, PL21, PL22)의 열들이 정의된다. 제 1 비트 라인(BL1)과 드레인들(320)을 통해 연결된 필라들(PL11, PL21)이 제 1 열의 필라들로 정의된다. 제 2 비트 라인(BL2)과 드레인들(320)을 통해 연결된 필라들(PL12, PL22)이 제 2 열의 필라들로 정의된다.
이하에서, 도전 물질들(CM1~CM8)의 높이들이 정의된다. 도전 물질들(CM1~CM8)은 기판(111)으로부터의 순서에 따라, 제 1 내지 제 8 높이를 갖는 것으로 정의된다. 기판(111)과 가장 인접한 제 1 도전 물질들(CM1)은 제 1 높이를 갖는다. 비트 라인들(BL1, BL2)과 가장 인접한 제 8 도전 물질들(CM8)은 제 8 높이를 갖는다.
필라들(PL11, PL12, PL21, PL22) 각각은 인접한 정보 저장막들(116), 그리고 인접한 도전 물질들(CM1~CM8)과 함께 하나의 셀 스트링을 구성한다. 즉, 필라들(PL11, PL12, PL21, PL22)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 복수의 셀 스트링들을 형성한다.
셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다. 셀 트랜지스터들(CT)은 도 5를 참조하여 더 상세하게 설명된다.
도 5는 도 4의 셀 트랜지스터들(CT) 중 하나를 보여주는 확대도이다. 예시적으로, 제 1 행 제 1 열의 필라(PL11)에 대응하는 복수의 셀 트랜지스터들(CT) 중 제 5 높이를 갖는 셀 트랜지스터가 도시되어 있다.
도 3 내지 도 5를 참조하면, 셀 트랜지스터는 제 5 도전 물질(CM5), 제 5 도전 물질(CM5)에 인접한 필라(PL11)의 부분, 그리고 제 5 도전 물질(CM5)과 필라(PL11) 사이에 제공되는 정보 저장막으로 구성된다.
정보 저장막들(116)은 도전 물질들(CM1~CM8) 및 필라(PL11, PL12, PL21, PL22)의 사이로부터 도전 물질들(CM1~CM8)의 상면들 및 하면들로 신장된다. 정보 저장막들(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.
셀 트랜지스터들(CT)에서, 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)은 기판(111)과 동일한 P 타입 실리콘을 포함할 수 있다. 채널막들(114)은 셀 트랜지스터들(CT)에서 바디(body)로 동작한다. 채널막들(114)은 기판(111)과 수직한 방향으로 형성되어 있다. 따라서, 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)은 수직 바디로 동작하는 것으로 정의된다. 또한, 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)에 형성되는 채널들은 수직 채널들인 것으로 정의된다.
필라들(PL11, PL12, PL21, PL22)에 인접한 제 1 서브 절연막들(117)은 터널링 절연막들로 동작한다. 예를 들면, 필라들(PL11, PL12, PL21, PL22)에 인접한 제 1 서브 절연막들(117)은 열산화막을 포함할 수 있다. 제 1 서브 절연막들(117)은 실리콘 산화막을 포함할 수 있다.
제 2 서브 절연막들(118)은 전하 저장막들로 동작한다. 예를 들면, 제 2 서브 절연막들(118)은 전하 포획막들로 동작할 수 있다. 예를 들면, 제 2 서브 절연막들(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다. 제 2 서브 절연막들(118)은 실리콘 질화막을 포함할 수 있다.
도전 물질들(CM1~CM8)에 인접한 제 3 서브 절연막들(119)은 블로킹 절연막들로 동작한다. 예시적으로, 제 3 서브 절연막들(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막들(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 제 3 서브 절연막들(119)은 실리콘 산화막을 포함할 수 있다.
예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide)를 구성할 수 있다.
복수의 도전 물질들(CM1~CM8)은 게이트들(또는 제어 게이트들)로 동작한다.
즉, 게이트(또는 제어 게이트)로 동작하는 복수의 도전 물질들(CM1~CM8), 블로킹 절연막들로 동작하는 제 3 서브 절연막들(119), 전하 저장막들로 동작하는 제 2 서브 절연막들(118), 터널링 절연막들로 동작하는 제 1 서브 절연막들(117), 그리고 수직 바디로 동작하는 채널막들(114)은 셀 트랜지스터들(CT)로 동작한다. 예시적으로, 셀 트랜지스터들(CT)은 전하 포획형 셀 트랜지스터들일 수 있다.
셀 트랜지스터들(CT)은 높이에 따라 상이한 용도로 사용될 수 있다. 예를 들면, 셀 트랜지스터들(CT) 중 상부에 제공되는 적어도 하나의 셀 트랜지스터는 스트링 선택 트랜지스터(SST)로 사용될 수 있다. 셀 트랜지스터들(CT) 중 하부에 제공되는 적어도 하나의 셀 트랜지스터는 접지 선택 트랜지스터(GST)로 사용될 수 있다. 나머지 셀 트랜지스터들은 메모리 셀 및 더미 메모리 셀로 사용될 수 있다.
도전 물질들(CM1~CM8)은 행 방향(제 1 방향)을 따라 신장되어 복수의 필라들(PL11, PL12 또는 PL21, PL22)에 결합된다. 즉, 도전 물질들(CM1~CM8)은 동일한 행의 필라들(PL11, PL12 또는 PL21, PL22)의 셀 트랜지스터들(CT)을 서로 연결하는 도전 라인들을 구성한다.
예시적으로, 도전 물질들(CM1~CM8)은 높이에 따라 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인(WL), 또는 더미 워드 라인(DWL)으로 사용될 수 있다.
도 6은 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLKa)의 제 1 예에 따른 등가 회로(BLKa1)를 보여주는 회로도이다. 도 3 내지 도 6을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS21)이 제공된다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS12, CS22)이 제공된다. 셀 스트링들(CS11, CS21, CS12, CS22)은 필라들(PL11, PL21, PL12, PL22)에 각각 대응한다.
제 1 행 제 1 열의 필라(PL11)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 1 행 제 1 열의 셀 스트링(CS11)을 구성한다. 제 1 행 제 2 열의 필라(PL12)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 1 행 제 2 열의 셀 스트링(CS12)을 구성한다. 제 2 행 제 1 열의 필라(PL21)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 2 행 제 1 열의 셀 스트링(CS21)을 구성한다. 제 2 행 제 2 열의 필라(PL22)는 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 제 2 행 제 2 열의 셀 스트링(CS22)을 구성한다.
예시적으로, 셀 스트링들(CS11, CS21, CS12, CS22)에서 제 1 및 제 2 높이의 셀 트랜지스터들은 접지 선택 트랜지스터들(GSTa, GSTb)로 동작한다. 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결된다. 예시적으로, 제 1 및 제 2 도전 물질들(CM1, CM2)이 서로 연결되어 접지 선택 라인(GSL)을 형성할 수 있다. 예시적으로, 제 1 높이의 접지 선택 트랜지스터들(GSTa)과 제 2 높이의 접지 선택 트랜지스터들(GSTb)은 서로 다른 접지 선택 라인들에 연결될 수 있다.
셀 스트링들(CS11, CS21, CS12, CS22)에서 제 3 높이의 셀 트지스터들은 제 1 더미 메모리 셀들(DMC1)로 동작한다. 제 1 더미 메모리 셀들(DMC1)은 제 1 더미 워드 라인(DWL1)에 연결된다. 예시적으로, 제 3 도전 물질(CM3)이 공통으로 연결되어 제 1 더미 워드 라인(DWL1)을 형성한다.
셀 스트링들(CS11, CS21, CS12, CS22)에서 제 4 및 제 5 높이의 셀 트랜지스터들은 제 1 및 제 2 메모리 셀들(MC1, MC2)로 동작한다. 제 1 및 제 2 메모리 셀들(MC1, MC2)은 제 1 및 제 2 워드 라인들(WL1, WL2)에 각각 연결된다. 동일한 높이를 가지며 동일한 행에 대응하는 메모리 셀들은 워드 라인을 공유한다. 동일한 높이를 가지며 상이한 행에 대응하는 메모리 셀들은 워드 라인을 공유한다. 즉, 동일한 높이의 메모리 셀들은 워드 라인을 공유한다. 예시적으로, 제 4 도전 물질들(CM4)이 공통으로 연결되어 제 1 워드 라인(WL1)을 형성한다. 제 5 도전 물질들(CM5)이 공통으로 연결되어 제 2 워드 라인(WL2)을 형성한다.
셀 스트링들(CS11, CS21, CS12, CS22)에서 제 6 높이의 셀 트지스터들은 제 2 더미 메모리 셀들(DMC2)로 동작한다. 제 2 더미 메모리 셀들(DMC2)은 제 2 더미 워드 라인(DWL2)에 연결된다. 예시적으로, 제 6 도전 물질(CM6)이 공통으로 연결되어 제 2 더미 워드 라인(DWL2)을 형성한다.
예시적으로, 셀 스트링들(CS11, CS21, CS12, CS22)에서 제 7 및 제 8 높이의 셀 트랜지스터들은 스트링 선택 트랜지스터들(SSTa, SSTb)로 동작한다. 스트링 선택 트랜지스터들(SSTa, SSTb)은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)에 연결된다. 동일한 행의 셀 스트링들은 스트링 선택 라인을 공유한다. 상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들에 각각 연결된다.
제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)은 각각 제 7 및 제 8 도전 물질들(CM7, CM8)에 대응한다. 즉, 필라들(PL11, PL12, PL21, PL22), 즉 셀 스트링들(CS11, CS12, CS21, CS22)의 행들은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)에 의해 정의되는 것으로 이해될 수 있다.
공통 소스 라인(CSL)은 셀 스트링들(CS11, CS12, CS21, CS22)에 공통으로 연결된다. 예를 들면, 제 1 내지 제 3 도핑 영역들(311~313)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 수 있다.
도 6에 도시된 바와 같이, 동일한 높이의 메모리 셀들 및 더미 메모리 셀들은 하나의 워드 라인에 공통으로 연결되어 있다. 따라서, 특정 높이의 워드 라인이 선택될 때, 선택된 워드 라인에 연결된 모든 셀 스트링들(CS11, CS12, CS21, CS22)이 선택된다.
상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들에 각각 연결되어 있다. 따라서, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 동일한 워드 라인에 연결된 셀 스트링들(CS11, CS12, CS21, CS22) 중 비선택된 행의 셀 스트링들(CS11 및 CS12, 또는 CS21 및 CS22)이 비트 라인들(BL1, BL2)로부터 전기적으로 분리된다. 그리고, 선택된 행의 셀 스트링들(예를 들면, CS21 및 CS22, 또는 CS11 및 CS12)이 비트 라인들(BL1, BL2)에 전기적으로 연결될 수 있다.
즉, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 셀 스트링들(CS11, CS12, CS21, CS22)의 행들이 선택될 수 있다. 그리고, 비트 라인들(BL1, BL2)을 선택함으로써, 선택된 행의 셀 스트링들의 열들이 선택될 수 있다.
도 6에서, 제 1 및 제 2 도전 물질들(CM1, CM2)이 접지 선택 라인(GSL), 더미 워드 라인들(DWL, DWL2), 워드 라인들(WL1, WL2), 그리고 스트링 선택 라인들(SSL1, SSL2)을 구성하는 것으로 설명되었다. 그러나, 도전 물질들(CM1~CM2) 중 접지 선택 라인(GSL), 더미 워드 라인들(DWL, DWL2), 워드 라인들(WL1, WL2), 그리고 스트링 선택 라인들(SSL1, SSL2)에 각각 대응하는 도전 물질들의 수는 한정되지 않는다.
하부의 접지 선택 트랜지스터들(GSTa) 및 상부의 접지 선택 트랜지스터들(GSTb)은 서로 다른 접지 선택 라인들에 연결될 수 있다. 즉, 서로 다른 높이의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다.
하부의 스트링 선택 트랜지스터들(SSTa) 및 상부의 스트링 선택 트랜지스터들(SSTb)은 서로 다른 스트링 선택 라인들에 연결될 수 있다. 즉, 서로 다른 높이의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결될 수 있다.
도 3 내지 도 6을 참조하면, 상부의 스트링 선택 트랜지스터들(SSTb)에 대응하는 채널막들(114)의 부분에, 채널 도핑 영역들(CD)이 형성된다. 따라서, 상부의 스트링 선택 트랜지스터들(SSTb)의 문턱 전압들은 하부의 스트링 선택 트랜지스터들(SSTa)의 문턱 전압들보다 높다.
도 7은 프로그램 금지되는 셀 스트링의 바이어스 조건과 전위를 보여주는 도면이다. 예시적으로, 제 21 셀 스트링(CS21)이 프로그램 금지되는 것으로 가정된다.
도 6 및 도 7을 참조하면, 접지 선택 라인(GSL)에 접지 전압(VSS)이 인가된다. 즉, 접지 선택 트랜지스터들(GSTa, GSTb)은 턴 오프 된다. 더미 워드 라인들(DWL1, DWL2)에 더미 워드 라인 전압(VDWL)이 인가된다. 더미 워드 라인 전압(VDWL)은 고전압일 수 있다. 워드 라인들(WL1, WL2)에 패스 전압(Vpass)이 인가된다. 패스 전압(Vpass)은 고전압일 수 있다. 스트링 선택 라인들(SSL1, SSL2)에 전원 전압(VCC)이 인가된다.
채널막들(114) 중 워드 라인들(WL1, WL2) 및 더미 워드 라인들(DWL1, DWL2)에 대응하는 부분들의 전압은 패스 전압(Vpass) 및 더미 워드 라인 전압(VDWL)에 의해 부스팅된다. 예를 들면, 채널막들(114) 중 워드 라인들(WL1, WL2) 및 더미 워드 라인들(DWL1, DWL2)에 대응하는 부분들의 전압은 고전압일 수 있다. 따라서, 채널막들(114) 중 워드 라인들(WL1, WL2) 및 더미 워드 라인들(DWL1, DWL2)에 대응하는 제 1 부분(Z1)은 고전위를 갖는다.
스트링 선택 라인들(SSL1, SSL2)에 전원 전압(VCC)이 공급된다. 하부의 스트링 선택 트랜지스터(SSTa)는 가상 턴 오프(virtual turn off) 상태이다. 따라서, 채널막들(114) 중 하부의 스트링 선택 트랜지스터(SSTa)에 대응하는 제 2 부분(Z2)의 전위는 채널막들(114)의 제 1 부분(Z1)의 전위보다 낮다.
상부의 스트링 선택 트랜지스터(SSTb)는 가상 턴 오프 상태이다. 또한, 상부의 스트링 선택 트랜지스터(SSTb)의 문턱 전압은 하부의 스트링 선택 트랜지스터(SSTa)의 문턱 전압보다 낮다. 따라서, 채널막들(114) 중 상부의 스트링 선택 트랜지스터(SSTb)에 대응하는 제 3 부분(Z3)의 전위는 채널막들(114)의 제 2 부분(Z2)의 전위보다 낮다.
비트 라인(BL1)에 전원 전압(VCC)이 공급된다. 프로그램 금지된 셀 스트링(CS21)에서, 전원 전압(VCC)은 상부의 스트링 선택 트랜지스터(SSTb)에 공급된다. 패스 전압(Vpass)에 의해 채널막들(114)의 전위가 상승함에 따라, 상부의 스트링 선택 트랜지스터(SSTb)는 가상 턴 오프 된다. 따라서, 비트 라인(BL1) 및 드레인들(320)을 포함하는 제 4 부분(Z4)의 전위는 채널막들(114)의 제 3 부분(Z3)의 전위보다 낮다.
즉, 제 1 방향을 따라서, 제 1 부분(Z1)의 전위, 하부의 스트링 선택 트랜지스터(SSTa)에 대응하는 제 2 부분(Z2)의 전위, 상부의 스트링 선택 트랜지스터(SSTb)에 대응하는 제 3 부분(Z3)의 전위, 그리고 비트 라인(BL1) 및 드레인들(320)에 대응하는 제 4 부분(Z4)의 전위가 순차적으로 제공된다. 하부 및 상부의 스트링 선택 트랜지스터들(SSTa, SSTb)에 대응하는 제 2 및 제 3 부분들(Z2, Z3)의 전위들은 제 1 방향을 따라 단계적으로 감소한다. 비트 라인(BL1)에 대응하는 제 4 부분(Z4)의 전위와 부스팅된 제 1 부분(Z2)의 전위 사이에 단계적으로 감소하는 전위들이 제공되므로, 제 1 부분(Z1)의 전위와 제 4 부분(Z4)의 전위의 차이에 의한 누설이 감소된다. 따라서, 불휘발성 메모리 장치(100)의 신뢰성이 향상된다.
도 6 및 도 7에서, 두 층의 도전 물질들(CM7, CM8)이 스트링 선택 트랜지스터들(SSTa, SSTb)로 사용되는 것으로 설명되었다. 그러나, 두 층의 도전 물질들(CM7,CM8)의 도전 물질들(CM7, CM8)이 스트링 선택 트랜지스터들(SSTa, SSTb)로 사용되는 것으로 한정되지 않는다. 셋 이상의 층들의 도전 물질들이 스트링 선택 트랜지스터들로 사용될 수 있다.
도 8은 채널 도핑 영역들(CD)을 포함하는 메모리 블록(BLK1)의 제 1 실험 결과를 보여주는 그래프이다. 도 8에서, 가로 축은 패스 전압(Vpass)의 레벨을 나타낸다. 세로 축은 프로그램 금지된 셀 스트링의 메모리 셀들의 문턱 전압 변화를 나타낸다.
제 1 박스(B1)는 하부의 스트링 선택 트랜지스터들(SSTa)의 문턱 전압들이 0.7V 이고, 상부의 스트링 선택 트랜지스터들(SSTb)의 문턱 전압들이 1.4V 인 때의 메모리 셀들의 문턱 전압 변화를 나타낸다.
제 2 박스(B2)는 하부의 스트링 선택 트랜지스터들(SSTa)의 문턱 전압들이 1.4V 이고, 상부의 스트링 선택 트랜지스터들(SSTb)의 문턱 전압들이 0.7V 인 때의 메모리 셀들의 문턱 전압 변화를 나타낸다.
제 3 박스(B3)는 하부의 스트링 선택 트랜지스터들(SSTa)의 문턱 전압들이 1.2V 이고, 상부의 스트링 선택 트랜지스터들(SSTb)의 문턱 전압들이 1.2V 인 때의 메모리 셀들의 문턱 전압 변화를 나타낸다.
도 8에 도시된 바와 같이, 패스 전압(Vpass)의 레벨이 7V, 9V, 그리고 11V일 때, 제 1 박스(B1)의 높이는 제 2 및 제 3 박스들(B2, B3)의 높이들보다 낮다. 즉, 채널 도핑 영역(CD)으로 인해 하부의 스트링 선택 트랜지스터들(SSTa)의 문턱 전압들이 상부의 스트링 선택 트랜지스터들(SSTb)의 문턱 전압들보다 낮을 때, 프로그램 교란이 감소된다.
도 9는 채널 도핑 영역들(CD)을 포함하는 메모리 블록(BLK1)의 제 2 실험 결과를 보여주는 그래프이다. 도 9에서, 가로 축은 패스 전압(Vpass)의 레벨을 나타낸다. 세로 축은 프로그램 금지된 셀 스트링의 메모리 셀들의 문턱 전압들을 나타낸다.
기준 문턱 전압(RVth)은 소거된 메모리 셀들의 기준이 되는 문턱 전압을 가리킨다. 즉, 소거 시에, 메모리 셀들은 기준 문턱 전압(RVth) 보다 낮은 문턱 전압을 갖도록 소거된다.
제 1 선(L1)은 하부의 스트링 선택 트랜지스터들(SSTa)의 문턱 전압들이 0.7V 이고, 상부의 스트링 선택 트랜지스터들(SSTb)의 문턱 전압들이 1.4V 인 때의 메모리 셀들의 문턱 전압들을 나타낸다.
제 2 선(L2)은 하부의 스트링 선택 트랜지스터들(SSTa)의 문턱 전압들이 1.4V 이고, 상부의 스트링 선택 트랜지스터들(SSTb)의 문턱 전압들이 0.7V 인 때의 메모리 셀들의 문턱 전압들을 나타낸다.
제 3 선(L3)은 하부의 스트링 선택 트랜지스터들(SSTa)의 문턱 전압들이 1.2V 이고, 상부의 스트링 선택 트랜지스터들(SSTb)의 문턱 전압들이 1.2V 인 때의 메모리 셀들의 문턱 전압들을 나타낸다.
도 9에 도시된 바와 같이, 패스 전압(Vpass)의 레벨이 7V 이상일 때, 제 1 선(L1)의 높이가 제 2 및 제 3 선들(L2, L3)의 높이들보다 낮다. 즉, 채널 도핑 영역(CD)으로 인해 하부의 스트링 선택 트랜지스터들(SSTa)의 문턱 전압들이 상부의 스트링 선택 트랜지스터들(SSTb)의 문턱 전압들보다 낮을 때, 프로그램 금지된 메모리 셀들의 문턱 전압 상승(즉, 프로그램 교란)이 최소화된다.
도 10는 채널 도핑 영역들(CD)을 포함하는 메모리 블록(BLK1)의 제 3 실험 결과를 보여주는 그래프이다. 도 10에서, 가로 축은 시간을 나타낸다. 세로 축은 채널의 전위를 나타낸다. 예시적으로, 세로 축은 메모리 셀들에 대응하는 채널막들(114)의 부분들의 전위를 나타낸다.
도 6 및 도 10을 참조하면, 제 4 선(L4)은 하부의 스트링 선택 트랜지스터(SSTa)의 문턱 전압이 상부의 스트링 선택 트랜지스터(SSTb)의 문턱 전압보다 높고, 그리고 제 2 더미 워드 라인(DWL2)에 3V가 인가된 때의 채널 전위를 보여준다. 제 5 선(L5)은 하부의 스트링 선택 트랜지스터(SSTa)의 문턱 전압이 상부의 스트링 선택 트랜지스터(SSTb)의 문턱 전압보다 낮고, 그리고 제 2 더미 워드 라인(DWL2)에 3V가 인가된 때의 채널의 전위를 보여준다.
제 4 선(L4)의 높이는 제 5 선(L5)의 높이보다 낮다. 즉, 하부의 스트링 선택 트랜지스터(SSTa)의 문턱 전압이 상부의 스트링 선택 트랜지스터(SSTb)의 문턱 전압보다 낮을때, 채널 전위가 더 높다. 예시적으로, 부스팅된 채널로부터의 누설 감소로 인해, 채널 전위가 상승할 수 있다.
제 6 선(L6)은 하부의 스트링 선택 트랜지스터(SSTa)의 문턱 전압이 상부의 스트링 선택 트랜지스터(SSTb)의 문턱 전압보다 높고, 그리고 제 2 더미 워드 라인(DWL2)에 6V가 인가된 때의 채널 전위를 보여준다. 제 7 선(L7)은 하부의 스트링 선택 트랜지스터(SSTa)의 문턱 전압이 상부의 스트링 선택 트랜지스터(SSTb)의 문턱 전압보다 낮고, 그리고 제 2 더미 워드 라인(DWL2)에 6V가 인가된 때의 채널의 전위를 보여준다.
제 6 선(L6)의 높이는 제 7 선(L7)의 높이보다 낮다. 즉, 하부의 스트링 선택 트랜지스터(SSTa)의 문턱 전압이 상부의 스트링 선택 트랜지스터(SSTb)의 문턱 전압보다 낮을때, 채널 전위가 더 높다. 예시적으로, 부스팅된 채널로부터의 누설 감소로 인해, 채널 전위가 상승할 수 있다.
제 8 선(L8)은 하부의 스트링 선택 트랜지스터(SSTa)의 문턱 전압이 상부의 스트링 선택 트랜지스터(SSTb)의 문턱 전압보다 높고, 그리고 제 2 더미 워드 라인(DWL2)에 11V가 인가된 때의 채널 전위를 보여준다. 제 9 선(L9)은 하부의 스트링 선택 트랜지스터(SSTa)의 문턱 전압이 상부의 스트링 선택 트랜지스터(SSTb)의 문턱 전압보다 낮고, 그리고 제 2 더미 워드 라인(DWL2)에 11V가 인가된 때의 채널의 전위를 보여준다.
제 8 선(L8)의 높이는 제 9 선(L9)의 높이보다 낮다. 즉, 하부의 스트링 선택 트랜지스터(SSTa)의 문턱 전압이 상부의 스트링 선택 트랜지스터(SSTb)의 문턱 전압보다 낮을때, 채널 전위가 더 높다. 예시적으로, 부스팅된 채널로부터의 누설 감소로 인해, 채널 전위가 상승할 수 있다.
제 2 더미 워드 라인(DWL2)에 인가되는 전압이 증가할수록, 채널 도핑 영역들(CD)에 의해 채널 전위가 상승하는 효과가 증가한다. 즉, 제 2 더미 워드 라인(DWL2)에 인가되는 전압이 증가할수록, 채널 도핑 영역들(CD)에 의해 감소되는 누설 전류의 양이 증가한다. 따라서, 채널 도핑 영역들(CD)이 제공되면, 제 2 더미 워드 라인(DWL2)에 인가되는 전압의 윈도우가 확대될 수 있다.
도 11 내지 도 17은 도 3 내지 도 5를 참조하여 설명된 메모리 블록(BLK1)을 형성하는 과정을 보여주는 단면도들이다. 도 11을 참조하면, 기판(111) 상에 절연 물질들(112, 112a) 및 희생막들(SL)이 교대로 적층된다. 예시적으로, 절연 물질들(112, 112a) 중 최하부의 절연 물질(112a)의 두께는 다른 절연 물질들보다 얇을 수 있다. 예시적으로, 절연 물질들(112, 112a)은 실리콘 산화물을 포함한다. 희생막들(112)은 실리콘 질화물을 포함한다.
도 12를 참조하면, 기판(111)과 수직한 방향으로 제 1 및 제 2 절연 물질들(112, 112a)을 관통하는 활성 홀들(AH)이 형성된다. 활성 홀들(AH)은 기판(111)을 노출하도록 형성된다.
활성 홀들(AH)의 내부면들 상에 채널막들(114)이 각각 형성된다. 채널막들(114)은 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 채널막들(114)은 실리콘을 포함할 수 있다. 채널막들(114)의 내부에 내부 물질들(115)이 각각 제공된다. 내부 물질들(115)은 반도체 산화물, 반도체 질화물, 에어 갭 등과 같은 절연 물질을 포함할 수 있다. 특정 활성 홀 내의 채널막 및 내부 물질은 하나의 필라를 구성한다. 즉, 채널막들(114) 및 내부 물질들(115)은 필라들(PL11, PL12, PL21, PL22)을 구성한다.
이후에, 채널 도핑 영역들(CD)이 형성된다. 예시적으로, 희생막들(SL) 중 상부의 적어도 하나의 희생막에 대응하는 채널막들(114)의 부분들에 채널 도핑 영역들(CD)이 형성되도록, 불순물이 주입될 수 있다. 예를 들면, 붕소(Phosphrous)와 같은 3족 원소들이 주입될 수 있다.
도 13을 참조하면, 기판(111)과 수직한 방향으로 절연 물질들(112, 112a) 및 희생막들(SL)을 관통하는 전극 분리홀들(EDH)이 형성된다. 전극 분리홀들(EDH)은 기판(111)을 노출하도록 형성된다. 전극 분리홀들(EDH)은 필라들(PL11, PL12, PL21, PL22)의 사이에서 제 1 방향으로 신장된다. 즉, 전극 분리홀들(EDH)은 제 1 방향을 따라 절연 물질들(112, 112a) 및 희생막들(SL)을 분리한다. 다른 관점에서, 전극 분리홀들(EDH)은 제 1 방향을 따라 필라들(PL11, PL12, PL21, PL22)을 분리한다.
도 14를 참조하면, 희생막들(SL)이 선택적으로 제거된다. 예시적으로, 절연 물질들(112, 112a) 및 희생막들(SL)에 대해 선택적인 식각비를 갖는 물질이 전극 분리홀들(EDH)을 통해 주입되어, 희생막들(SL)이 제거될 수 있다. 이로 인해, 기판(111)의 상면, 필라들(PL11, PL12, PL21, PL22)의 외측면들, 절연 물질들(112)의 상면들, 하면들 및 필라들(PL11, PL12, PL21, PL22)과 대향하는 측면들, 그리고 절연 물질들(112a)의 상면들 및 필라들(PL11, PL12, PL21, PL22)과 대향하는 측면들이 노출된다.
도 15을 참조하면, 기판(111), 절연 물질들(112, 112a), 그리고 필라들(PL11, PL12, PL21, PL22)의 노출된 표면 상에 정보 저장막들(116)이 콘포말하게 형성된다. 즉, 기판(111)의 상면, 필라들(PL11, PL12, PL21, PL22)의 측면들, 절연 물질들(112)의 상면들, 하면들 및 필라들(PL11, PL12, PL21, PL22)과 대향하는 측면들, 그리고 절연 물질들(112a)의 상면들 및 필라들(PL11, PL12, PL21, PL22)과 대향하는 측면들에 정보 저장막들(116)이 콘포말하게 형성된다.
도 16을 참조하면, 정보 저장막들(116)의 노출된 표면 상에 도전막(CM)이 형성된다. 도전막(CM)은 전극 분리홀들(EDH, 도 15 참조)을 채우며, 또한 제 1 절연 물질들(112)의 사이를 채운다. 다른 관점에서, 도전막(CM)은 정보 저장막들(116)의 사이를 채운다.
도 17을 참조하면, 평탄화 공정을 통해, 제 1 절연 물질들(112) 중 최상부의 절연 물질의 상부에 형성된 정보 저장막들(116) 및 도전막(CM)이 제거될 수 있다. 그리고, 기판(111)과 수직한 방향으로 제 1 절연 물질들(112) 및 도전막(CM)을 관통하는 워드 라인 컷(WL cut)이 형성된다. 워드 라인 컷(WL cut)은 기판(111)을 노출하도록 형성된다. 워드 라인 컷(WL cut)은 필라들(PL11, PL12, PL21, PL22)의 사이에서 제 1 방향으로 신장된다. 즉, 워드 라인 컷(WL cut)은 제 1 방향을 따라 제 1 제 2 절연 물질들(112) 및 도전막(CM)을 분리한다. 다른 관점에서, 워드 라인 컷(WL cut)은 필라들(PL11, PL12, PL21, PL22)을 분리한다. 도전막(CM)은 워드 라인 컷(WL cut)에 의해 분리되어 도전 물질들(CM1~CM8)을 각각 형성한다.
예시적으로, 워드 라인 컷(WL cut)은 전극 분리홀(EDH, 도 15 참조)에 대응하는 영역에 형성될 수 있다. 예시적으로, 워드 라인 컷(WL cut)이 형성될 때, 정보 저장막들(116) 중 제 1 절연 물질들(112)의 필라들(PL11, PL12, PL21, PL22)과 대향하는 측면들에 제공된 정보 저장막이 제거될 수 있다.
도 4를 다시 참조하면, 워드 라인 컷(WL cut)을 통해 특정 원소들이 주입되어 도핑 영역들(311~313)이 형성된다. 도핑 영역들(311~313)은 기판(111)과 서로 다른 도전형을 가질 수 있다. 이후에, 워드 라인 컷(WL cut)은 절연 물질에 의해 채워질 수 있다.
필라들(PL11, PL12, PL21, PL22)의 상부에 드레인들(320)이 형성된다. 드레인들(320)은 채널막들(114)과 서로 다른 도전형을 갖는 반도체 물질을 포함할 수 있다. 필라들(PL11, PL12, PL21, PL22)은 도핑 영역들(311~313)과 동일한 도전형을 갖는 반도체 물질을 포함할 수 있다. 드레인들(320)은 필라들(PL11, PL12, PL21, PL22)의 채널막들(114)의 상부로 확장될 수 있다.
드레인들(320) 상에 비트 라인들(BL1, BL2)이 형성된다. 비트 라인들(BL1, BL2)은 폴리 실리콘, 금속 물질 등과 같은 도전 물질을 포함할 수 있다.
도핑 영역들(311~313), 드레인들(320), 그리고 비트 라인들(BL1, BL2)이 형성되면, 도 3 및 도 4를 참조하여 설명된 구조를 갖는 메모리 블록(BLK1)을 포함하는 불휘발성 메모리 장치가 제공된다.
상술된 제조 방법에서, 채널 도핑 영역들(CD)은 채널막들(114) 및 내부 물질들(115)이 형성된 후에 형성되는 것으로 설명되었다. 그러나, 채널 도핑 영역들(CD)이 형성되는 순서는 한정되지 않는다. 채널 도핑 영역들(CD)은 채널막들(114)의 상부면들이 노출되어 있는 한, 어느 때에도 형성될 수 있다.
도 18은 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도의 제 2 예이다. 필라들(PL11, PL12, PL21, PL22)에서 내부 물질들(115)이 제공되지 않는 것을 제외하면, 도 18에 도시된 단면도는 도 4에 도시된 단면도와 동일하다. 또한, 등가 회로는 도 6에 도시된 등가 회로(BLKa1)와 동일하다.
도 3. 도 6, 그리고 도 18을 참조하면, 필라들(PL11, PL12, PL21, PL22)은 채널막들(114)로 구성된다. 채널막들(114)은 진성 반도체를 포함할 수 있다. 도전 물질들(CM1~CM8) 중 상부의 적어도 하나의 도전 물질에 대응하는 필라들(PL11, PL12, PL21, PL22)의 부분들은 다른 부분들과 다른 구조를 갖는다. 도전 물질들(CM1~CM8) 중 상부의 적어도 하나의 도전 물질에 대응하는 채널막들(114)의 부분에 채널 도핑 영역들(CD)이 형성된다. 채널 도핑 영역들(CD)은 P 도전형을 가질 수 있다. 도 4를 참조하여 설명된 바와 같이, 채널 도핑 영역들(CD)의 도핑 농도는 제 1 방향을 따라 점차적으로 증가한 후 점차적으로 감소할 수 있다.
제 7 및 제 8 도전 물질들(CM7, CM8)은 스트링 선택 트랜지스터들(SSTa, SSTb)로 동작한다. 하부의 스트링 선택 트랜지스터들(SSTa)의 문턱 전압들은 상부의 스트링 선택 트랜지스터들(SSTb)의 문턱 전압들보다 낮다. 따라서, 프로그램 금지된 셀 스트링의 누설 전류가 감소되고, 불휘발성 메모리 장치(100)의 신뢰성이 향상된다.
도 19는 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도의 제 3 예이다. 등가 회로는 도 6에 도시된 등가 회로(BLKa1)와 동일하다. 도 3, 도 6, 그리고 도 19를 참조하면, 하부 필라들(PL11a, PL12a, PL21a, PL22a) 및 상부 필라들(PL11b, PL12b, PL21b, PL22b)이 제공된다.
기판(111) 상에 하부 필라들(PL11a, PL12a, PL21a, PL22a)이 제공된다. 하부 필라들(PL11a, PL12a, PL21a, PL22a)은 하부 채널막들(114a) 및 하부 내부물질들(115a)을 포함한다. 하부 채널막들(114a)은 기판(111)과 동일한 도전형을 갖는 반도체 물질 또는 진성 반도체를 포함한다. 하부 채널막들(114a)은 제 2 방향의 바디로 동작한다. 하부 내부 물질들(115a)은 절연 물질을 포함한다.
하부 필라들(PL11a, PL12a, PL21a, PL22a) 상에 상부 필라들(PL11b, PL12b, PL21b, PL22b)이 제공된다. 상부 필라들(PL11b, PL12b, PL21b, PL22b)은 상부 채널막들(114b) 및 상부 내부 물질들(115b)을 포함한다. 상부 채널막들(114b)은 기판과 동일한 도전형을 갖는 반도체 물질(111) 또는 진성 반도체를 포함한다. 상부 채널막들(114b)은 제 2 방향의 바디로 동작한다. 상부 내부 물질들(115b)은 절연 물질을 포함한다.
하부 채널막들(114a) 및 상부 채널막들(114b)은 서로 연결되어 제 2 방향의 바디로 동작한다. 예시적으로, 하부 필라들(PL11a, PL12a, PL21a, PL22a)의 상부에 반도체 패드(SP)가 제공될 수 있다. 반도체 패드(SP)는 기판(111)과 동일한 도전형을 갖는 반도체 물질 또는 진성 반도체를 포함한다. 하부 채널막들(114a) 및 상부 채널막들(114b)은 반도체 패드(SP)를 통해 결합될 수 있다.
도전 물질들(CM1~CM8) 중 상부의 적어도 하나의 도전 물질에 대응하는 상부 필라들(PL11b, PL12b, PL21b, PL22b)의 부분들은 다른 부분들과 다른 구조를 갖는다. 도전 물질들(CM1~CM8) 중 상부의 적어도 하나의 도전 물질에 대응하는 상부 채널막들(114b)의 부분에 채널 도핑 영역들(CD)이 형성된다. 채널 도핑 영역들(CD)은 P 도전형을 가질 수 있다. 도 4를 참조하여 설명된 바와 같이, 채널 도핑 영역들(CD)의 도핑 농도는 제 1 방향을 따라 점차적으로 증가한 후 점차적으로 감소할 수 있다.
제 7 및 제 8 도전 물질들(CM7, CM8)은 스트링 선택 트랜지스터들(SSTa, SSTb)로 동작한다. 하부의 스트링 선택 트랜지스터들(SSTa)의 문턱 전압들은 상부의 스트링 선택 트랜지스터들(SSTb)의 문턱 전압들보다 낮다. 따라서, 프로그램 금지된 셀 스트링의 누설 전류가 감소되고, 불휘발성 메모리 장치(100)의 신뢰성이 향상된다.
도 18을 참조하여 설명된 바와 같이, 하부 필라들(PL11a, PL12a, PL21a, PL22a) 및 상부 필라들(PL11b, PL12b, PL21b, PL22b)에 하부 내부 물질들(115a) 및 상부 내부 물질들(115b)이 제거될 수 있다. 즉, 하부 필라들(PL11a, PL12a, PL21a, PL22a) 상에 상부 필라들(PL11b, PL12b, PL21b, PL22b)은 하부 채널막들(114a) 및 상부 채널막들(114b)로 구성될 수 있다.
도 20은 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도의 제 4 예이다. 도 4에 도시된 단면도의 제 1 예와 비교하면, 최상부의 도전 물질들(CM8)에 대응하는 채널막들(114)의 부분들의 상부에 채널 도핑 영역들(CD)이 제공된다.
도 21은 도 20의 단면도에 대응하는 등가 회로(BKLa2)를 보여준다. 도 3, 도 20, 그리고 도 21을 참조하면, 최하부의 도전 물질들(CM1)은 접지 선택 라인(GSL)을 구성하고, 최상부의 도전 물질들(CM8)은 스트링 선택 라인들(SSL1, SSL2)을 구성한다. 즉, 셀 스트링들(CS11, CS12, CS21, CS22) 각각에서 하나의 스트링 선택 트랜지스터가 제공된다.
스트링 선택 트랜지스터들(SST)을 구성하는 제 8 도전 물질들(CM8)에 대응하는 채널막들(114)의 부분들의 상부에 채널 도핑 영역들(CD)이 제공된다. 채널 도핑 영역들(CD)로 인해, 제 8 도전 물질들(CM8)의 상부의 문턱 전압은 제 8 도전 물질들(CM8)의 하부의 문턱 전압보다 높다. 따라서, 프로그램 금지된 셀 스트링의 누설 전류가 감소되고, 불휘발성 메모리 장치(100)의 신뢰성이 향상된다.
예시적으로, 도 18을 참조하여 설명된 바와 같이, 필라들(PL11, PL12, PL21, PL22)은 채널막들(114)로 구성될 수 있다. 도 19를 참조하여 설명된 바와 같이, 필라들은 하부 필라들(PL11a, PL12a, PL21a, PL22a) 및 상부 필라들(PL11b, PL12b, PL21b, PL22b)을 포함할 수 있다.
도 22는 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도의 제 5 예이다. 등가 회로는 도 6에 도시된 등가 회로(BLKa1)와 동일하다. 도 3, 도 6, 그리고 도 22를 참조하면, 상부의 적어도 하나의 도전 물질에 대응하는 필라들(PL11, PL12, PL21, PL22)의 부분들의 구조는 다른 부분들의 구조와 다르다. 예시적으로, 상부의 적어도 하나의 도전 물질에 대응하는 필라들(PL11, PL12, PL21, PL22)의 부분들의 내부 측벽들에 제 2 채널막들(114u)이 제공된다. 제 2 채널막들(114u)은 채널막들(114)과 동일한 물질을 포함할 수 있다.
제 8 도전 물질들(CM8)에 대응하는 필라들(PL11, PL12, PL21, PL22)의 부분들에서, 제 2 채널막들(114u)은 채널막들(114)과 함께 수직 바디로 동작한다. 즉, 상부의 스트링 선택 트랜지스터들(SSTb)의 수직 바디의 두께는 하부의 스트링 선택 트랜지스터들(SSTa)의 두께보다 두껍다. 이때, 상부의 스트링 선택 트랜지스터들(SSTb)의 문턱 전압들은 하부의 스트링 선택 트랜지스터들(SSTa)의 문턱 전압들보다 높다. 따라서, 프로그램 금지된 셀 스트링의 누설 전류가 감소되고, 불휘발성 메모리 장치(100)의 신뢰성이 향상된다.
예시적으로, 도 19를 참조하여 설명된 바와 같이, 필라들은 하부 필라들(PL11a, PL12a, PL21a, PL22a) 및 상부 필라들(PL11b, PL12b, PL21b, PL22b)을 포함할 수 있다.
도 23은 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도의 제 6 예이다. 등가 회로는 도 21에 도시된 등가 회로(BLKa2)와 동일하다. 도 3, 도 21, 그리고 도 23을 참조하면, 상부의 적어도 하나의 도전 물질에 대응하는 필라들(PL11, PL12, PL21, PL22)의 부분들의 구조는 다른 부분들의 구조와 다르다.
최하부의 도전 물질들(CM1)은 접지 선택 라인(GSL)을 구성하고, 최상부의 도전 물질들(CM8)은 스트링 선택 라인들(SSL1, SSL2)을 구성한다. 셀 스트링들(CS11, CS12, CS21, CS22) 각각에서 하나의 스트링 선택 트랜지스터가 제공된다.
스트링 선택 트랜지스터들(SST)을 구성하는 제 8 도전 물질들(CM8)에 대응하는 필라들(PL11, PL12, PL21, PL22)의 부분들의 상부에 제 2 채널막들(114u)이 제공된다. 제 2 채널막들(114u)로 인해, 제 8 도전 물질들(CM8)의 상부의 문턱 전압은 제 8 도전 물질들(CM8)의 하부의 문턱 전압보다 높다. 따라서, 프로그램 금지된 셀 스트링의 누설 전류가 감소되고, 불휘발성 메모리 장치(100)의 신뢰성이 향상된다.
예시적으로, 도 19를 참조하여 설명된 바와 같이, 필라들은 하부 필라들(PL11a, PL12a, PL21a, PL22a) 및 상부 필라들(PL11b, PL12b, PL21b, PL22b)을 포함할 수 있다.
도 24는 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도의 제 7 예이다. 도 25는 도 24의 단면도에 대응하는 등가 회로(BLKa3)를 보여준다. 도 3, 도 6, 도 24, 그리고 도 25를 참조하면, 필라들(PL11, PL12, PL21, PL22)은 채널막들(114) 및 내부 물질들(115)을 포함한다. 채널막들(114)은 진성 반도체를 포함할 수 있다. 채널막들(114)은 P 도전형을 가질 수 있다. 도 4에 도시된 단면도와 비교하면, 채널막들(114)에 채널 도핑 영역들(CD)이 제공되지 않는다.
도 6의 등가 회로(BLKa1)와 비교하면, 등가 회로(BLKa3)에서 서로 다른 높이의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다. 제 1 행의 셀 스트링들(CS11, CS12)의 하부의 스트링 선택 트랜지스터들은 제 1a 스트링 선택 라인(SSL1a)에 연결된다. 제 2 행의 셀 스트링들(CS21, CS22)의 하부의 스트링 선택 트랜지스터들은 제 2a 스트링 선택 라인(SSL2a)에 연결된다. 제 1 행의 셀 스트링들(CS11, CS12)의 상부의 스트링 선택 트랜지스터들은 제 1b 스트링 선택 라인(SSL1b)에 연결된다. 제 2 행의 셀 스트링들(CS21, CS22)의 상부의 스트링 선택 트랜지스터들은 제 2b 스트링 선택 라인(SSL2b)에 연결된다.
도 26은 스트링 선택 트랜지스터들(SSTa, SSTb)의 문턱 전압들을 조절하는 방법을 보여주는 순서도이다. 도 24를 참조하면, S110 단계에서 하부 스트링 선택 트랜지스터들(SSTa)이 제 1 문턱 전압으로 프로그램된다. S120 단계에서, 상부 스트링 선택 트랜지스터들(SSTb)이 제 1 문턱 전압보다 높은 제 2 문턱 전압으로 프로그램된다.
예시적으로, 하부 및 상부 트랜지스터들(SSTa, SSTb)은 열 전자 주입 방식에 의해 프로그램될 수 있다. 하부 및 상부 트랜지스터들(SSTa, SSTb)은 도 26에 도시된 순서에 따라, 또는 그 반대 순서에 따라 프로그램될 수 있다.
도 27은 스트링 선택 트랜지스터들(SSTa, SSTb)이 프로그램될 때의 전압 조건들을 보여주는 테이블이다. 도 26에서, 하부의 스트링 선택 트랜지스터들(SSTa)이 프로그램될 때의 전압 조건들과, 상부의 스트링 선택 트랜지스터들(SSTb)이 프로그램될 때의 전압 조건들이 기재되어 있다.
도 28은 하부의 스트링 선택 트랜지스터들(SSTa)이 프로그램될 때의 셀 스트링(CS21)을 보여주는 도면이다. 예시적으로, 셀 스트링(CS21)과 그에 대응하는 전위가 도시되어 있다.
도 27 및 도 28을 참조하면, 공통 소스 라인(CSL)에 공통 소스 라인 전압(VCSL)이 공급된다. 공통 소스 라인 전압(VCSL)은 고전압일 수 있다. 공통 소스 라인 전압(VCSL)은 비선택 읽기 전압(Vread)일 수 있다. 예시적으로, 공통 소스 라인 전압(VCSL)은 7V인 것으로 가정한다.
접지 선택 라인(GSL)에 접지 선택 라인 전압(VGSL)이 공급된다. 접지 선택 라인 전압(VGSL)은 고전압일 수 있다. 접지 선택 라인 전압(VGSL)은 비선택 읽기 전압(Vread)일 수 있다. 예시적으로, 접지 선택 라인 전압(VGSL)은 7V인 것으로 가정한다.
워드 라인들(WL1, WL2)에 워드 라인 전압(VWL)이 공급된다. 워드 라인 전압(VWL)은 고전압일 수 있다. 워드 라인 전압(VWL)은 비선택 읽기 전압(Vread)일 수 있다. 예시적으로, 워드 라인 전압(VWL)은 7V인 것으로 가정한다.
더미 워드 라인들(DWL1, DWL2)에 더미 워드 라인 전압(VDWL)이 공급된다. 더미 워드 라인 전압(VDWL)은 고전압일 수 있다. 더미 워드 라인 전압(VDWL)은 비선택 읽기 전압(Vread)일 수 있다. 예시적으로, 더미 워드 라인 전압(VDWL)은 7V인 것으로 가정한다.
선택된 셀 스트링(CS21)의 하부의 스트링 선택 라인(예를 들면, SSL2a)에 제 1 스트링 선택 라인 전압(VSSL1)이 공급된다. 제 1 스트링 선택 라인 전압(VSSL1)은 고전압일 수 있다. 제 1 스트링 선택 라인 전압(VSSL1)은 비선택 읽기 전압(Vread)일 수 있다. 예시적으로, 제 1 스트링 선택 라인 전압(VSSL1)은 7V인 것으로 가정한다.
선택된 셀 스트링(CS21)의 상부의 스트링 선택 라인(SSL2b)에 제 2 스트링 선택 라인 전압(VSSL2)이 공급된다. 제 2 스트링 선택 라인 전압(VSSL2)은 접지 전압(VSS)일 수 있다.
비트 라인들(BL1, BL2)에 제 1 비트 라인 전압(VBL1)이 공급된다. 제 1 비트 라인 전압(VBL1)은 접지 전압(VSS)일 수 있다.
셀 스트링(CS21)의 제 1 내지 제 7 도전 물질들(CM1~CM7)에 고전압(예를 들면, 7V)이 공급된다. 따라서, 공통 소스 라인(CSL)을 구성하는 도핑 영역들(312, 313)에 공급되는 고전압(예를 들면, 7V)이 제 7 도전 물질들(CM7)에 대응하는 채널막들(114)의 부분까지 전달된다. 즉, 제 1 내지 제 7 도전 물질들(CM1~CM7)에 대응하는 채널막들(114)의 제 1 부분(Z5)은 고전위를 갖는다.
셀 스트링(CS21)의 제 8 도전 물질들(CM8)에 접지 전압(VSS)이 공급된다. 비트 라인들(BL1, BL2)에 접지 전압(VSS)이 공급된다. 셀 스트링(CS21)의 제 8 도전 물질들(CM8)에 대응하는 채널막들(114)의 제 2 부분(Z6)은 저전위를 갖는다.
채널막들(114)의 제 1 부분(Z5)과 제 2 부분(Z6) 사이에서 전위차가 발생한다. 전위차로 인해, 채널막들(114)의 제 1 부분(Z5)과 제 2 부분(Z6) 사이에서 열전자가 발생할 수 있다. 발생된 열 전자는 셀 스트링(CS21)의 제 7 도전 물질(CM7)에 인가되는 고전압(예를 들면, 7V)에 의해 셀 스트링(CS21)의 하부의 스트링 선택 트랜지스터(SSTa)에 주입될 수 있다. 즉, 셀 스트링(CS21)의 하부의 스트링 선택 트랜지스터(SSTa)는 열 전자 프로그램된다.
도 29는 상부의 스트링 선택 트랜지스터들(SSTa)이 프로그램될 때의 셀 스트링(CS21)을 보여주는 도면이다. 예시적으로, 셀 스트링(CS21)과 그에 대응하는 전위가 도시되어 있다.
도 27 및 도 29를 참조하면, 공통 소스 라인(CSL)에 공통 소스 라인 전압(VCSL)이 공급된다. 공통 소스 라인 전압(VCSL)은 접지 전압(VSS)일 수 있다.
접지 선택 라인(GSL)에 접지 선택 라인 전압(VGSL)이 공급된다. 접지 선택 라인 전압(VGSL)은 고전압일 수 있다. 접지 선택 라인 전압(VGSL)은 비선택 읽기 전압(Vread)일 수 있다. 예시적으로, 접지 선택 라인 전압(VGSL)은 7V인 것으로 가정한다.
워드 라인들(WL1, WL2)에 워드 라인 전압(VWL)이 공급된다. 워드 라인 전압(VWL)은 고전압일 수 있다. 워드 라인 전압(VWL)은 비선택 읽기 전압(Vread)일 수 있다. 예시적으로, 워드 라인 전압(VWL)은 7V인 것으로 가정한다.
더미 워드 라인들(DWL1, DWL2)에 더미 워드 라인 전압(VDWL)이 공급된다. 더미 워드 라인 전압(VDWL)은 고전압일 수 있다. 더미 워드 라인 전압(VDWL)은 비선택 읽기 전압(Vread)일 수 있다. 예시적으로, 더미 워드 라인 전압(VDWL)은 7V인 것으로 가정한다.
선택된 셀 스트링(CS21)의 하부의 스트링 선택 라인(예를 들면, SSL2a)에 제 3 스트링 선택 라인 전압(VSSL3)이 공급된다. 제 3 스트링 선택 라인 전압(VSSL3)은 접지 전압(VSS)일 수 있다.
선택된 셀 스트링(CS21)의 상부의 스트링 선택 라인(SSL2b)에 제 4 스트링 선택 라인 전압(VSSL4)이 공급된다. 제 4 스트링 선택 라인 전압(VSSL4)은 고전압일 수 있다. 제 4 스트링 선택 라인 전압(VSSL4)은 비선택 읽기 전압(Vread)일 수 있다. 예시적으로, 제 4 스트링 선택 라인 전압(VSSL4)은 7V인 것으로 가정한다.
비트 라인들(BL1, BL2)에 제 2 비트 라인 전압(VBL2)이 공급된다. 제 2 비트 라인 전압(VBL2)은 고전압일 수 있다. 제 2 비트 라인 전압(VBL2)은 비선택 읽기 전압(Vread)일 수 있다. 예시적으로, 제 2 비트 라인 전압(VBL2)은 7V인 것으로 가정한다.
셀 스트링(CS21)의 제 1 내지 제 6 도전 물질들(CM1~CM6)에 고전압(예를 들면, 7V)이 공급된다. 따라서, 공통 소스 라인(CSL)을 구성하는 도핑 영역들(312, 313)에 공급되는 접지 전압(VSS)이 제 6 도전 물질들(CM6)에 대응하는 채널막들(114)의 부분까지 전달된다. 즉, 셀 스트링(CS21)의 제 1 내지 제 6 도전 물질들(CM1~CM6)에 대응하는 채널막들(114)의 제 3 부분(Z7)은 저전위, 더 상세하게는 접지 전위를 갖는다.
셀 스트링(CS21)의 제 7 도전 물질들(CM7)에 접지 전압(VSS)이 공급된다. 셀 스트링(CS21)의 제 7 도전 물질들(CM7)에 대응하는 하부의 스트링 선택 트랜지스터(SST2a)는 턴 오프 된다. 셀 스트링(CS21)의 제 7 도전 물질들(CM7)에 대응하는 채널막들(114)의 제 4 부분(Z8)은 접지 전위보다 낮은 저전위를 갖는다.
셀 스트링(CS21)의 제 8 도전 물질들(CM8)에 고전압(예를 들면, 7V)이 공급된다. 비트 라인들(BL1, BL2)에 고전압(예를 들면, 7V)이 공급된다. 따라서, 셀 스트링(CS21)에서 제 8 도전 물질들(CM8)에 대응하는 채널막들(114)의 제 5 부분(Z9)은 고전위를 갖는다.
채널막들(114)의 제 4 부분(Z8)과 제 5 부분(Z9) 사이에서 전위차가 발생한다. 전위차로 인해, 채널막들(114)의 제 4 부분(Z8)과 제 5 부분(Z9) 사이에서 열전자가 발생할 수 있다. 발생된 열 전자는 셀 스트링(CS21)의 제 8 도전 물질(CM8)에 인가되는 고전압(예를 들면, 7V)에 의해 셀 스트링(CS21)의 상부의 스트링 선택 트랜지스터(SSTb)에 주입될 수 있다. 즉, 셀 스트링(CS21)의 상부의 스트링 선택 트랜지스터(SSTb)는 열 전자 프로그램된다.
도 30은 상부의 스트링 선택 트랜지스터들(SSTb)을 프로그램한 결과를 보여주는 그래프이다. 도 30에서, 가로 축은 프로그램 횟수를 나타내며, 세로 축은 문턱 전압을 나타낸다. 예시적으로, 7V의 고전압을 이용한 프로그램 결과가 도 30에 도시되어 있다.
도 25 및 도 30을 참조하면, 제 10 선(L10)은 하부의 스트링 선택 트랜지스터(SSTa)의 문턱 전압을 나타낸다. 상부의 스트링 선택 트랜지스터(SSTb)가 반복적으로 프로그램되는 동안, 하부의 스트링 선택 트랜지스터(SSTa)는 프로그램되지 않는다.
제 11 선(L11)은 상부의 스트링 선택 트랜지스터(SSTb)의 문턱 전압을 나타낸다. 프로그램이 반복되는 동안, 상부의 스트링 선택 트랜지스터(SSTb)의 문턱 전압은 점차적으로 상승한다.
제 12 선(L12)는 상부 및 하부의 스트링 선택 트랜지스터들(SSTa, SSTb)의 전체 문턱 전압을 나타낸다. 예시적으로, 전체 문턱 전압은 상부 및 하부의 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)을 동일한 전압으로 구동할 때 상부 및 하부의 스트링 선택 라인들(SSTa, SSTb)이 모두 턴 온되는 전압을 가리킨다. 상부의 스트링 선택 트랜지스터(SSTb)가 반복적으로 프로그램되는 동안, 전체 문턱 전압은 점차적으로 상승한다.
도 31은 하부의 스트링 선택 트랜지스터들(SSTa)을 프로그램한 결과를 보여주는 그래프이다. 도 31에서, 가로 축은 프로그램 횟수를 나타내며, 세로 축은 문턱 전압을 나타낸다. 예시적으로, 7V의 고전압을 이용한 프로그램 결과가 도 31에 도시되어 있다.
도 25 및 도 31을 참조하면, 제 13 선(L13)은 하부의 스트링 선택 트랜지스터(SSTa)의 문턱 전압을 나타낸다. 프로그램이 반복되는 동안, 하부의 스트링 선택 트랜지스터(SSTa)의 문턱 전압은 점차적으로 상승한다.
제 14 선(L14)은 상부의 스트링 선택 트랜지스터(SSTb)의 문턱 전압을 나타낸다. 하부의 스트링 선택 트랜지스터(SSTa)가 반복적으로 프로그램되는 동안, 상부의 스트링 선택 트랜지스터(SSTb)는 프로그램되지 않는다.
제 15 선(L15)는 상부 및 하부의 스트링 선택 트랜지스터들(SSTa, SSTb)의 전체 문턱 전압을 나타낸다. 예시적으로, 전체 문턱 전압은 상부 및 하부의 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)을 동일한 전압으로 구동할 때 상부 및 하부의 스트링 선택 라인들(SSTa, SSTb)이 모두 턴 온되는 전압을 가리킨다. 하부의 스트링 선택 트랜지스터(SSTa)가 반복적으로 프로그램되는 동안, 전체 문턱 전압은 점차적으로 상승한다.
도 30 및 도 31에 도시된 바와 같이, 상부 및 하부의 스트링 선택 트랜지스터들(SSTa, SSTb)은 독립적으로 프로그램될 수 있다. 따라서, 도 4 내지 도 23을 참조하여 설명된 바와 같이 필라들(PL11, PL12, PL21, PL22)의 상부를 다른 부분과 다르게 구성하는 방법뿐 아니라 상부 및 하부의 스트링 선택 트랜지스터들(SSTa, SSTb)을 프로그램하는 것에 의해서도, 프로그램 금지된 셀 스트링의 누설 전류가 감소될 수 있으며, 불휘발성 메모리 장치(100)의 신뢰성이 향상될 수 있다.
도 32는 본 발명의 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 32를 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
불휘발성 메모리 장치(1100)는 본 발명의 실시 예에 따른 불휘발성 메모리 장치들(100)와 동일한 구조를 가지며 동일하게 동작한다. 즉, 불휘발성 메모리 장치(1100)는 기판(111) 상에 제공되는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함하고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(111)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다. 셀 스트링들(CS11, CS12, CS21, CS22)은 필라들(PL11, PL12, PL21, PL22)에 대응한다. 필라들(PL11, PL12, PL21, PL22)의 상부는 다른 부분과 다른 구조를 가질 수 있다. 필라들(PL11, PL12, PL21, PL22)의 상부에 채널 도핑 영역들(CD)이 제공될 수 있다. 필라들(PL11, PL12, PL21, PL22)의 상부에 제 2 채널막들(114u)이 제공될 수 있다. 각 셀 스트링은 적어도 두 개의 스트링 선택 트랜지스터들을 포함하되, 상부 스트링 선택 트랜지스터는 하부 스트링 선택 트랜지스터보다 높은 문턱 전압을 갖도록 프로그램될 수 있다.
컨트롤러(1200)는 호스트(Host) 및 불휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성된다. 컨트롤러(1200)로부터 제공되는 제어 신호(CTRL) 및 어드레스(ADDR)에 응답하여, 불휘발성 메모리 장치(1100)는 읽기, 쓰기, 그리고 소거 동작을 수행하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공될 수 있다. 오류 정정 블록은 불휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 33은 도 32의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 33을 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리 장치(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 그룹들 각각은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예시적으로, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
불휘발성 메모리 칩들 각각은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)와 동일한 구조를 가지며, 동일하게 동작할 수 있다. 즉, 즉, 불휘발성 메모리 장치(1100)는 기판(111) 상에 제공되는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함하고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(111)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다. 셀 스트링들(CS11, CS12, CS21, CS22)은 필라들(PL11, PL12, PL21, PL22)에 대응한다. 필라들(PL11, PL12, PL21, PL22)의 상부는 다른 부분과 다른 구조를 가질 수 있다. 필라들(PL11, PL12, PL21, PL22)의 상부에 채널 도핑 영역들(CD)이 제공될 수 있다. 필라들(PL11, PL12, PL21, PL22)의 상부에 제 2 채널막들(114u)이 제공될 수 있다. 각 셀 스트링은 적어도 두 개의 스트링 선택 트랜지스터들을 포함하되, 상부 스트링 선택 트랜지스터는 하부 스트링 선택 트랜지스터보다 높은 문턱 전압을 갖도록 프로그램될 수 있다.
도 33에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있다.
도 34는 도 33을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 34를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 34에서, 불휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 34에서, 도 33을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 32를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 32 및 도 33을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 불휘발성 메모리 장치 110; 메모리 셀 어레이
120; 어드레스 디코더 130; 읽기 및 쓰기 회로
140; 제어 로직 BLK1~BLKz; 메모리 블록들
111; 기판 313~313; 도핑 영역들
112a, 112; 절연 물질들 CM1~CM8; 도전 물질들
114; 채널막들 114u; 제 2 채널막들
115; 내부 물질들 116; 정보 저장막들
PL11, PL12, PL21, PL22; 필라들 CT; 셀 트랜지스터들
CD; 채널 도핑 영역들 CS11, CS21, CS12, CS22; 셀 스트링들

Claims (12)

  1. 기판;
    상기 기판 상에 교대로 적층된 도전 물질들 및 절연 물질들을 포함하는 구조물;
    상기 기판과 수직한 방향으로 상기 구조물을 관통하여 상기 기판과 접촉하는 복수의 필라들; 및
    상기 도전 물질들 및 상기 복수의 필라들 사이에 제공되는 정보 저장막들을 포함하고,
    상부의 도전 물질에 대응하는 상기 복수의 필라들의 부분들은 다른 부분들과 상이한 구조를 갖고,
    상기 복수의 필라들의 부분들의 도핑 농도는 상기 기판과의 거리에 따라 변화하는 불휘발성 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 복수의 필라들의 부분들의 도핑 농도는 상기 기판과의 거리가 증가할수록 점차적으로 증가한 후 다시 점차적으로 감소하는 불휘발성 메모리 장치.
  4. 기판;
    상기 기판 상에 교대로 적층된 도전 물질들 및 절연 물질들을 포함하는 구조물;
    상기 기판과 수직한 방향으로 상기 구조물을 관통하여 상기 기판과 접촉하는 복수의 필라들; 및
    상기 도전 물질들 및 상기 복수의 필라들 사이에 제공되는 정보 저장막들을 포함하고,
    상부의 도전 물질에 대응하는 상기 복수의 필라들의 부분들은 다른 부분들과 상이한 구조를 갖고,
    상기 복수의 필라들은 채널막들 및 상기 채널막들의 내부측벽들의 내부물질들을 포함하고,
    상기 복수의 필라들의 부분들의 채널막들의 두께는 상기 기판과의 거리에 따라 변화하는 불휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 복수의 필라들의 부분들의 채널막들의 두께는 상기 기판과의 거리가 증가할수록 점차적으로 증가하는 불휘발성 메모리 장치.
  6. 제 4 항에 있어서,
    상기 복수의 필라들의 부분들의 채널막들의 두께는 상기 복수의 필라들의 다른 부분들의 두께보다 두꺼운 불휘발성 메모리 장치.
  7. 기판; 및
    상기 기판 상에 제공되는 복수의 셀 스트링들을 포함하고,
    상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들을 포함하고,
    상기 복수의 셀 스트링들 각각에서 상부에 위치한 적어도 두 개의 셀 트랜지스터들은 적어도 두 개의 스트링 선택 트랜지스터들로 동작하고, 상기 적어도 두 개의 스트링 선택 트랜지스터들은 서로 다른 문턱 전압들을 갖도록 프로그램되는 불휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 적어도 두 개의 스트링 선택 트랜지스터들 중 상부 스트링 선택 트랜지스터가 하부 스트링 선택 트랜지스터보다 높은 문턱 전압을 갖는 불휘발성 메모리 장치.
  9. 기판 및 상기 기판 상에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    상기 복수의 셀 스트링들의 하부 스트링 선택 트랜지스터들을 제 1 문턱 전압으로 프로그램하는 단계; 및
    상기 복수의 셀 스트링들의 상부 스트링 선택 트랜지스터들을 상기 제 1 문턱 전압보다 높은 제 2 문턱 전압으로 프로그램하는 단계를 포함하는 동작 방법.
  10. 제 9 항에 있어서,
    상기 하부 스트링 선택 트랜지스터는 상기 복수의 셀 스트링들의 접지 선택 트랜지스터들에 연결된 공통 소스 라인으로부터 공급되는 고전압에 따라 프로그램되고,
    상기 상부 스트링 선택 트랜지스터는 상기 상부 스트링 선택 트랜지스터들에 연결된 비트 라인들로부터 공급되는 고전압에 따라 프로그램되는 동작 방법.
  11. 제 9 항에 있어서,
    상기 복수의 셀 스트링들의 하부 스트링 선택 트랜지스터들을 제 1 문턱 전압으로 프로그램하는 단계는,
    상기 하부 스트링 선택 트랜지스터들의 제어 게이트에 제2 고전압을 인가하는 단계;
    상기 복수의 셀 트랜지스터들을 턴-온 하는 단계;
    공통 소스 라인에 상기 고전압을 인가하는 단계;
    상기 상부 스트링 선택 트랜지스터들을 턴-온하는 단계; 그리고
    상기 상부 스트링 선택 트랜지스터들에 연결된 비트 라인들에 저전압을 인가하는 단계를 포함하는 동작 방법.
  12. 제 9 항에 있어서,
    상기 복수의 셀 스트링들의 상부 스트링 선택 트랜지스터들을 상기 제 1 문턱 전압보다 높은 제 2 문턱 전압으로 프로그램하는 단계는,
    상기 상부 스트링 선택 트랜지스터들의 제어 게이트에 제2 고전압을 인가하는 단계;
    상기 복수의 셀 트랜지스터들을 턴-온 하는 단계;
    상기 하부 스트링 선택 트랜지스터들을 턴-온하는 단계;
    공통 소스 라인에 저전압을 인가하는 단계;
    상기 상부 스트링 선택 트랜지스터들에 연결된 비트 라인들에 제2 고전압을 인가하는 단계를 포함하는 동작 방법.
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