KR101736454B1 - 불휘발성 메모리 장치 - Google Patents

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Abstract

본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 메모리 장치는 기판 상에서 특정 방향을 따라 교대로 배치되는 제 1 비트 라인 영역들 및 공통 소스 태핑 영역들을 포함하는 메모리 셀 어레이, 기판 상에서 제 1 비트 라인 영역들에 정렬된 제 2 비트 라인 영역들과, 공통 소스 태핑 영역들에 정렬된 페이지 버퍼 태핑 영역들을 포함하는 페이지 버퍼, 그리고 서로 이격되고, 제 1 비트 라인 영역들로부터 제 2 비트 라인 영역들로 신장된 복수의 비트 라인들로 구성된다.

Description

불휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
낸드 플래시 메모리 장치는 평면(planer) 플래시 메모리 장치와 3차원 (3-dimensional) 플래시 메모리 장치를 포함한다. 평면 플래시 메모리 장치는 기판 상에 형성되는 단층의 트랜지스터들을 포함한다. 3차원 플래시 메모리 장치는 기판 상에 형성되는 복층의 트랜지스터들을 포함한다. 3차원 플래시 메모리 장치는 평면 플래시 메모리 장치보다 높은 집적도를 가질 수 있다.
본 발명은 향상된 신뢰성 및 향상된 집적도를 갖는 불휘발성 메모리 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 기판 상에서 특정 방향을 따라 교대로 배치되는 제 1 비트 라인 영역들 및 공통 소스 태핑 영역들을 포함하는 메모리 셀 어레이; 상기 기판 상에서 상기 제 1 비트 라인 영역들에 정렬된 제 2 비트 라인 영역들과, 상기 공통 소스 태핑 영역들에 정렬된 페이지 버퍼 태핑 영역들을 포함하는 페이지 버퍼; 그리고 서로 이격되고, 상기 제 1 비트 라인 영역들로부터 상기 제 2 비트 라인 영역들로 신장된 복수의 비트 라인들을 포함한다.
실시 예로서, 상기 페이지 버퍼 태핑 영역들 각각에서, 상기 복수의 비트 라인들과 평행하고 상기 페이지 버퍼에 전원을 공급하는 적어도 하나의 페이지 버퍼 태핑 라인이 제공된다.
실시 예로서, 상기 페이지 버퍼는 서로 이격되고, 상기 복수의 비트 라인들과 수직한 방향으로 신장된 복수의 도전 라인들을 더 포함하고, 상기 복수의 도전 라인들은 복수의 콘택 플러그들을 통해 상기 페이지 버퍼 태핑 영역들의 페이지 버퍼 태핑 라인들에 연결된다.
실시 예로서, 상기 페이지 버퍼 태핑 영역들 각각에서, 전원 전압을 공급하는 적어도 하나의 페이지 버퍼 태핑 라인 및 접지 전압을 공급하는 적어도 하나의 페이지 버퍼 태핑 라인이 제공된다.
실시 예로서, 상기 페이지 버퍼 태핑 영역들 각각에서, 둘 이상의 인접한 페이지 버퍼 태핑 라인들 사이에 더미 비트 라인이 추가적으로 제공된다.
실시 예로서, 상기 페이지 버퍼 태핑 영역들 각각에서 하나의 페이지 버퍼 태핑 라인이 제공될 때, 상기 페이지 버퍼 태핑 영역들의 페이지 버퍼 태핑 라인들은 상기 복수의 비트 라인들과 수직한 방향을 따라 교대로 전원 전압 및 접지 전압을 공급한다.
실시 예로서, 상기 메모리 셀 어레이는, 상기 제 1 비트 라인 영역들 각각에 형성되는 복수의 셀 스트링들을 더 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들을 포함한다.
실시 예로서, 상기 공통 소스 태핑 영역들 각각에서, 상기 복수의 셀 스트링들의 공통 소스 라인에 전원을 공급하는 적어도 하나의 공통 소스 태핑 라인들이 제공된다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치는, 복수의 비트 라인들과 연결되는 복수의 제 1 셀 스트링들 및 복수의 제 2 셀 스트링들; 상기 복수의 제 1 및 제 2 셀 스트링들 사이에서, 상기 복수의 비트 라인들과 평행하고, 상기 복수의 셀 트랜지스터들의 공통 소스 라인에 전원을 공급하는 적어도 하나의 공통 소스 태핑 라인; 상기 복수의 비트 라인들에 연결되는 페이지 버퍼; 그리고 상기 공통 소스 태핑 라인이 연장되는 방향에 정렬된 영역에 형성되고, 상기 복수의 비트 라인들과 평행하고, 상기 페이지 버퍼에 전원을 공급하는 페이지 버퍼 태핑 라인을 포함하고, 상기 복수의 제 1 및 제 2 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들을 포함한다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치는, 특정 방향을 따라 교대로 배치되는 비트 라인 그룹들 및 태핑 라인 그룹들을 포함하고, 상기 비트 라인 그룹들 각각은 복수의 메모리 셀 스트링들 및 페이지 버퍼와 연결되는 복수의 비트 라인들을 포함하고, 상기 태핑 라인 그룹들 각각은 상기 복수의 메모리 셀 스트링들에 연결된 공통 소스 라인에 전원을 공급하는 적어도 하나의 공통 소스 태핑 라인 및 상기 페이지 버퍼에 전원을 공급하는 적어도 하나의 페이지 버퍼 태핑 라인을 포함한다.
본 발명에 의하면, 메모리 셀 어레이에 복수의 공통 소스 태핑 라인들이 제공되고, 페이지 버퍼에 복수의 페이지 버퍼 태핑 라인들이 제공된다. 복수의 공통 소스 태핑 라인들을 통해 공통 소스 라인에 전원이 공급되고, 복수의 페이지 버퍼 태핑 라인들을 통해 페이지 버퍼에 전원이 공급된다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치가 제공된다.
본 발명에 의하면, 페이지 버퍼 태핑 라인들은 공통 소스 태핑 라인들에 정렬된다. 공통 소스 태핑 라인들을 위한 별도의 공간이 요구되지 않으므로, 향상된 집적도를 갖는 불휘발성 메모리 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이 및 페이지 버퍼를 보여주는 도면이다.
도 3은 도 1 및 도 2의 메모리 셀 어레이와 페이지 버퍼의 제 1 예를 보여주는 평면도이다.
도 4 및 도 5는 도 3의 메모리 셀 어레이의 평면도의 제 1 예를 보여준다.
도 6은 도 5의 Ⅵ-Ⅵ' 선에 따른 단면도의 제 1 예를 보여준다.
도 7은 도 5의 Ⅶ-Ⅶ' 선에 따른 단면도이다.
도 8은 도 6의 셀 트랜지스터들 중 하나를 보여주는 확대도이다.
도 9는 메모리 셀 어레이의 일부분의 등가 회로를 보여주는 회로도이다.
도 10 및 도 11은 도 3의 페이지 버퍼의 평면도의 제 1 예를 보여준다.
도 12는 도 11의 ⅩⅡ-ⅩⅡ' 선에 따른 단면도이다.
도 13은 도 5의 Ⅵ-Ⅵ' 선에 따른 단면도의 제 2 예를 보여준다.
도 14는 도 3의 메모리 셀 어레이의 평면도의 제 2 예를 보여준다.
도 15는 도 3의 페이지 버퍼의 평면도의 제 2 예를 보여준다.
도 16은 도 3의 메모리 셀 어레이의 평면도의 제 3 예를 보여준다.
도 17은 도 3의 페이지 버퍼의 평면도의 제 3 예를 보여준다.
도 18은 도 3의 메모리 셀 어레이의 평면도의 제 4 예를 보여준다.
도 19는 도 18의 ⅩⅨ-ⅩⅨ' 선에 따른 단면도이다.
도 20은 도 3의 메모리 셀 어레이의 평면도의 제 5 예를 보여준다.
도 21은 도 20의 ⅩⅩⅠ-ⅩⅩⅠ' 선에 따른 단면도이다.
도 22는 도 3의 메모리 셀 어레이의 평면도의 제 6 예를 보여준다.
도 23은 도 22의 ⅩⅩⅢ-ⅩⅩⅢ' 선에 따른 단면도이다.
도 24는 도 3의 메모리 셀 어레이의 평면도의 제 7 예를 보여준다.
도 25는 도 24의 ⅩⅩⅤ-ⅩⅩⅤ' 선에 따른 단면도이다.
도 26은 도 24의 ⅩⅩⅥ-ⅩⅩⅥ' 선에 따른 단면도이다.
도 27은 도 1 및 도 2의 메모리 셀 어레이와 페이지 버퍼의 제 2 예를 보여주는 평면도이다.
도 28은 도 27의 메모리 셀 어레이의 평면도의 제 1 예를 보여준다.
도 29는 도 27의 ⅩⅩⅦ-ⅩⅩⅦ' 선에 따른 단면도의 제 1 예를 보여준다.
도 30은 도 27의 ⅩⅩⅦ-ⅩⅩⅦ' 선에 따른 단면도의 제 2 예를 보여준다.
도 31은 도 27의 메모리 셀 어레이의 평면도의 제 2 예를 보여준다.
도 32는 도 31의 ⅩⅩⅩⅡ-ⅩⅩⅩⅡ' 선에 따른 단면도를 보여준다.
도 33은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 34는 도 33의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 35는 도 34를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 기술적 사상에 따른 실시 예들이 첨부된 도면을 참조하여 설명된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 페이지 버퍼(130), 데이터 입출력 회로(140), 그리고 제어 로직(150)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀 그룹들을 포함한다. 예를 들면, 메모리 셀 어레이(110)는 기판 상에 행 및 열 방향을 따라 배치된 복수의 셀 스트링들을 포함한다. 각 셀 스트링은 기판과 수직한 방향을 따라 적층된 복수의 메모리 셀들을 포함한다. 즉, 메모리 셀들은 기판 상에서 행 및 열을 따라 제공되며, 기판과 수직한 방향으로 적층되어 3차원 구조를 형성한다. 예시적으로, 메모리 셀 어레이(110)의 메모리 셀들 각각은 하나 또는 그 이상의 비트를 저장할 수 있다.
어드레스 디코더(120)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 복수의 워드 라인들(WL) 중 디코딩된 행 어드레스에 대응하는 워드 라인을 선택하도록 구성된다. 어드레스 디코더(120)는 복수의 스트링 선택 라인들(SSL) 및 복수의 접지 선택 라인들(GSL) 중 디코딩된 행 어드레스에 대응하는 스트링 선택 라인 및 접지 선택 라인을 선택하도록 구성된다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(DCA)를 페이지 버퍼(130)에 전달한다.
예시적으로, 어드레스 디코더(120)는 행 어드레스를 디코딩하는 행 디코더, 열 어드레스를 디코딩하는 열 디코더, 수신된 어드레스(ADDR)를 저장하는 어드레스 버퍼를 포함할 수 있다.
페이지 버퍼(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력 회로(140)와 연결된다. 페이지 버퍼(130)는 제어 로직(150)의 제어에 응답하여 동작한다.
페이지 버퍼(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신한다. 디코딩된 열 어드레스(DCA)에 응답하여, 페이지 버퍼(130)는 비트 라인들(BL)을 선택한다.
예시적으로, 페이지 버퍼(130)는 데이터 입출력 회로(140)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입할 수 있다. 페이지 버퍼(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(140)로 출력할 수 있다. 페이지 버퍼(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼(130)는 카피-백(copy-back) 동작을 수행할 수 있다.
데이터 입출력 회로(140)는 데이터 라인들(DL)을 통해 페이지 버퍼(130)와 연결된다. 데이터 입출력 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다. 데이터 입출력 회로(140)는 데이터 라인들(DL)을 통해 페이지 버퍼(130)와 데이터를 교환하도록 구성된다. 데이터 입출력 회로(140)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(140)는 데이터 버퍼를 포함할 수 있다.
제어 로직(150)은 어드레스 디코더(120), 페이지 버퍼(130), 그리고 데이터 입출력 회로(140)에 연결된다. 제어 로직(150)은 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
도 2는 도 1의 메모리 셀 어레이(110) 및 페이지 버퍼(130)를 보여주는 도면이다. 도 2를 참조하면, 셀 어레이 활성 영역(CAAR) 및 페이지 버퍼 활성 영역(PBAR)이 제공된다. 셀 어레이 활성 영역(CAAR)은 기판 상에 형성되는 메모리 셀 어레이(110)의 활성 영역이다. 셀 어레이 활성 영역(CAAR)은 제 1 내지 제 3 방향들을 따라 신장된다. 셀 어레이 활성 영역(CAAR)은 적어도 둘 이상의 셀 트랜지스터들이 적층된 3차원 구조를 가질 수 있다.
페이지 버퍼 활성 영역(PBAR)은 기판 상에 형성되는 페이지 버퍼(130)의 활성 영역이다. 페이지 버퍼 활성 영역(PBAR)은 제 1 내지 제 3 방향을 따라 신장되되, 셀 어레이 활성 영역(CAAR) 보다 낮은 높이를 가질 수 있다. 예시적으로, 페이지 버퍼 활성 영역(PBAR)은 기판 상에 단일 층의 트랜지스터들이 형성되는 평면 구조를 가질 수 있다.
셀 어레이 활성 영역(CAAR) 및 페이지 버퍼 활성 영역(PBAR) 위에 금속층(ML)이 제공된다. 금속층(ML)은 단층 또는 복층으로 구성될 수 있다. 금속층(ML)은 복수의 콘택 플러그들(미도시)을 통해 셀 어레이 활성 영역(CAAR) 및 페이지 버퍼 활성 영역(PBAR)과 연결될 수 있다. 즉, 셀 어레이 활성 영역(CAAR) 및 페이지 버퍼 활성 영역(PBAR)은 금속층(ML)을 통해 서로 연결될 수 있다.
도 3은 도 1 및 도 2의 메모리 셀 어레이(110)와 페이지 버퍼(130)의 제 1 예를 보여주는 평면도이다. 도 3을 참조하면, 메모리 셀 어레이(110)는 제 1 방향을 따라 서로 교대로 배치되는 복수의 제 1 비트 라인 영역들(BLR1) 및 복수의 공통 소스 태핑 영역들(CSTR)을 포함한다. 복수의 제 1 비트 라인 영역들(BLR1) 및 공통 소스 태핑 영역들(CSTR)은 제 2 방향을 따라 신장된다. 복수의 제 1 비트 라인 영역들(BLR1)은 제 1 방향을 따라 서로 이격된다. 복수의 공통 소스 태핑 영역들(CSTR)은 제 1 방향을 따라 서로 이격된다.
메모리 셀 어레이(110)는 제 1 방향을 따라 신장되고, 제 2 방향을 따라 서로 이격되는 복수의 공통 소스 영역들(CSR)을 포함한다. 복수의 공통 소스 영역들(CSR)은 공통으로 연결되어, 메모리 셀 어레이(110)의 공통 소스 라인을 구성할 수 있다.
페이지 버퍼(130)는 제 1 방향을 따라 교대로 배치되는 복수의 제 2 비트 라인 영역들(BLR2) 및 복수의 페이지 버퍼 태핑 영역들(PBTR)을 포함한다. 복수의 제 2 비트 라인 영역들(BLR2) 및 페이지 버퍼 태핑 영역들(PBTR)은 제 2 방향을 따라 신장된다. 복수의 제 2 비트 라인 영역들(BLR2)은 제 1 방향을 따라 서로 이격된다. 복수의 페이지 버퍼 태핑 영역들(PBTR)은 제 1 방향을 따라 서로 이격된다.
페이지 버퍼(130)는 제 1 방향을 따라 신장되고, 제 2 방향을 따라 서로 이격되는 복수의 도전 라인들(M2)을 포함한다.
복수의 제 2 비트 라인 영역들(BLR2)은 복수의 제 1 비트 라인 영역들(BLR1)에 정렬되고, 복수의 페이지 버퍼 태핑 영역들(PBTR)은 복수의 공통 소스 태핑 영역들(CSTR)에 정렬될 수 있다. 즉, 제 2 방향을 따라, 복수의 제 1 비트 라인 영역들(BLR1)의 연장선상에 복수의 제 2 비트 라인 영역들(BLR2)이 제공될 수 있다. 제 2 방향을 따라, 복수의 공통 소스 태핑 영역들(CSTR)의 연장선상에 복수의 페이지 버퍼 태핑 영역들(PBTR)이 제공될 수 있다.
복수의 제 1 비트 라인 영역들(BLR1) 각각에서, 제 1 방향을 따라 서로 이격되고 제 2 방향을 따라 신장되는 복수의 비트 라인들이 형성될 수 있다. 복수의 제 1 비트 라인 영역들(BLR1)에 형성된 복수의 비트 라인들은 제 2 방향을 따라 복수의 제 2 비트 라인 영역들(BLR2)로 신장될 수 있다.
복수의 공통 소스 태핑 영역들(CSTR) 각각에서, 제 2 방향을 따라 신장되고 복수의 공통 소스 영역들(CSR)에 전원을 공급하는 적어도 하나의 공통 소스 태핑 라인(미도시)이 제공될 수 있다. 공통 소스 태핑 라인들(미도시)은 복수의 공통 소스 영역들(CSR)에 연결될 수 있다. 즉, 제 1 방향을 따라 신장되는 복수의 공통 소스 영역들(CSR) 및 제 2 방향을 따라 신장되는 복수의 공통 소스 태핑 라인들을 통해 메모리 셀 어레이(110)의 공통 소스 라인에 전원이 공급될 수 있다. 메쉬(mesh) 구조를 통해 전원이 공급되므로, 메모리 셀 어레이(110)의 공통 소스 라인의 전원이 안정화될 수 있다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치가 제공된다.
복수의 페이지 버퍼 태핑 영역들(PBTR) 각각에서, 제 2 방향을 따라 신장되고 페이지 버퍼(130)에 전원을 공급하는 적어도 하나의 페이지 버퍼 태핑 라인(미도시)이 제공될 수 있다. 페이지 버퍼 태핑 라인들(미도시)은 복수의 도전 라인들(M2)과 연결될 수 있다. 즉, 제 1 방향을 따라 신장되는 복수의 도전 라인들(M2) 및 제 2 방향을 따라 신장되는 복수의 페이지 버퍼 태핑 라인들을 통해 페이지 버퍼(130)에 전원이 공급될 수 있다. 메쉬(mesh) 구조를 통해 전원이 공급되므로, 페이지 버퍼(130)의 전원이 안정화될 수 있다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치가 제공된다.
페이지 버퍼 태핑 영역들(PBTR)은 공통 소스 태핑 영역들(CSTR)에 정렬된다. 즉, 페이지 버퍼 태핑 영역들(PBTR)을 위한 별도의 공간이 요구되지 않는다. 따라서, 향상된 집적도를 갖는 불휘발성 메모리 장치가 제공된다.
도 4 및 도 5는 도 3의 메모리 셀 어레이(110)의 평면도의 제 1 예를 보여준다. 예시적으로, 셀 어레이 활성 영역(CAAR, 도 2 참조)의 일부분의 평면도가 도 4에 도시되어 있다. 셀 어레이 활성 영역(CAAR) 및 셀 어레이 활성 영역(CAAR) 상의 비트 라인들(BL) 및 공통 소스 태핑 라인들(CSTR)의 일부분의 평면도가 도 5에 도시되어 있다.
도 6은 도 5의 Ⅵ-Ⅵ' 선에 따른 단면도의 제 1 예를 보여준다. 도 7은 도 5의 Ⅶ-Ⅶ' 선에 따른 단면도이다.
도 4 내지 도 7을 참조하면, 셀 어레이 활성 영역(CAAR)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다. 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 기판(111)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다. 이하에서, 기판(111)은 P 웰(또는 포켓 P 웰)인 것으로 가정된다. 그러나, 기판(111)은 P 도전형을 갖는 것으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장되고, 제 2 방향을 따라 서로 이격된 복수의 공통 소스 영역들(CSR)이 제공된다. 공통 소스 영역들(CSR)은 제 1 비트 라인 영역들(BLR1) 및 공통 소스 태핑 영역들(CSTR)에 걸쳐 제공될 수 있다. 공통 소스 영역들(CSR)은 기판(111)과 상이한 제 2 도전형(conductive type)을 가질 수 있다. 예를 들면, 공통 소스 영역들(CSR)은 N 도전형을 가질 수 있다. 이하에서, 공통 소스 영역들(CSR)은 N 도전형을 갖는 것으로 가정된다. 그러나, 공통 소스 영역들(CSR)은 N 도전형을 갖는 것으로 한정되지 않는다.
공통 소스 영역들(CSR) 중 인접한 공통 소스 영역들 사이에서, 복수의 제 1 절연 물질들(112)이 제 3 방향(기판과 수직한 방향)을 따라 기판(111) 상에 순차적으로 제공된다. 복수의 제 1 절연 물질들(112, 112a)은 제 3 방향을 따라 서로 이격될 수 있다. 복수의 제 1 절연 물질들(112, 112a)은 제 1 방향을 따라 신장된다. 예시적으로, 제 1 절연 물질들(112, 112a)은 반도체 산화막과 같은 절연 물질을 포함할 수 있다. 제 1 절연 물질들(112, 112a) 중 기판(111)과 접촉하는 제 1 절연 물질(112a)의 두께는 다른 제 1 절연 물질들(112)의 두께보다 얇을 수 있다.
공통 소스 영역들(CSR) 중 인접한 두 개의 공통 소스 영역들 사이에서 그리고 제 1 비트 라인 영역들(BLR1)에서, 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 제 1 절연 물질들(112, 112a)을 관통하는 복수의 필라들(PL)이 제공된다. 예시적으로, 복수의 필라들(PL)은 제 1 절연 물질들(112, 112a)을 관통하여 기판(111)과 접촉할 수 있다.
예시적으로, 필라들(PL)은 복수의 물질들을 포함할 수 있다. 예를 들면, 필라들(PL)은 채널막들(114) 및 채널막들(114) 내부의 내부 물질들(115)을 포함할 수 있다.
예시적으로, 인접한 두 개의 공통 소스 영역들 사이에, 비트 라인 방향을 따라 두 개의 필라들이 제공될 수 있다.
채널막들(114)은 제 1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 채널막들(114)은 기판(111)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 채널막들(114)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
내부 물질들(115)은 절연 물질을 포함한다. 예를 들면, 내부 물질들(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질들(115)은 에어 갭(air gap)을 포함할 수 있다.
인접한 두 개의 공통 소스 영역들 사이에서, 제 1 절연 물질들(112, 112a) 및 필라들(PL)의 노출된 표면에 정보 저장막들(116)이 제공된다. 정보 저장막들(116)은 전하를 포획 또는 유출함으로써 정보를 저장할 수 있다.
인접한 두 개의 공통 소스 영역들 사이에서, 정보 저장막들(116)의 노출된 표면 상에 도전 물질들(CM1~CM8)이 제공된다. 더 상세하게는, 제 1 절연 물질들(112, 112a) 사이에, 제 1 방향을 따라 신장되는 도전 물질들(CM1~CM8)이 제공된다. 공통 소스 영역들(CSR) 상에서, 도전 물질들(CM1~CM8)은 워드 라인 컷(WL cut)에 의해 분리될 수 있다. 워드 라인 컷(WL cut)은 제 1 방향을 따라 신장될 수 있다.
인접한 두 개의 공통 소스 영역들 사이에서, 도전 물질들(CM1~CM8) 중 최상층의 적어도 하나의 도전 물질(CM8)은 스트링 선택 라인 컷(SSL cut)에 의해 분리될 수 있다. 예시적으로, 인접한 두 개의 공통 소스 영역들 사이에서, 비트 라인 방향을 따라 배치된 필라들 사이에 스트링 선택 라인 컷(SSL cut)이 형성될 수 있다. 스트링 선택 라인 컷(SSL cut)은 제 1 방향을 따라 신장될 수 있다.
예시적으로, 도전 물질들(CM1~CM8)은 금속성 도전 물질을 포함 수 있다. 도전 물질들(CM1~CM8)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.
예시적으로, 제 1 절연 물질들(112, 112a) 중 최상부에 위치한 절연 물질의 상부면에 제공되는 정보 저장막들(116)은 제거될 수 있다. 예시적으로, 절연 물질들(122)의 측면들 중 필라들(PL)과 대향하는 측면에 제공되는 정보 저장막들(116)은 제거될 수 있다.
복수의 필라들(PL) 상에 복수의 드레인들(320)이 제공된다. 예시적으로, 드레인들(320)은 제 2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인들(320)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 드레인들(320)은 필라들(PL)의 채널막들(114)의 상부로 확장될 수 있다.
제 1 비트 라인 영역들(BLR1)에서, 드레인들(320) 상에, 제 2 방향으로 신장되고, 제 1 방향을 따라 서로 이격된 비트 라인들(BL)이 제공된다. 비트 라인들(BL)은 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 비트 라인들(BL)은 콘택 플러그들(미도시)을 통해 연결될 수 있다. 예시적으로, 비트 라인들(BL)은 제 2 방향을 따라 페이지 버퍼(130)의 제 2 비트 라인 영역들(BLR2) 까지 신장될 수 있다 (도 3 참조).
예시적으로, 비트 라인들(BL)은 금속층(ML, 도 2 참조)에 형성될 수 있다. 비트 라인들(BL)은 제 1 금속층에 형성될 수 있다. 비트 라인들(BL)은 금속 물질을 포함할 수 있다.
예시적으로, 워드 라인 컷(WL cut) 및 스트링 선택 라인 컷(SSL cut)은 제 2 방향을 따라 교대로 형성될 수 있다. 예시적으로, 제 1 방향을 따라 신장되는 도전 물질들(CM1~CM8)에서, 필라들(PL)은 제 1 방향을 따라 지그재그 형태로 배치될 수 있다.
공통 소스 태핑 영역들(CSTR)에서, 제 1 방향을 따라 서로 이격되고, 제 2 방향을 따라 신장되는 공통 소스 태핑 라인들(CSTL1, CSTL2)이 제공된다. 공통 소스 태핑 라인들(CSTL1, CSTL2) 사이에, 더미 비트 라인(DBL)이 배치될 수 있다. 공통 소스 태핑 라인들(CSTL1, CSTL2) 및 더미 비트 라인(DBL)은 금속층(ML)에 형성될 수 있다. 공통 소스 태핑 라인들(CSTL1, CSTL2) 및 더미 비트 라인(DBL)은 비트 라인들(BL)과 동일한 층에 형성될 수 있다. 공통 소스 태핑 라인들(CSTL1, CSTL2) 및 더미 비트 라인(DBL)은 제 1 금속층에 형성될 수 있다.
공통 소스 태핑 라인들(CSTL1, CSTL2)은 메탈 콘택들(MC)을 통해 공통 소스 영역들(CSR)에 연결될 수 있다. 예시적으로, 공통 소스 태핑 영역들(CLTR) 각각에 두 개의 공통 소스 태핑 라인들(CSTL1, CSTL2)이 형성될 수 있다. 이때, 제 1 공통 소스 태핑 라인(CSTL1)은 공통 소스 영역들(CSR)에 전원 전압을 공급할 수 있고, 제 2 공통 소스 태핑 라인(CSTL2)은 공통 소스 영역들(CSR)에 접지 전압을 공급할 수 있다. 제 1 공통 소스 태핑 라인(CSTL1)은 공통 소스 영역들(CSR)에 접지 전압을 공급할 수 있고, 제 2 공통 소스 태핑 라인(CSTL2)은 공통 소스 영역들(CSR)에 전원 전압을 공급할 수 있다.
제 1 방향으로 신장되는 공통 소스 영역들(CSR) 및 제 2 방향으로 신장되는 공통 소스 태핑 라인들(CSTL1, CSTL2)을 통해 공통 소스 라인에 전원이 공급된다. 즉, 메모리 셀 어레이(110)의 공통 소스 라인은 메쉬(mesh) 구조를 갖는 공통 소스 영역들(CSR) 및 공통 소스 태핑 라인들(CSTL1, CSTL2)을 통해 전원을 공급받는다. 따라서, 공통 소스 라인의 전압이 안정화될 수 있다.
이하에서, 도전 물질들(CM1~CM8)의 높이들이 정의된다. 도전 물질들(CM1~CM8)은 기판(111)으로부터의 순서에 따라 제 1 내지 제 8 도전 물질들(CM1~CM8)로 각각 정의된다. 그리고, 제 1 내지 제 8 도전 물질들(CM1~CM8)은 각각 제 1 내지 제 8 높이를 갖는 것으로 정의된다.
필라들(PL)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 복수의 셀 스트링들을 형성한다. 필라들(PL) 각각은 정보 저장막들(116), 그리고 인접한 도전 물질들(CM1~CM8)과 함께 하나의 셀 스트링을 구성한다.
기판(111) 상에서, 필라들(PL)은 행 및 열 방향을 따라 배치되어 있다. 즉, 메모리 셀 어레이(110)는 기판(111) 상에서 행 및 열 방향을 따라 배치되는 복수의 셀 스트링들을 포함한다. 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다.
도 8은 도 6의 셀 트랜지스터들(CT) 중 하나를 보여주는 확대도이다. 도 4 내지 도 8을 참조하면, 셀 트랜지스터들(CT)은 도전 물질들(CM1~CM8), 도전 물질들(CM1~CM8)에 대응하는 필라들(PL)의 부분들, 그리고 도전 물질들(CM1~CM8)과 필라들(PL) 사이에 제공되는 정보 저장막들(116)으로 구성된다.
정보 저장막들(116)은 도전 물질들(CM1~CM8) 및 필라들(PL)의 사이로부터 도전 물질들(CM1~CM8)의 상면들 및 하면들로 신장된다. 정보 저장막들(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.
셀 트랜지스터들(CT)에서, 필라들(PL)의 채널막들(114)은 기판(111)과 동일한 P 타입 실리콘을 포함할 수 있다. 채널막들(114)은 셀 트랜지스터들(CT)에서 바디(body)로 동작한다. 채널막들(114)은 기판(111)과 수직한 방향으로 형성되어 있다. 채널막들(114)은 수직 바디로 동작할 수 있다. 채널막들(114)에 수직 채널들이 형성될 수 있다.
필라들(PL)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작한다. 예를 들면, 필라들(PL)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함할 수 있다. 제 1 서브 절연막(117)은 실리콘 산화막을 포함할 수 있다.
제 2 서브 절연막들(118)은 전하 저장막들로 동작한다. 예를 들면, 제 2 서브 절연막들(118)은 전하 포획막들로 동작할 수 있다. 예를 들면, 제 2 서브 절연막들(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다.
도전 물질들(CM1~CM8)에 인접한 제 3 서브 절연막들(119)은 블로킹 절연막들로 동작한다. 예시적으로, 제 3 서브 절연막들(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막들(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 제 3 서브 절연막들(119)은 실리콘 산화막을 포함할 수 있다.
예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONA (oxide-nitride-aluminium oxide) 또는 ONO (oxide-nitride-oxide)를 구성할 수 있다.
복수의 도전 물질들(CM1~CM8)은 게이트들(또는 제어 게이트들)로 동작한다.
즉, 게이트(또는 제어 게이트)로 동작하는 복수의 도전 물질들(CM1~CM8), 블로킹 절연막들로 동작하는 제 3 서브 절연막들(119), 전하 저장막들로 동작하는 제 2 서브 절연막들(118), 터널링 절연막들로 동작하는 제 1 서브 절연막들(117), 그리고 수직 바디로 동작하는 채널막들(114)은 셀 트랜지스터들(CT)로 동작한다. 예시적으로, 셀 트랜지스터들(CT)은 전하 포획형 셀 트랜지스터들일 수 있다.
셀 트랜지스터들(CT)은 높이에 따라 상이한 용도로 사용될 수 있다. 예를 들면, 셀 트랜지스터들(CT) 중 상부에 제공되는 적어도 하나의 셀 트랜지스터는 스트링 선택 트랜지스터(SST)로 사용될 수 있다. 셀 트랜지스터들(CT) 중 하부에 제공되는 적어도 하나의 셀 트랜지스터는 접지 선택 트랜지스터(GST)로 사용될 수 있다. 나머지 셀 트랜지스터들은 메모리 셀 및 더미 메모리 셀로 사용될 수 있다.
도전 물질들(CM1~CM8)은 제 1 방향을 따라 신장되어 복수의 필라들(PL)에 결합된다. 즉, 도전 물질들(CM1~CM8)은 필라들(PL)의 셀 트랜지스터들(CT)을 서로 연결한다. 예시적으로, 도전 물질들(CM1~CM8)은 높이에 따라 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인(WL), 또는 더미 워드 라인(DWL)으로 사용될 수 있다.
예시적으로, 메모리 셀 어레이(110)의 일부분(EC)의 등가 회로가 도 9에 도시되어 있다. 도 4 내지 도 9를 참조하면, 비트 라인들(BL1, BL2) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS12, CS21, CS22)이 제공된다. 제 1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS21)이 연결된다. 제 2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 셀 스트링들(CS12, CS22)이 연결된다.
공통 소스 영역들(CSR)이 공통으로 연결되어, 공통 소스 라인(CSL)을 구성할 수 있다.
셀 스트링들(CS11, CS12, CS21, CS22)은 메모리 셀 어레이(110)의 일부분(EC)의 네 개의 필라들에 대응한다. 필라들은 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 셀 스트링들(CS11, CS12, CS21, CS22)을 구성한다.
예시적으로, 제 1 도전 물질들(CM1)은 정보 저장막들(116) 및 필라들(PL)과 함께 접지 선택 트랜지스터들(GST)을 구성할 수 있다. 제 1 도전 물질들(CM1)은 접지 선택 라인(GSL)을 구성할 수 있다. 제 1 도전 물질들(CM1)은 서로 연결되어, 공통으로 연결된 하나의 접지 선택 라인(GSL)을 구성할 수 있다.
제 2 내지 제 7 도전 물질들(CM2~CM7)은 정보 저장막들(116) 및 필라들(PL)과 함께 제 1 내지 제 6 메모리 셀들(MC1~MC6)을 구성할 수 있다. 제 2 내지 제 7 도전 물질들(CM2~CM7)은 제 2 내지 제 6 워드 라인들(WL2~WL6)을 구성할 수 있다.
제 2 도전 물질들(CM2)은 서로 연결되어, 공통으로 연결된 제 1 워드 라인(WL1)을 구성할 수 있다. 제 3 도전 물질들(CM3)은 서로 연결되어, 공통으로 연결된 제 2 워드 라인(WL2)을 구성할 수 있다. 제 4 도전 물질들(CM4)은 서로 연결되어, 공통으로 연결된 제 3 워드 라인(WL3)을 구성할 수 있다. 제 5 도전 물질들(CM5)은 서로 연결되어, 공통으로 연결된 제 4 워드 라인(WL4)을 구성할 수 있다. 제 6 도전 물질들(CM6)은 서로 연결되어, 공통으로 연결된 제 5 워드 라인(WL5)을 구성할 수 있다. 제 7 도전 물질들(CM7)은 서로 연결되어, 공통으로 연결된 제 6 워드 라인(WL6)을 구성할 수 있다.
제 8 도전 물질들(CM8)은 정보 저장막들(116) 및 필라들(PL)과 함께 스트링 선택 트랜지스터들(SST)을 구성할 수 있다. 제 8 도전 물질들(CM8)은 스트링 선택 라인들(SSL1, SSL2)을 구성할 수 있다.
동일한 높이의 메모리 셀들은 하나의 워드 라인에 공통으로 연결되어 있다. 따라서, 특정 높이의 워드 라인이 선택될 때, 선택된 워드 라인에 연결된 모든 셀 스트링들(CS11, CS12, CS21, CS22)이 선택된다.
상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들에 각각 연결되어 있다. 따라서, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 동일한 워드 라인에 연결된 셀 스트링들(CS11, CS12, CS21, CS22) 중 비선택된 행의 셀 스트링들(CS11 및 CS12, 또는 CS21 및 CS22)이 비트 라인들(BL1, BL2)로부터 전기적으로 분리된다. 그리고, 선택된 행의 셀 스트링들(예를 들면, CS21 및 CS22, 또는 CS11 및 CS12)이 비트 라인들(BL1, BL2)에 전기적으로 연결될 수 있다.
즉, 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 셀 스트링들(CS11, CS12, CS21, CS22)의 행들이 선택될 수 있다. 그리고, 비트 라인들(BL1, BL2)을 선택함으로써, 선택된 행의 셀 스트링들의 열들이 선택될 수 있다.
예시적으로, 워드 라인들(WL1~WL6) 중 적어도 하나는 더미 워드 라인으로 사용될 수 있다. 예를 들면, 스트링 선택 라인들(SSL1, SSL2)과 인접한 높이를 갖는 워드 라인, 접지 선택 라인(GSL)과 인접한 높이를 갖는 워드 라인, 스트링 선택 라인들(SSL1, SSL2) 및 접지 선택 라인(GSL) 사이의 높이를 갖는 워드 라인 중 적어도 하나가 더미 워드 라인으로 사용될 수 있다.
예시적으로, 도전 물질들(CM1~CM8) 중 적어도 두 개의 높이들에 대응하는 도전 물질들이 스트링 선택 라인들을 구성할 수 있다. 예를 들면, 제 7 도전 물질들(CM7) 및 제 8 도전 물질들(CM8)이 스트링 선택 라인들을 구성할 수 있다. 이때, 제 7 및 제 8 도전 물질들(CM7, CM8)이 스트링 선택 라인 컷(SSL cut)에 의해 분리될 수 있다. 동일한 행에 제공되는 제 7 및 제 8 도전 물질들(CM7, CM8)은 공통으로 연결될 수 있다.
예시적으로, 도전 물질들(CM1~CM8) 중 적어도 두 개의 높이들에 대응하는 도전 물질들이 접지 선택 라인을 구성할 수 있다. 예를 들면, 제 1 도전 물질들(CM1) 및 제 2 도전 물질들(CM2)이 접지 선택 라인을 구성할 수 있다. 이때, 제 1 및 제 2 도전 물질들(CM1, CM2)은 공통으로 연결될 수 있다.
예시적으로, 제 1 도전 물질들(CM1)은 전기적으로 분리된 접지 선택 라인들을 구성할 수 있다.
도 10 및 도 11은 도 3의 페이지 버퍼(130)의 평면도들의 제 2 예를 보여준다. 예시적으로, 페이지 버퍼 활성 영역(PBAR), 그리고 페이지 버퍼 활성 영역(PBAR) 위의 비트 라인들(BL), 페이지 버퍼 태핑 라인들(PBT1, PBT2), 그리고 더미 비트 라인(DBL)이 도 10에 도시되어 있다. 도 10에 도시된 구조물 위에 도전 라인들(M2)이 추가된 단면도가 도 11에 도시되어 있다.
도 12는 도 11의 ⅩⅡ-ⅩⅡ' 선에 따른 단면도이다.
도 10 내지 도 12를 참조하면, 버퍼 활성 영역(PBAR)의 제 2 비트 라인 영역들(BLR2) 위에서, 비트 라인들(BL)이 형성된다. 예시적으로, 비트 라인들(BL)은 메모리 셀 어레이(110)의 제 1 비트 라인 영역들(BLR1)로부터 신장되어 형성될 수 있다.
페이지 버퍼 태핑 영역들(PBTR)에서, 제 1 방향을 따라 서로 이격되고, 제 2 방향을 따라 신장되는 페이지 버퍼 태핑 라인들(PBTL1, PBTL2)이 제공된다. 예시적으로, 하나의 페이지 버퍼 태핑 영역(PBTR)에 두 개의 페이지 버퍼 태핑 라인들(PBTL1, PBTL2)이 형성될 수 있다. 이때, 제 1 페이지 버퍼 태핑 라인(PBTL1)은 페이지 버퍼 활성 영역(PBAR)에 전원 전압을 공급할 수 있고, 제 2 페이지 버퍼 태핑 라인(PBTL2)은 페이지 버퍼(130)에 접지 전압을 공급할 수 있다. 제 1 페이지 버퍼 태핑 라인(PBTL1)은 페이지 버퍼 활성 영역(PBAR)에 접지 전압을 공급할 수 있고, 제 2 페이지 버퍼 태핑 라인(PBTL2)은 페이지 버퍼 활성 영역(PBAR)에 전원 전압을 공급할 수 있다.
페이지 버퍼 태핑 라인들(PBTL1, PBTL2) 사이에, 더미 비트 라인(DBL)이 배치될 수 있다. 페이지 버퍼 태핑 라인들(PBTL1, PBTL2) 및 더미 비트 라인(DBL)은 금속층(ML)에 형성될 수 있다. 페이지 버퍼 태핑 라인들(PBTL1, PBTL2) 및 더미 비트 라인(DBL)은 비트 라인들(BL)과 동일한 층에 형성될 수 있다. 페이지 버퍼 태핑 라인들(PBTL1, PBTL2) 및 더미 비트 라인(DBL)은 제 1 금속층에 형성될 수 있다.
페이지 버퍼 태핑 라인들(PBTL1, PBTL2) 위에, 제 2 방향을 따라 서로 이격되고, 제 1 방향을 따라 신장되는 도전 라인들(M2)이 제공된다. 도전 라인들(M2)은 금속층(ML)에 형성될 수 있다. 도전 라인들(M2)은 제 2 금속층에 형성될 수 있다. 페이지 버퍼 태핑 라인들(PBTL1, PBTL2)은 복수의 제 2 메탈 콘택들(MC2)을 통해 도전 라인들(M2)과 연결될 수 있다.
예시적으로, 제 1 방향을 따라 신장되는 도전 라인들(M2)을 통해 페이지 버퍼 활성 영역(PBAR)에 전원이 공급될 수 있다. 도전 라인들(M2)은 제 2 방향을 따라 교대로 전원 전압 및 접지 전압을 공급할 수 있다. 전원 전압을 공급하는 페이지 버퍼 태핑 라인들은 전원 전압을 공급하는 도전 라인들(M2)과 연결될 수 있다. 접지 전압을 공급하는 페이지 버퍼 태핑 라인들은 접지 전압을 공급하는 도전 라인들(M2)과 연결될 수 있다.
제 1 방향으로 신장되는 제 2 도전 라인들(M2) 및 제 2 방향으로 신장되는 페이지 버퍼 태핑 라인들(PBTL1, PBTL2)에 의해 페이지 버퍼 활성 영역(PBAT)에 전원이 공급된다. 즉, 페이지 버퍼(130)는 메쉬(mesh) 구조를 갖는 도전 라인들(M2) 및 페이지 버퍼 태핑 라인들(PBTL1, PBTL2)에 의해 전원을 공급받는다. 따라서, 페이지 버퍼(130)의 전원이 안정화될 수 있다.
페이지 버퍼 태핑 영역들(PBTR)은 공통 소스 태핑 영역들(CSTR)에 정렬된다. 공통 소스 태핑 영역들(CSTR)이 제공되는 위치에 페이지 버퍼 태핑 영역들(PBTR)이 제공될 수 있다. 따라서, 페이지 버퍼 태핑 영역들(PBTR)을 형성하기 위한 별도의 공간이 요구되지 않는다.
예시적으로, 페이지 버퍼 태핑 영역(PBTR)의 폭과 공통 소스 태핑 영역(CSTR)의 폭은 페이지 버퍼 태핑 라인들(PBTL1, PBTL2) 각각의 폭에 의해 결정될 수 있다. 페이지 버퍼(130)에서, 페이지 버퍼 태핑 라인들(PBTL1, PBTL2)과 도전 라인들(M2)을 연결하는 제 2 메탈 콘택들(MC2)의 크기는 생산 공정에 따라 정해질 수 있다. 생산 공정에서, 제 2 메탈 콘택들(MC2)의 폭(WD1), 그리고 제 2 메탈 콘택들(MC2)과 페이지 버퍼 태핑 라인들(PBTL1, PBTL2)의 측면 사이의 거리들(OV1, 이하에서, 오버랩(overlap)이라 부르기로 함)의 최소값이 정해질 수 있다. 페이지 버퍼(130)의 제조 시에, 제 2 메탈 콘택들(MC2)의 폭(WD1)과 오버랩들(OV1)은 최소값 이상이어야 한다. 페이지 버퍼 태핑 라인들(PBTL1, PBTL2)의 폭은 제 2 메탈 콘택들(MC2)의 폭(WD1)의 최소값, 그리고 오버랩(OV1)의 최소값의 두 배의 합 이상으로 한정될 수 있다.
특정 생산 공정에서, 비트 라인들(BL)의 폭의 최소값과 비트 라인들(BL) 사이의 간격의 최소값이 정해질 수 있다. 페이지 버퍼 태핑 라인들(PBTL1, PBTL2) 및 인접한 비트 라인들(BL) 사이의 간격은 최소값 이상이어야 한다. 또한, 페이지 버퍼 태핑 라인들(PBTL1, PBTL2)과 더미 비트 라인(DBL) 사이의 간격은 최소값 이상이어야 한다. 더미 비트 라인(DBL)의 폭은 최소값 이상이어야 한다. 페이지 버퍼 태핑 라인들(PBTL1, PBTL2)과 비트 라인들(BL) 사이의 간격, 페이지 버퍼 태핑 라인들(PBLT1, PBLT2)과 더미 비트 라인(DBL) 사이의 간격, 그리고 더미 비트 라인(DBL)의 폭이 최소값 이상이 되도록, 페이지 버퍼 태핑 영역들(PBTR)의 폭이 설정될 수 있다.
페이지 버퍼 태핑 영역들(PBTR)의 폭이 설정되면, 페이지 버퍼 태핑 영역들(PBTR)의 폭에 대응하도록 공통 소스 태핑 영역(CSTR)의 폭이 설정될 수 있다. 예시적으로, 페이지 버퍼 태핑 영역들(PBTR)의 폭은 비트 라인들(BL) 각각의 폭의 8배 또는 10배일 수 있다. 이때, 공통 소스 태핑 영역들(CSTR)의 폭은 비트 라인들(BL) 각각의 폭의 8배 또는 10배일 수 있다.
도 13은 도 5의 Ⅵ-Ⅵ' 선에 따른 단면도의 제 2 예를 보여준다. 도 5 및 도 13을 참조하면, 필라들(PL)은 하부 필라들(PLa) 및 상부 필라들(PLb)을 포함한다.
기판(111) 상에 하부 필라들(PLa)이 제공된다. 하부 필라들(PLa)은 하부 채널막들(114a) 및 하부 내부물질들(115a)을 포함한다. 하부 채널막들(114a)은 기판(111)과 동일한 도전형을 갖는 반도체 물질 또는 진성 반도체를 포함한다. 하부 채널막들(114a)은 제 1 내지 제 4 도전 물질들(CM1~CM4)의 수직 바디로 동작한다. 하부 내부 물질들(115a)은 절연 물질을 포함한다.
하부 필라들(PLa) 상에 상부 필라들(PLb)이 제공된다. 상부 필라들(PLb)은 상부 채널막들(114b) 및 상부 내부 물질들(115b)을 포함한다. 상부 채널막들(114b)은 하부 채널막들(114a)과 동일한 도전형을 갖는 반도체 물질 또는 진성 반도체를 포함한다. 상부 채널막들(114b)은 제 5 내지 제 8 도전 물질들(CM5~CM8)의 수직 바디로 동작한다. 상부 내부 물질들(115b)은 절연 물질을 포함한다.
하부 채널막들(114a) 및 상부 채널막들(114b)은 서로 연결되어 수직 방향의 바디로 동작한다. 예시적으로, 하부 필라들(PLa)의 상부에 반도체 패드(SP)가 제공될 수 있다. 반도체 패드(SP)는 하부 채널막들(114a)과 동일한 도전형을 갖는 반도체 물질 또는 진성 반도체를 포함한다. 하부 채널막들(114a) 및 상부 채널막들(114b)은 반도체 패드(SP)를 통해 결합될 수 있다.
예시적으로, 제 1 내지 제 8 높이를 갖는 도전 물질들(CM1~CM8) 중 반도체 패드(SP)와 인접한 도전 물질들은 더미 워드 라인 및 더미 메모리 셀을 구성할 수 있다. 예를 들면, 반도체 패드(SP)와 인접한 제 4 도전 물질들(CM4), 제 5 도전 물질들(CM5), 또는 제 4 및 제 5 도전 물질들(CM4, CM5)은 더미 워드 라인들 및 더미 메모리 셀들을 구성할 수 있다.
도 14는 도 3의 메모리 셀 어레이(110)의 평면도의 제 2 예를 보여준다. 도 4 및 도 5를 참조하여 설명된 평면도들과 비교하면, 공통 소스 태핑 라인들(CSTL1, CSTL2) 사이에 더미 비트 라인(DBL)이 제공되지 않는다. 즉, 공통 소스 태핑 라인들(CSTL1, CSTL2)은 서로 가장 인접하게 배치될 수 있다.
도 15는 도 3의 페이지 버퍼(130)의 평면도의 제 2 예를 보여준다. 도 10 및 도 11을 참조하여 설명된 평면도들과 비교하면, 페이지 버퍼 태핑 라인들(PBTL1, PBTL2) 사이에 더미 비트 라인(DBL)이 제공되지 않는다. 즉, 페이지 버퍼 태핑 라인들(PBTL1, PBTL2)은 서로 가장 인접하게 배치될 수 있다.
도 14 및 도 15를 참조하면, 제 2 비트 라인 영역들(BLR2)의 비트 라인들(BL)은 제 2 방향을 따라 신장되어, 제 1 비트 라인 영역들(BLR1)의 비트 라인들(BL)과 연결될 수 있다. 예를 들어, 비트 라인들(BL)은 도 14의 제 1 비트 라인 영역들(BLR1)로부터 도 15의 제 2 비트 라인 영역들(BLR2)로 신장될 수 있다.
공통 소스 태핑 영역들(CSTR) 및 페이지 버퍼 태핑 영역들(PBTR)의 폭들은 제 2 메탈 콘택들(MC2)의 폭(WD2)의 최소값, 그리고 제 2 메탈 콘택들(MC2)에 대응하는 오버랩들(OV2)의 최소값에 의해 결정될 수 있다. 공통 소스 태핑 영역들(CSTR) 및 페이지 버퍼 태핑 영역들(PBTR)의 폭들은 비트 라인들(BL)의 폭들의 최소값 및 비트 라인들(BL) 사이의 거리들의 최소값에 의해 더 결정될 수 있다.
도 16은 도 3의 메모리 셀 어레이(110)의 평면도의 제 3 예를 보여준다. 도 4 및 도 5를 참조하여 설명된 평면도들과 비교하면, 하나의 공통 소스 태핑 영역에 하나의 공통 소스 태핑 라인이 제공된다.
도 3 및 도 16을 참조하면, 공통 소스 태핑 영역들(CSTR) 및 제 1 비트 라인 영역들(BLR1)이 제 1 방향을 따라 교대로 제공된다. 하나의 공통 소스 태핑 영역에 하나의 공통 소스 태핑 라인이 제공된다. 이때, 복수의 공통 소스 태핑 영역들(CSTR)에 제공되는 복수의 공통 소스 태핑 라인들(CSTL)은 제 1 방향을 따라 교대로 전원 전압 및 접지 전압을 공급할 수 있다. 예를 들어, 제 1 방향을 따라 첫 번째 공통 소스 태핑 영역의 공통 소스 태핑 라인은 공통 소스 영역들(CSR)에 전원 전압을 공급할 수 있다. 제 1 방향을 따라 두 번째 공통 소스 태핑 영역의 공통 소스 태핑 라인은 공통 소스 영역들(CSR)에 접지 전압을 공급할 수 있다. 제 1 방향을 따라 2n-1 번째(n은 0보다 큰 정수) 공통 소스 태핑 영역의 공통 소스 태핑 라인은 공통 소스 영역들(CSR)에 전원 전압을 공급하고, 제 2n 번째 공통 소스 태핑 영역의 공통 소스 태핑 라인은 공통 소스 영역들(CSR)에 접지 전압을 공급할 수 있다.
도 17은 도 3의 페이지 버퍼(130)의 평면도의 제 3 예를 보여준다. 도 10 및 도 11을 참조하여 설명된 평면도들과 비교하면, 하나의 페이지 버퍼 태핑 영역에 하나의 페이지 버퍼 태핑 라인이 제공된다.
도 3 및 도 17을 참조하면, 페이지 버퍼 태핑 영역들(PBTR) 및 제 2 비트 라인 영역들(BLR2)이 제 1 방향을 따라 교대로 제공된다. 하나의 페이지 버퍼 태핑 영역에 하나의 페이지 버퍼 태핑 라인이 제공된다. 이때, 복수의 페이지 버퍼 태핑 영역들(PBTR)에 제공되는 복수의 페이지 버퍼 태핑 라인들(PBTL)은 제 1 방향을 따라 교대로 전원 전압 및 접지 전압을 공급할 수 있다. 예를 들어, 제 1 방향을 따라 첫 번째 페이지 버퍼 태핑 영역의 페이지 버퍼 태핑 라인은 페이지 버퍼 활성 영역(PBAR)에 전원 전압을 공급할 수 있다. 제 1 방향을 따라 두 번째 페이지 버퍼 태핑 영역의 페이지 버퍼 태핑 라인은 페이지 버퍼 활성 영역(PBAR)에 접지 전압을 공급할 수 있다. 제 1 방향을 따라 2n-1 번째(n은 0보다 큰 정수) 페이지 버퍼 태핑 영역의 페이지 버퍼 태핑 라인은 페이지 버퍼 활성 영역(PBAR)에 전원 전압을 공급하고, 제 2n 번째 페이지 버퍼 태핑 영역의 페이지 버퍼 태핑 라인은 페이지 버퍼 활성 영역(PBAR)에 접지 전압을 공급할 수 있다.
도 16 및 도 17을 참조하면, 제 2 비트 라인 영역들(BLR2)의 비트 라인들(BL)은 제 2 방향을 따라 신장되어, 제 1 비트 라인 영역들(BLR1)의 비트 라인들(BL)과 연결될 수 있다. 예를 들어, 비트 라인들(BL)은 도 16의 제 1 비트 라인 영역들(BLR1)로부터 도 17의 제 2 비트 라인 영역들(BLR2)로 신장될 수 있다.
공통 소스 태핑 영역들(CSTR) 및 페이지 버퍼 태핑 영역들(PBTR)의 폭들은 제 2 메탈 콘택들(MC2)의 폭(WD3)의 최소값, 그리고 제 2 메탈 콘택들(MC2)에 대응하는 오버랩들(OV3)의 최소값에 의해 결정될 수 있다. 공통 소스 태핑 영역들(CSTR) 및 페이지 버퍼 태핑 영역들(PBTR)의 폭들은 비트 라인들(BL)의 폭들의 최소값 및 비트 라인들(BL) 사이의 거리들의 최소값에 의해 더 결정될 수 있다.
도 18은 도 3의 메모리 셀 어레이(110)의 평면도의 제 4 예를 보여준다. 도 19는 도 18의 ⅩⅨ-ⅩⅨ' 선에 따른 단면도이다. 도 5 및 도 6을 참조하여 설명된 메모리 셀 어레이(110)와 비교하면, 스트링 선택 라인 컷들(SSL cut) 대신에 워드 라인 컷들(WL cut)이 제공된다. 즉, 비트 라인들(BL)의 방향으로, 필라들(PL) 및 워드 라인 컷들(WL cut)이 교대로 제공된다.
도전 물질들(CM1~CM8) 및 절연 물질들(112, 112a)은 워드 라인 컷들(WL cut)에서 분리된다. 워드 라인 컷들(WL cut)에 의해 노출된 기판(111)의 부분에 공통 소스 영역들(CSR)이 형성된다.
예시적으로, 도 13을 참조하여 설명된 바와 같이, 필라들(PL)은 하부 필라들 및 상부 필라들로 구성될 수 있다. 도 14를 참조하여 설명된 바와 같이, 공통 소스 태핑 라인들(CSTL1, CSTL2) 사이에 더미 비트 라인(DBL)이 제공되지 않을 수 있다. 이때, 도 15를 참조하여 설명된 바와 같이, 페이지 버퍼 태핑 라인들(PBTL1, PBTL2) 사이에 더미 비트 라인(DBL)이 제공되지 않을 수 있다. 도 16을 참조하여 설명된 바와 같이, 하나의 공통 소스 태핑 영역에 하나의 공통 소스 태핑 라인이 제공될 수 있다. 이때, 도 17을 참조하여 설명된 바와 같이, 하나의 페이지 버퍼 태핑 영역에 하나의 페이지 버퍼 태핑 라인이 제공될 수 있다.
도 20은 도 3의 메모리 셀 어레이(110)의 평면도의 제 5 예를 보여준다. 도 21은 도 20의 ⅩⅩⅠ-ⅩⅩⅠ' 선에 따른 단면도이다. 도 5 및 도 6을 참조하여 설명된 메모리 셀 어레이(110)와 비교하면, 제 1 방향을 따라 신장되는 하나의 도전 물질(CM)에 연결된 필라들(PL)은 제 1 방향을 따라 일렬로 배치될 수 있다.
예시적으로, 도 13을 참조하여 설명된 바와 같이, 필라들(PL)은 하부 필라들 및 상부 필라들로 구성될 수 있다. 도 14를 참조하여 설명된 바와 같이, 공통 소스 태핑 라인들(CSTL1, CSTL2) 사이에 더미 비트 라인(DBL)이 제공되지 않을 수 있다. 이때, 도 15를 참조하여 설명된 바와 같이, 페이지 버퍼 태핑 라인들(PBTL1, PBTL2) 사이에 더미 비트 라인(DBL)이 제공되지 않을 수 있다. 도 16을 참조하여 설명된 바와 같이, 하나의 공통 소스 태핑 영역에 하나의 공통 소스 태핑 라인이 제공될 수 있다. 이때, 도 17을 참조하여 설명된 바와 같이, 하나의 페이지 버퍼 태핑 영역에 하나의 페이지 버퍼 태핑 라인이 제공될 수 있다.
도 22는 도 3의 메모리 셀 어레이(110)의 평면도의 제 6 예를 보여준다. 도 23은 도 22의 ⅩⅩⅢ-ⅩⅩⅢ' 선에 따른 단면도이다. 도 5 및 도 6을 참조하여 설명된 메모리 셀 어레이(110)와 비교하면, 제 1 방향을 따라 신장되는 하나의 도전 물질(CM)에 연결된 필라들(PL)은 제 1 방향을 따라 일렬로 배치될 수 있다. 또한, 스트링 선택 라인 컷들(SSL cut) 대신에 워드 라인 컷들(WL cut)이 제공된다. 즉, 비트 라인들(BL)의 방향으로, 하나의 필라들(PL) 및 워드 라인 컷들(WL cut)이 교대로 제공된다.
도전 물질들(CM1~CM8) 및 절연 물질들(112, 112a)은 워드 라인 컷들(WL cut)에서 분리된다. 워드 라인 컷들(WL cut)에 의해 노출된 기판(111)의 부분에 공통 소스 영역들(CSR)이 형성된다.
예시적으로, 도 13을 참조하여 설명된 바와 같이, 필라들(PL)은 하부 필라들 및 상부 필라들로 구성될 수 있다. 도 14를 참조하여 설명된 바와 같이, 공통 소스 태핑 라인들(CSTL1, CSTL2) 사이에 더미 비트 라인(DBL)이 제공되지 않을 수 있다. 이때, 도 15를 참조하여 설명된 바와 같이, 페이지 버퍼 태핑 라인들(PBTL1, PBTL2) 사이에 더미 비트 라인(DBL)이 제공되지 않을 수 있다. 도 16을 참조하여 설명된 바와 같이, 하나의 공통 소스 태핑 영역에 하나의 공통 소스 태핑 라인이 제공될 수 있다. 이때, 도 17을 참조하여 설명된 바와 같이, 하나의 페이지 버퍼 태핑 영역에 하나의 페이지 버퍼 태핑 라인이 제공될 수 있다.
도 24는 도 3의 메모리 셀 어레이(110)의 평면도의 제 7 예를 보여준다. 도 25는 도 24의 ⅩⅩⅤ-ⅩⅩⅤ' 선에 따른 단면도이다. 도 26은 도 24의 ⅩⅩⅥ-ⅩⅩⅥ' 선에 따른 단면도이다. 도 24 내지 도 26을 참조하면, 기판(111) 상에, 제 1 방향을 따라 신장되는 제 1 내지 제 4 상부 도전 물질들(CMU1~CMU4)과 제 5 내지 제 8 상부 도전 물질들(CMU5~CMU8)이 제공된다. 제 1 내지 제 4 상부 도전 물질들(CMU1~CMU4)은 기판(111)과 수직한 방향으로 적층되고, 기판(111)과 수직한 방향으로 서로 이격된다. 제 5 내지 제 8 상부 도전 물질들(CMU5~CMU8)은 기판(111)과 수직한 방향으로 적층되고, 기판(111)과 수직한 방향으로 서로 이격된다. 제 1 내지 제 4 상부 도전 물질들(CMU1~CMU4)과 제 5 내지 제 8 상부 도전 물질들(CMU5~CMU8)은 제 2 방향을 따라 서로 이격되어 제공된다.
제 1 내지 제 4 상부 도전 물질들(CMU1~CMU4)과 제 5 내지 제 8 상부 도전 물질들(CMU5~CMU8) 사이에, 제 1 방향을 따라 신장되는 제 1a 및 제 1b 하부 도전 물질들(CMD1a, CMD1b), 그리고 제 2 내지 제 4 하부 도전 물질들(CMD2~CMD4)이 제공된다. 제 2 내지 제 4 하부 도전 물질들(CMD2~CMD4)은 기판(111)과 수직한 방향으로 적층되고, 기판(111)과 수직한 방향으로 서로 이격된다. 제 2 하부 도전 물질(CMD2) 위에, 제 1a 및 제 1b 하부 도전 물질들(CMD1a, CMD1b)이 제공된다. 제 1a 및 제 1b 하부 도전 물질들(CMD1a, CMD1b)은 제 1 방향을 따라 신장되고, 제 2 방향을 따라 서로 이격된다.
제 1 비트 라인 영역들(BLR1)에서 그리고 제 1 내지 제 4 상부 도전 물질들(CMU1~CMU4)에서, 제 1 방향을 따라 서로 이격되어 제공되고, 기판(111)과 수직한 방향으로 제 1 내지 제 4 상부 도전 물질들(CMU1~CMU4)을 관통하여 기판(111)과 접촉하는 복수의 상부 필라들(PLU)이 형성된다. 제 1 비트 라인 영역들(BLR1)에서 그리고 제 5 내지 제 8 상부 도전 물질들(CMU5~CMU8)에서, 제 1 방향을 따라 서로 이격되어 제공되고, 기판(111)과 수직한 방향으로 제 5 내지 제 8 도전 물질들(CMU5~CMU8)을 관통하여 기판(111)과 접촉하는 복수의 상부 필라들(PLU)이 형성된다.
복수의 상부 필라들(PLU)은 정보 저장막들(116) 및 채널막들(114)을 포함한다. 정보 저장막들(116)은 전하를 포획 또는 유출함으로써 정보를 저장할 수 있다. 정보 저장막들(116)은 터널링 절연막, 전하 포획막, 그리고 블로킹 절연막을 포함할 수 있다.
채널막들(114)은 복수의 상부 필라들(PLU)의 수직 바디로 동작할 수 있다. 채널막들(114)은 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 채널막들(114)은 기판(111)과 동일한 도전형(예를 들면, P 도전형)을 갖는 반도체를 포함할 수 있다.
제 1 비트 라인 영역들(BLR1)에서 그리고 제 1a 하부 도전 물질들(CMD1a)에서, 제 1 방향을 따라 서로 이격되어 제공되고, 기판(111)과 수직한 방향으로 제 1a 하부 도전 물질(CMD1a)과 제 2 내지 제 4 하부 도전 물질들(CMD2~CMD4)을 관통하여 기판(111)과 접촉하는 복수의 하부 필라들(PLD)이 형성된다. 제 1 비트 라인 영역들(BLR1)에서 그리고 제 1b 하부 도전 물질들(CMD1b)에서, 제 1 방향을 따라 서로 이격되어 제공되고, 기판(111)과 수직한 방향으로 제 1b 하부 도전 물질(CMD1b)과 제 2 내지 제 4 하부 도전 물질들(CMD2~CMD4)을 관통하여 기판(111)과 접촉하는 복수의 하부 필라들(PLD)이 형성된다.
복수의 하부 필라들(PLD)은 정보 저장막들(116) 및 채널막들(114)을 포함한다. 정보 저장막들(116)은 전하를 포획 또는 유출함으로써 정보를 저장할 수 있다. 정보 저장막들(116)은 터널링 절연막, 전하 포획막, 그리고 블로킹 절연막을 포함할 수 있다.
채널막들(114)은 복수의 하부 필라들(PLD)의 수직 바디로 동작할 수 있다. 채널막들(114)은 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 채널막들(114)은 기판(111)과 동일한 도전형(예를 들면, P 도전형)을 갖는 반도체를 포함할 수 있다.
제 1 비트 라인 영역들(BLR1)에서, 기판(111)에 복수의 파이프라인 콘택들(PC)이 제공된다. 파이프라인 콘택들(PC)은 비트 라인들(BL)의 방향으로 신장되어, 제 1 내지 제 4 상부 도전 물질들(CMU1~CMU4)에 형성된 상부 필라들(PLU)의 하부면들, 그리고 제 1a 하부 도전 물질(CMD1a)에 형성된 하부 필라들(PLD)의 하부면들을 서로 연결한다. 또한, 파이프라인 콘택들(PC)은 비트 라인들(BL)의 방향으로 신장되어, 제 5 내지 제 8 상부 도전 물질들(CMU5~CMU8)에 형성된 상부 필라들(PLU)의 하부면들, 그리고 제 1b 하부 도전 물질(CMD1b)에 형성된 하부 필라들(PLD)의 하부면들을 서로 연결한다.
예시적으로, 파이프라인 콘택들(PC)은 채널막들(114) 및 정보 저장막들(116)을 포함할 수 있다. 파이프라인 콘택들(PC)의 채널막들(114)은 상부 필라들(PLU)의 채널막들(114)과 하부 필라들(PLD)의 채널막들을 서로 연결할 수 있다. 파이프라인 콘택들(PC)의 정보 저장막들(116)은 상부 필라들(PLU)의 정보 저장막들(116)과 하부 필라들(PLD)의 정보 저장막들(116)을 서로 연결할 수 있다.
하부 필라들(PLD)의 위에, 제 1 방향을 따라 신장되는 공통 소스 영역들(CSR)이 제공될 수 있다. 공통 소스 영역들(CSR)은 제 1 방향을 따라 신장되어 복수의 하부 필라들(PLD)에 연결될 수 있다. 공통 소스 영역들(CSR)은 공통 소스 라인(CSL)을 형성할 수 있다. 공통 소스 영역들(CSR)은 금속 물질을 포함할 수 있다.
상부 필라들(PLU)의 위에 드레인들(320)이 제공될 수 있다. 드레인들(320)은 기판(111)과 다른 도전형(예를 들면, N 도전형)을 갖는 반도체 물질을 포함할 수 있다.
제 1 비트 라인 영역들(BLR1)에서, 드레인들(320)의 위에 비트 라인들(BL)이 형성된다. 비트 라인들(BL)은 제 1 방향을 따라 서로 이격되어 제공된다. 비트 라인들(BL)은 제 2 방향을 따라 신장되어, 복수의 드레인들(320)에 연결된다.
예시적으로, 비트 라인들(BL)과 드레인들(320), 그리고 공통 소스 영역(CSR)과 하부 필라들(PLD)은 콘택 플러그들을 통해 연결될 수 있다.
공통 소스 태핑 영역들(CLTR)에서, 제 1 방향을 따라 서로 이격되고, 제 2 방향을 따라 신장되는 공통 소스 태핑 라인들(CSTL1, CSTL2)과 더미 비트 라인(DBL)이 제공된다. 공통 소스 영역들(CSR)은 복수의 메탈 콘택들(MC1)을 통해 공통 소스 태핑 라인들(CSTL1, CSTL2)과 연결될 수 있다. 공통 소스 태핑 라인들(CSTL1, CSTL2)은 공통 소스 영역들(CSR)에 전원을 공급할 수 있다.
메모리 셀 어레이(110)의 일부분(EC)의 등가 회로는 도 9에 도시된 구조를 가질 수 있다.
메모리 셀 어레이(110)가 도 24 내지 도 26을 참조하여 설명된 구조를 가질 때, 페이지 버퍼(130)는 도 10 내지 도 12를 참조하여 설명된 구조를 가질 수 있다.
예시적으로, 도 14를 참조하여 설명된 바와 같이, 공통 소스 태핑 라인들(CSTL1, CSTL2) 사이에 더미 비트 라인(DBL)이 제공되지 않을 수 있다. 이때, 도 15를 참조하여 설명된 바와 같이, 페이지 버퍼 태핑 라인들(PBTL1, PBTL2) 사이에 더미 비트 라인(DBL)이 제공되지 않을 수 있다. 도 16을 참조하여 설명된 바와 같이, 하나의 공통 소스 태핑 영역에 하나의 공통 소스 태핑 라인이 제공될 수 있다. 이때, 도 17을 참조하여 설명된 바와 같이, 하나의 페이지 버퍼 태핑 영역에 하나의 페이지 버퍼 태핑 라인이 제공될 수 있다.
도 27은 도 1 및 도 2의 메모리 셀 어레이(110)와 페이지 버퍼(130)의 제 2 예를 보여주는 평면도이다. 도 3을 참조하여 설명된 평면도와 비교하면, 메모리 셀 어레이(110)에 하나의 공통 소스 영역(CSR)이 제공될 수 있다. 공통 소스 영역(CSR)은 공통 소스 라인(CSL)을 구성할 수 있다.
도 28은 도 27의 메모리 셀 어레이(110)의 평면도의 제 1 예를 보여준다. 도 29는 도 28의 ⅩⅩⅦ-ⅩⅩⅦ' 선에 따른 단면도의 제 1 예를 보여준다. 도 28 및 도 29를 참조하면, 기판(111)에 공통 소스 영역(CSR)이 형성된다. 예시적으로, 공통 소스 영역은 하나의 도핑 영역일 수 있다. 공통 소스 영역(CSR)은 공통 소스 라인(CSL)을 구성할 수 있다.
공통 소스 영역(CSR) 상에, 기판(111)과 수직한 방향으로 적층되고, 기판(111)과 수직한 방향으로 이격되어 제공되는 제 1 내지 제 8 도전 물질들(CM1~CM8)이 형성된다. 제 1 내지 제 8 도전 물질들(CM1~CM8)은 제 1 및 제 2 방향들을 따라 신장되는 플레이트(plate) 형태를 가질 수 있다.
제 1 내지 제 8 도전 물질들(CM1~CM8)에서, 기판(111)과 수직한 방향으로 제 1 내지 제 8 도전 물질들(CM1~CM8)을 관통하여 공통 소스 영역(CSR)과 접촉하는 복수의 필라들(PL)이 제공된다. 필라들(PL)은 정보 저장막들(116), 채널막들(114), 그리고 내부 물질들(115)을 포함할 수 잇다.
정보 저장막들(116)은 전하를 포획 또는 유출함으로써 정보를 저장할 수 있다. 정보 저장막들(116)은 터널링 절연막, 전하 포획막, 그리고 블로킹 절연막을 포함할 수 있다. 채널막들(114)은 복수의 필라들(PL)의 수직 바디로 동작할 수 있다. 채널막들(114)은 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 채널막들(114)은 기판(111)과 동일한 도전형(예를 들면, P 도전형)을 갖는 반도체를 포함할 수 있다. 내부 물질들(115)은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
노출 영역들(ER)에 의해 분리된 도전 물질들 각각에서, 스트링 선택 라인 컷들(SSL cut)이 제공될 수 있다. 스트링 선택 라인 컷들(SSL cut)은 제 1 내지 제 8 도전 물질들(CM1~CM8) 중 스트링 선택 라인들(SSL)로 사용되는 도전 물질들을 분리할 수 있다. 예시적으로, 제 8 도전 물질들(CM8)이 스트링 선택 라인들(SSL)로 사용될 때, 스트링 선택 라인 컷들(SSL cut)은 제 8 도전 물질들(CM8)을 분리할 수 있다.
스트링 선택 라인 컷들(SSL cut)은 제 2 방향을 따라 필라들(PL)과 교대로 제공될 수 있다. 스트링 선택 라인 컷들(SSL cut)은 비트 라인들(BL)의 방향에서 필라들(PL)의 사이에 배치될 수 있다. 예시적으로, 도 28 및 도 29에서, 노출 영역들(ER)에 의해 분리된 제 1 내지 제 8 도전 물질들(CM1~CM8) 각각에서, 비트 라인들(BL)의 방향으로 두 줄의 필라들이 제공되고, 두 줄의 필라들의 사이에 스트링 선택 라인 컷들(SSL cut)이 형성되는 것으로 도시되어 있다. 그러나, 노출 영역들(ER)에 의해 분리된 제 1 내지 제 8 도전 물질들(CM1~CM8) 각각에서, 비트 라인들(BL)의 방향으로 m 줄의 필라들(m은 1보다 큰 정수)이 제공될 수 있다. 그리고, m 줄의 필라들의 사이에 스트링 선택 라인 컷들(SSL cut)이 형성될 수 있다.
메모리 셀 어레이(110)의 일부분(EC)의 등가 회로는 도 9에 도시된 구조를 가질 수 있다.
메모리 셀 어레이(110)가 도 28 및 도 29를 참조하여 설명된 구조를 가질 때, 페이지 버퍼(130)는 도 10 내지 도 12를 참조하여 설명된 구조를 가질 수 있다.
예시적으로, 도 14를 참조하여 설명된 바와 같이, 공통 소스 태핑 라인들(CSTL1, CSTL2) 사이에 더미 비트 라인(DBL)이 제공되지 않을 수 있다. 이때, 도 15를 참조하여 설명된 바와 같이, 페이지 버퍼 태핑 라인들(PBTL1, PBTL2) 사이에 더미 비트 라인(DBL)이 제공되지 않을 수 있다. 도 16을 참조하여 설명된 바와 같이, 하나의 공통 소스 태핑 영역에 하나의 공통 소스 태핑 라인이 제공될 수 있다. 이때, 도 17을 참조하여 설명된 바와 같이, 하나의 페이지 버퍼 태핑 영역에 하나의 페이지 버퍼 태핑 라인이 제공될 수 있다.
도 30은 도 27의 ⅩⅩⅦ-ⅩⅩⅦ' 선에 따른 단면도의 제 2 예를 보여준다. 도 28 및 도 29를 참조하여 설명된 단면도와 비교하면, 필라들(PL)은 하부 필라들(PLa) 및 상부 필라들(PLb)을 포함한다.
기판(111) 상에 하부 필라들(PLa)이 제공된다. 하부 필라들(PLa)은 하부 정보 저장막들(116a), 하부 채널막들(114a), 그리고 하부 내부물질들(115a)을 포함한다. 하부 채널막들(114a)은 기판(111)과 동일한 도전형을 갖는 반도체 물질 또는 진성 반도체를 포함한다. 하부 채널막들(114a)은 제 1 내지 제 4 도전 물질들(CM1~CM4)의 수직 바디로 동작한다. 하부 내부 물질들(115a)은 절연 물질을 포함한다.
하부 필라들(PLa) 상에 상부 필라들(PLb)이 제공된다. 상부 필라들(PLb)은 상부 정보 저장막들(116b), 상부 채널막들(114b) 및 상부 내부 물질들(115b)을 포함한다. 상부 채널막들(114b)은 기판과 동일한 도전형을 갖는 반도체 물질(111) 또는 진성 반도체를 포함한다. 상부 채널막들(114b)은 제 5 내지 제 8 도전 물질들(CM5~CM8)의 수직 바디로 동작한다. 상부 내부 물질들(115b)은 절연 물질을 포함한다.
하부 채널막들(114a) 및 상부 채널막들(114b)은 서로 연결되어 수직 방향의 바디로 동작한다. 예시적으로, 하부 필라들(PLa)의 상부에 반도체 패드(SP)가 제공될 수 있다. 반도체 패드(SP)는 하부 채널막들(114a)과 동일한 도전형을 갖는 반도체 물질 또는 진성 반도체를 포함한다. 하부 채널막들(114a) 및 상부 채널막들(114b)은 반도체 패드(SP)를 통해 결합될 수 있다.
예시적으로, 제 1 내지 제 8 높이를 갖는 도전 물질들(CM1~CM8) 중 반도체 패드(SP)와 인접한 도전 물질들은 더미 워드 라인 및 더미 메모리 셀을 구성할 수 있다. 예를 들면, 반도체 패드(SP)와 인접한 제 4 도전 물질들(CM4), 제 5 도전 물질들(CM5), 또는 제 4 및 제 5 도전 물질들(CM4, CM5)은 더미 워드 라인들 및 더미 메모리 셀들을 구성할 수 있다.
도 31은 도 27의 메모리 셀 어레이의 평면도의 제 2 예를 보여준다. 도 32는 도 31의 ⅩⅩⅩⅡ-ⅩⅩⅩⅡ' 선에 따른 단면도를 보여준다. 도 28 및 도 29를 참조하여 설명된 메모리 셀 어레이(110)와 비교하면, 가장 인접한 스트링 선택 라인 컷들(SSL cut)의 사이, 그리고 가장 인접한 워드 라인 컷과 스트링 선택 라인 컷의 사이에 제공되는 필라들(PL)은 제 1 방향을 따라 일렬로 배치될 수 있다.
메모리 셀 어레이(110)가 도 31 및 도 32를 참조하여 설명된 구조를 가질 때, 페이지 버퍼(130)는 도 10 내지 도 12를 참조하여 설명된 구조를 가질 수 있다.
예시적으로, 도 14를 참조하여 설명된 바와 같이, 공통 소스 태핑 라인들(CSTL1, CSTL2) 사이에 더미 비트 라인(DBL)이 제공되지 않을 수 있다. 이때, 도 15를 참조하여 설명된 바와 같이, 페이지 버퍼 태핑 라인들(PBTL1, PBTL2) 사이에 더미 비트 라인(DBL)이 제공되지 않을 수 있다. 도 16을 참조하여 설명된 바와 같이, 하나의 공통 소스 태핑 영역에 하나의 공통 소스 태핑 라인이 제공될 수 있다. 이때, 도 17을 참조하여 설명된 바와 같이, 하나의 페이지 버퍼 태핑 영역에 하나의 페이지 버퍼 태핑 라인이 제공될 수 있다.
예시적으로, 도 30을 참조하여 설명된 바와 같이, 필라들(PL)은 하부 필라들(PLa) 및 상부 필라들(PLa)로 구성될 수 있다.
상술된 실시 예들에서, 메모리 셀 어레이(110)의 공통 소스 태핑 라인들(CSTL) 및 페이지 버퍼(130)의 페이지 버퍼 태핑 라인들(PBTL)이 설명되었다. 그러나, 본 발명의 기술적 사상은 공통 소스 태핑 라인들(CSTL) 및 페이지 버퍼 태핑 라인들(PBTL)에 한정되지 않는다. 예시적으로, 본 발명의 기술적 사상은 페이지 버퍼(130) 뿐 아니라 감지 증폭기 및 쓰기 드라이버와 같이 메모리 셀 어레이(110)를 액세스하는 다양한 구성 요소들에 응용될 수 있다.
도 33은 본 발명의 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 33을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
불휘발성 메모리 장치(1100)는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)와 동일한 구조를 가질 수 있다. 즉, 불휘발성 메모리 장치(1100)는 기판(111) 상에 제공되는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함하고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(111)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다. 불휘발성 메모리 장치(1100)의 페이지 버퍼는 공통 소스 태핑 영역들에 정렬되는 페이지 버퍼 태핑 영역들을 구비할 수 있다.
컨트롤러(1200)는 호스트(Host) 및 불휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성된다. 컨트롤러(1200)로부터 제공되는 제어 신호(CTRL) 및 어드레스(ADDR)에 응답하여, 불휘발성 메모리 장치(1100)는 읽기, 쓰기, 그리고 소거 동작을 수행하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공될 수 있다. 오류 정정 블록은 불휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 34는 도 33의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 34를 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리 장치(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 그룹들 각각은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예시적으로, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
불휘발성 메모리 칩들 각각은 본 발명의 제 1 내지 제 3 실시 예에 따른 불휘발성 메모리 장치들(100, 100a, 100b)과 동일한 구조를 가지며, 동일하게 동작할 수 있다. 즉, 불휘발성 메모리 칩들 각각은 기판(111) 상에 제공되는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함하고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(111)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다. 불휘발성 메모리 칩들의 페이지 버퍼는 공통 소스 태핑 영역들에 정렬되는 페이지 버퍼 태핑 영역들을 구비할 수 있다.
도 34에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있다.
도 35는 도 34를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 35를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 35에서, 불휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 35에서, 도 34를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 33을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 33 및 도 34를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 불휘발성 메모리 장치 110; 메모리 셀 어레이
120; 어드레스 디코더 130; 페이지 버퍼
140; 데이터 입출력 회로 150; 제어 로직
CAAR; 셀 어레이 활성 영역 PBAR; 페이지 버퍼 활성 영역
ML; 금속층 BLR1; 제 1 비트 라인 영역들
CSTR; 공통 소스 태핑 영역들 BLR2; 제 2 비트 라인 영역들
PBTR; 페이지 버퍼 태핑 영역들 CSR; 공통 소스 영역들
M2; 도전 라인들 SSL; 스트링 선택 라인들
WL; 워드 라인들 GSL; 접지 선택 라인들
111; 기판 CSR; 공통 소스 영역
112a, 112; 절연 물질 CM1~CM8; 도전 물질
PL; 필라들 114; 채널막들
115; 내부 물질들 116; 정보 저장막들
117~119; 제 1 내지 제 3 서브 절연막들
WL cut; 워드 라인 컷 SSL cut; 스트링 선택 라인 컷
CSLT; 공통 소스 태핑 라인 MC; 메탈 콘택
MC2; 제 2 메탈 콘택 PLU; 상부 필라들
PLD; 하부 필라들 PC; 파이프라인 콘택들
CMU1~CMU8; 상부 도전 물질들
CMD1a, CMD1b, CMD2~CMD4; 하부 도전 물질들

Claims (10)

  1. 기판 상에서 특정 방향을 따라 교대로 배치되는 제 1 비트 라인 영역들 및 공통 소스 태핑 영역들을 포함하는 메모리 셀 어레이;
    상기 기판 상에서 상기 특정 방향을 따라 교대로 배치되는 제 2 비트 라인 영역들 및 페이지 버퍼 태핑 영역들을 포함하는 페이지 버퍼; 그리고
    서로 이격되고, 상기 제 1 비트 라인 영역들로부터 상기 제 2 비트 라인 영역들로 신장된 복수의 비트 라인들을 포함하고,
    상기 제1 비트 라인 영역들 및 상기 제2 비트 라인 영역들은 상기 특정 방향을 따라 동일한 위치들에 배치되고,
    상기 공통 소스 태핑 영역들 및 상기 페이지 버퍼 태핑 영역들은 상기 특정 방향을 따라 동일한 위치들에 배치되는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 페이지 버퍼 태핑 영역들 각각에서, 상기 복수의 비트 라인들과 평행하고 상기 페이지 버퍼에 전원을 공급하는 적어도 하나의 페이지 버퍼 태핑 라인이 제공되는 불휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 페이지 버퍼는,
    서로 이격되고, 상기 복수의 비트 라인들과 수직한 방향으로 신장된 복수의 도전 라인들을 더 포함하고,
    상기 복수의 도전 라인들은 복수의 콘택 플러그들을 통해 상기 페이지 버퍼 태핑 영역들의 페이지 버퍼 태핑 라인들에 연결되는 불휘발성 메모리 장치.
  4. 제 2 항에 있어서,
    상기 페이지 버퍼 태핑 영역들 각각에서, 전원 전압을 공급하는 적어도 하나의 페이지 버퍼 태핑 라인 및 접지 전압을 공급하는 적어도 하나의 페이지 버퍼 태핑 라인이 제공되는 불휘발성 메모리 장치.
  5. 제 2 항에 있어서,
    상기 페이지 버퍼 태핑 영역들 각각에서, 둘 이상의 인접한 페이지 버퍼 태핑 라인들 사이에 더미 비트 라인이 추가적으로 제공되는 불휘발성 메모리 장치.
  6. 제 2 항에 있어서,
    상기 페이지 버퍼 태핑 영역들에 하나의 페이지 버퍼 태핑 라인이 제공될 때, 상기 페이지 버퍼 태핑 영역들의 페이지 버퍼 태핑 라인들은 상기 복수의 비트 라인들과 수직한 방향을 따라 교대로 전원 전압 및 접지 전압을 공급하는 불휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 메모리 셀 어레이는,
    상기 제 1 비트 라인 영역들 각각에 형성되는 복수의 셀 스트링들을 더 포함하고,
    상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들을 포함하는 불휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 공통 소스 태핑 영역들 각각에서, 상기 복수의 셀 스트링들의 공통 소스 라인에 전원을 공급하는 적어도 하나의 공통 소스 태핑 라인들이 제공되는 불휘발성 메모리 장치.
  9. 특정 방향을 따라 신장되는 복수의 제1 비트 라인들과 연결되는 복수의 제 1 셀 스트링들 및 상기 특정 방향을 따라 신장되는 복수의 제2 비트 라인들과 연결되는 복수의 제 2 셀 스트링들;
    상기 복수의 제 1 및 제 2 셀 스트링들 사이에서, 상기 복수의 제1 및 제2 비트 라인들과 평행하고, 복수의 셀 트랜지스터들의 공통 소스 라인에 전원을 공급하는 적어도 하나의 공통 소스 태핑 라인;
    상기 복수의 제1 및 제2 비트 라인들에 연결되는 페이지 버퍼; 그리고
    상기 복수의 제1 비트 라인들 및 상기 복수의 제2 비트 라인들의 사이에 배치되고, 상기 특정 방향을 따라 상기 적어도 하나의 공통 소스 태핑 라인과 분리되고, 상기 페이지 버퍼에 전원을 공급하는 페이지 버퍼 태핑 라인을 포함하고,
    상기 복수의 제 1 및 제 2 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 상기 복수의 셀 트랜지스터들을 포함하는 불휘발성 메모리 장치.
  10. 특정 방향을 따라 교대로 배치되는 비트 라인 그룹들 및 태핑 라인 그룹들을 포함하고,
    상기 비트 라인 그룹들 각각은 복수의 메모리 셀 스트링들 및 페이지 버퍼와 연결되는 복수의 비트 라인들을 포함하고,
    상기 태핑 라인 그룹들 각각은 상기 복수의 메모리 셀 스트링들에 연결된 공통 소스 라인에 전원을 공급하는 적어도 하나의 공통 소스 태핑 라인 및 상기 페이지 버퍼에 전원을 공급하는 적어도 하나의 페이지 버퍼 태핑 라인을 포함하는 불휘발성 메모리 장치.
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