KR20220050272A - 메모리 장치 - Google Patents

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KR20220050272A
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김윤지
김승연
남상완
전홍수
조지호
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삼성전자주식회사
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Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 제1 기판, 및 상기 제1 기판에 형성되는 회로 소자들을 포함하며, 상기 회로 소자들 중 적어도 일부는 소스 드라이버를 제공하는 주변 회로 영역, 및 상기 제1 기판의 상면에 수직하는 제1 방향에서 상기 주변 회로 영역과 적층되는 제2 기판, 및 상기 제2 기판의 상면에 평행한 제2 방향을 따라 배열되는 셀 블록들과 더미 블록들을 포함하는 셀 영역을 포함하고, 상기 셀 블록들 각각은 상기 제2 기판 상에 교대로 적층되는 게이트 전극들과 절연층들, 및 상기 제1 방향으로 연장되어 상기 게이트 전극들과 상기 절연층들을 관통하며 상기 제2 기판에 연결되는 채널 구조체들을 포함하며, 상기 더미 블록들 중 적어도 하나의 소스 컨택 블록은 상기 제2 기판 상에 배치되는 제1 더미 절연 영역, 및 상기 제1 방향으로 연장되어 상기 제1 더미 절연 영역을 관통하며 상기 제2 기판에 연결되는 소스 컨택들을 포함하고, 상기 소스 컨택들은 상기 셀 영역 상부의 메탈 배선들을 통해 상기 소스 드라이버와 연결된다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 기록하는 메모리 셀들이 배치되는 셀 영역, 및 셀 영역을 제어하는 회로들이 배치되는 주변 회로 영역을 포함할 수 있다. 주변 회로 영역과 셀 영역은 워드라인, 공통 소스 라인, 비트라인 등을 통해 연결되며, 주변 회로 영역은 워드라인, 공통 소스 라인, 비트라인 등을 통해 프로그램 동작, 읽기 동작, 소거 동작 등의 제어 동작을 실행할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 공통 소스 라인에 연결되는 소스 컨택들을 효율적으로 배치함으로써 공통 소스 라인에 입력되는 전압의 편차를 최소화하고, 동작 특성 및 신뢰성이 개선된 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 기판, 및 상기 제1 기판에 형성되는 회로 소자들을 포함하며, 상기 회로 소자들 중 적어도 일부는 소스 드라이버를 제공하는 주변 회로 영역, 및 상기 제1 기판의 상면에 수직하는 제1 방향에서 상기 주변 회로 영역과 적층되는 제2 기판, 및 상기 제2 기판의 상면에 평행한 제2 방향을 따라 배열되는 셀 블록들과 더미 블록들을 포함하는 셀 영역을 포함하고, 상기 셀 블록들 각각은 상기 제2 기판 상에 교대로 적층되는 게이트 전극들과 절연층들, 및 상기 제1 방향으로 연장되어 상기 게이트 전극들과 상기 절연층들을 관통하며 상기 제2 기판에 연결되는 채널 구조체들을 포함하며, 상기 더미 블록들 중 적어도 하나의 소스 컨택 블록은 상기 제2 기판 상에 배치되는 제1 더미 절연 영역, 및 상기 제1 방향으로 연장되어 상기 제1 더미 절연 영역을 관통하며 상기 제2 기판에 연결되는 소스 컨택들을 포함하고, 상기 소스 컨택들은 상기 셀 영역 상부의 메탈 배선들을 통해 상기 소스 드라이버와 연결된다.
본 발명의 일 실시예에 따른 메모리 장치는, 소스 드라이버, 로우 디코더, 및 페이지 버퍼를 제공하는 회로 소자들을 포함하는 주변 회로 영역, 및 제1 방향에서 상기 주변 회로 영역의 상부에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 배열되는 블록들을 포함하고, 상기 블록들은 상기 제2 방향과 교차하는 제3 방향으로 연장되는 분리층들에 의해 서로 분리되는 셀 영역을 포함하고, 상기 블록들은 메모리 셀들이 배치되는 셀 블록, 상기 제1 방향으로 연장되어 상기 셀 영역의 소스 영역에 연결되는 소스 컨택들이 배치되는 소스 컨택 블록, 및 상기 제1 방향으로 연장되어 상기 페이지 버퍼에 연결되는 비트라인 컨택들이 배치되는 비트라인 컨택 블록을 포함하며, 상기 소스 컨택 블록은 상기 제2 방향에서 상기 셀 블록과 상기 비트라인 컨택 블록과 인접한다.
본 발명의 일 실시예에 따른 메모리 장치는, 소스 영역을 갖는 기판, 상기 기판의 상면에 수직하는 제1 방향으로 적층되는 게이트 라인들, 상기 제1 방향으로 연장되며 상기 게이트 라인들을 관통하여 상기 소스 영역에 연결되는 채널층들, 및 상기 제1 방향으로 연장되어 상기 소스 영역에 연결되며 상기 기판의 상면에 평행한 제2 방향에서 상기 게이트 라인들과 분리되는 소스 컨택들을 포함하는 셀 영역, 및 상기 제1 방향에서 상기 셀 영역의 하부에 배치되며, 상기 소스 영역과 전기적으로 연결되는 소스 드라이버를 포함하는 주변 회로 영역을 포함하며, 상기 기판의 상면으로부터 제1 높이에서 상기 소스 컨택들에 연결되며 상기 제2 방향으로 연장되는 하부 메탈 배선들, 및 상기 제1 높이보다 높은 위치에서 상기 하부 메탈 배선들과 연결되는 상부 메탈 배선들, 및 상기 제1 방향으로 연장되며 상기 상부 메탈 배선들을 상기 소스 드라이버와 연결하는 관통 배선을 포함한다.
본 발명의 일 실시예에 따르면, 셀 영역에서 셀 블록들 사이에 배치되는 더미 블록들 중 적어도 하나에, 공통 소스 라인과 연결되는 소스 컨택들이 배치될 수 있다. 따라서, 소스 드라이버가 출력하는 전압이 셀 블록들 사이에 배치되는 소스 컨택들을 통해 공통 소스 라인에 입력될 수 있으며, 셀 블록들 각각의 위치, 및/또는 하나의 셀 블록 내에서의 위치에 따라 발생하는 공통 소스 라인 전압의 차이를 최소화할 수 있다. 공통 소스 라인 전압의 차이를 최소화함으로써, 메모리 장치의 동작 특성 및 신뢰성을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 시스템을 간단하게 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 메모리 블록을 간단하게 나타낸 회로도이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 구조를 간단하게 나타낸 도면이다.
도 5 및 도 6은 본 발명의 실시예들에 따른 메모리 장치의 구조를 설명하기 위한 도면들이다.
도 7 및 도 8은 도 6의 I-I` 방향의 단면을 나타낸 도면들이다.
도 9는 도 6의 II-II` 방향의 단면을 나타낸 도면들이다.
도 10은 도 6의 소스 컨택 영역 주변의 단면을 나타낸 도면이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 비교예이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 14 및 도 15는 본 발명의 실시예들에 따른 메모리 장치의 구조를 설명하기 위한 도면들이다.
도 16 및 도 17은 본 발명의 실시예들에 따른 메모리 장치의 구조를 설명하기 위한 도면들이다.
도 18은 도 17의 III-III` 방향의 단면을 도시한 단면도이다.
도 19 및 도 20은 본 발명의 실시예들에 따른 메모리 장치의 구조를 설명하기 위한 도면들이다.
도 21은 도 20의 IV-IV` 방향의 단면을 도시한 단면도이다.
도 22는 은 본 발명의 실시예들에 따른 메모리 장치의 구조를 설명하기 위한 도면이다.
도 23 및 도 24는 본 발명의 실시예들에 따른 메모리 장치의 구조를 설명하기 위한 도면들이다.
도 25는 도 24의 V-V` 방향의 단면을 도시한 단면도이다.
도 26은 본 발명의 일 실시예에 따른 호스트-스토리지 시스템을 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 시스템을 간단하게 나타낸 블록도이다.
도 1을 참조하면, 메모리 시스템(1)은 메모리 장치(10) 및 메모리 컨트롤러(20)를 포함할 수 있다. 메모리 시스템(1)은 복수의 채널들(CH1~CHm)을 지원할 수 있고, 메모리 장치(10)와 메모리 컨트롤러(20)는 복수의 채널들(CH1~CHm)을 통해 연결될 수 있다. 예를 들어, 메모리 시스템(1)은 SSD(Solid State Drive)와 같은 스토리지 장치로 구현될 수 있다.
메모리 장치(10)는 복수의 메모리 장치들(NVM11~NVMmn)을 포함할 수 있다. 메모리 장치들(NVM11~NVMmn) 각각은 대응하는 웨이(way)를 통해 복수의 채널들(CH1~CHm) 중 하나에 연결될 수 있다. 예를 들어, 메모리 장치들(NVM11~NVM1n)은 웨이들(W11~W1n)을 통해 제1 채널(CH1)에 연결되고, 메모리 장치들(NVM21~NVM2n)은 웨이들(W21~W2n)을 통해 제2 채널(CH2)에 연결될 수 있다. 예시적인 실시 예에서, 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(20)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 메모리 장치들(NVM11~NVMmn) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
메모리 컨트롤러(20)는 복수의 채널들(CH1~CHm)을 통해 메모리 장치(10)와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 채널들(CH1~CHm)을 통해 메모리 장치(10)로 커맨드들(CMDa~CMDm), 어드레스들(ADDRa~ADDRm), 및 데이터(DATAa~DATAm)를 메모리 장치(10)로 전송하거나, 메모리 장치(10)로부터 데이터(DATAa~DATAm)를 수신할 수 있다.
메모리 컨트롤러(20)는 각각의 채널을 통해 해당 채널에 연결된 비휘발성 메모리 장치들 중 하나를 선택하고, 선택된 비휘발성 메모리 장치와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 제1 채널(CH1)에 연결된 메모리 장치들(NVM11~NVM1n) 중 비휘발성 메모리 장치(NVM11)를 선택할 수 있다. 메모리 컨트롤러(20)는 선택된 메모리 장치(NVM11)로 제1 채널(CH1)을 통해 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)를 전송하거나, 선택된 메모리 장치(NVM11)로부터 데이터(DATAa)를 수신할 수 있다.
메모리 컨트롤러(20)는 서로 다른 채널들을 통해 메모리 장치(10)와 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 제1 채널(CH1)을 통해 메모리 장치(10)로 커맨드(CMDa)를 전송하는 동안 제2 채널(CH2)을 통해 메모리 장치(10)로 커맨드(CMDb)를 전송할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 제1 채널(CH1)을 통해 메모리 장치(10)로부터 데이터(DATAa)를 수신하는 동안 제2 채널(CH2)을 통해 메모리 장치(10)로부터 데이터(DATAb)를 수신할 수 있다.
메모리 컨트롤러(20)는 메모리 장치(10)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(20)는 채널들(CH1~CHm)로 신호를 전송하여 채널들(CH1~CHm)에 연결된 메모리 장치들(NVM11~NVMmn) 각각을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 제1 채널(CH1)로 커맨드(CMDa) 및 어드레스(ADDRa)를 전송하여 메모리 장치들(NVM11~NVM1n) 중 선택된 하나를 제어할 수 있다.
메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(20)의 제어에 따라 동작할 수 있다. 예를 들어, 메모리 장치(NVM11)는 제1 채널(CH1)로 제공되는 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)에 따라 데이터(DATAa)를 프로그램할 수 있다. 예를 들어, 메모리 장치(NVM21)는 제2 채널(CH2)로 제공되는 커맨드(CMDb) 및 어드레스(ADDRb)에 따라 데이터(DATAb)를 독출하고, 독출된 데이터(DATAb)를 메모리 컨트롤러(20)로 전송할 수 있다.
도 1에는 메모리 장치(10)가 m개의 채널을 통해 메모리 컨트롤러(20)와 통신하고, 메모리 장치(10)가 각각의 채널에 대응하여 n개의 비휘발성 메모리 장치를 포함하는 것으로 도시되나, 채널들의 개수와 하나의 채널에 연결된 비휘발성 메모리 장치의 개수는 다양하게 변경될 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 2를 참조하면, 메모리 장치(30)는 제어 로직 회로(32), 메모리 셀 어레이(33), 페이지 버퍼부(34), 전압 생성기(35), 및 로우 디코더(36)를 포함할 수 있다. 메모리 장치(30)는 인터페이스 회로(31)를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더, 소스 드라이버 등을 더 포함할 수 있다.
제어 로직 회로(32)는 메모리 장치(30) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(32)는 인터페이스 회로(31)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(32)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
메모리 셀 어레이(33)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(33)는 비트라인들(BL)을 통해 페이지 버퍼부(34)에 연결될 수 있고, 워드라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL)을 통해 로우 디코더(36)에 연결될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(33)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시예에서, 메모리 셀 어레이(33)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼부(34)는 복수의 페이지 버퍼들(PB1 내지 PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1 내지 PBn)은 복수의 비트라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼부(34)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트라인들(BL) 중 적어도 하나의 비트라인을 선택할 수 있다. 페이지 버퍼부(34)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼부(34)는 선택된 비트라인으로 프로그램될 데이터에 대응하는 비트라인 전압을 인가할 수 있다. 독출 동작 시, 페이지 버퍼부(34)는 선택된 비트라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.
전압 생성기(35)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 독출, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(35)는 프로그램 전압, 독출 전압, 패스 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다. 전압 생성기(35)가 생성하는 전압들 중 일부는 로우 디코더(36)에 의해 워드라인 전압(VWL)으로서 워드라인들(WL)에 입력될 수 있으며, 일부는 소스 드라이버에 의해 공통 소스 라인에 입력될 수도 있다.
로우 디코더(36)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(360)는 선택된 워드라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 독출 동작 시, 선택된 워드라인으로 독출 전압을 인가할 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 메모리 블록을 간단하게 나타낸 회로도이다.
도 3에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 낸드 스트링들은 기판과 수직한 방향으로 형성될 수 있다.
도 3을 참조하면, 메모리 블록(BLKi)은 비트라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 3에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 3에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 구조를 간단하게 나타낸 도면이다.
도 4를 참조하면, 반도체 장치(40)는 제1 방향(Z축 방향)으로 적층된 제1 영역(41) 및 제2 영역(42)을 포함할 수 있다. 제1 영역(41)은 주변 회로 영역으로서, 로우 디코더(DEC), 페이지 버퍼(PB), 및 주변 회로(PC)를 포함할 수 있다. 일례로 주변 회로(PC)는 차지 펌프, 전압 생성기, 소스 드라이버, 인터페이스 회로 등을 포함할 수 있다.
제2 영역(41)은 셀 영역으로서, 메모리 셀 어레이들(MCA) 및 제1 및 제2 관통 배선 영역들(TB1, TB2)을 포함할 수 있다. 제1 및 제2 관통 배선 영역들(ER, ETB) 각각에는 제1 영역(41)과 제2 영역(42)을 서로 연결하며 제1 방향으로 연장되는 관통 배선들이 배치될 수 있다. 메모리 셀 어레이들(MCA) 각각은 제2 방향(Y축 방향)을 따라 배열되는 셀 블록들(CBK)과 더미 블록들(DBK)을 포함할 수 있다.
더미 블록들(DBK)은 메모리 셀들이 배치되지 않거나, 또는 메모리 셀들에서 데이터를 저장하는 등의 동작이 실행되지 않는 블록일 수 있다. 일례로, 더미 블록들(DBK)은 비트라인 컨택들이 배치되는 비트라인 컨택 블록과, 소스 컨택들이 배치되는 소스 컨택 블록을 포함할 수 있다. 비트라인 컨택들은, 셀 블록들(CBK)에서 채널 구조체들에 연결되는 비트라인들과 연결되며, 제1 영역(41)까지 연장될 수 있다. 소스 컨택들은 제2 영역(42)의 공통 소스 라인에 연결될 수 있다.
도 4를 참조하면, 제1 영역(41)에 배치되는 회로들(DEC, PB, PC) 중 적어도 일부는 제2 영역(42)의 메모리 셀 어레이들(MCA)의 하부에 배치될 수 있다. 예를 들어, 페이지 버퍼(PB)는 메모리 셀 어레이들(MCA)에서 비트라인들과 연결되며 제1 방향으로 연장되는 비트라인 컨택들이 배치되는 더미 블록(DBK)의 하부에 배치될 수 있다. 또한, 로우 디코더(DEC)는 워드라인들과 연결되며 제1 방향으로 연장되는 워드라인 컨택들이 배치되는 제1 관통 배선 영역들(TB1)의 하부에 배치될 수 있다.
일 실시예에서, 제2 관통 배선 영역들(TB2)에는 공통 소스 라인과 연결되는 소스 컨택들이 배치될 수 있으며, 제2 관통 배선 영역들(TB2) 하부의 제1 영역(41)에는 소스 드라이버가 배치될 수 있다. 다만, 실시예들에서 제1 영역(41)에 포함되는 회로들 및 배치 형태는 다양하게 변경될 수 있으며, 이에 따라 메모리 셀 어레이들(MCA)과 중첩되어 배치되는 회로들도 다양하게 변경될 수 있다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 메모리 장치의 구조를 설명하기 위한 도면들이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치(100)의 일부를 도시한 평면도일 수 있다. 일례로, 도 5에 도시한 일 실시예에서, 메모리 장치(100)는 제1 방향(Z축 방향)으로 적층되는 주변 회로 영역과 셀 영역을 포함하며, 셀 영역이 주변 회로 영역의 상부에 적층될 수 있다. 일례로, 주변 회로 영역은 제1 기판, 및 제1 기판 상에 형성되는 회로 소자들을 포함할 수 있으며, 회로 소자들 중 일부는 소스 드라이버(DRV)를 제공할 수 있다. 소스 드라이버(DRV)는 셀 영역의 제2 기판에 형성된 소스 영역과 연결될 수 있다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 제2 방향(Y축 방향)으로 배열되는 복수의 셀 블록들(CBK)과 복수의 더미 블록들(DBKSC, DBKBC)을 포함할 수 있다. 복수의 셀 블록들(CBK)과 복수의 더미 블록들(DBKSC, DBKBC)은 분리층들(105)에 의해 제2 방향에서 서로 분리될 수 있다.
도 5와 도 6을 함께 참조하면, 복수의 셀 블록들(CBK) 각각은 제1 방향에서 교대로 적층되는 게이트 전극들과 절연층들, 제1 방향으로 연장되어 게이트 전극들과 절연층들을 관통하는 채널 구조체들(CH)을 포함할 수 있다. 채널 구조체들(CH) 각각은 게이트 전극들과 함께 낸드 스트링을 제공할 수 있다. 채널 구조체들(CH) 각각은 제1 방향의 하부에서 제2 기판과 연결될 수 있다.
복수의 더미 블록들(DBKSC, DBKBC)은 소스 컨택 블록들(DBKSC1, DBKSC2)과 비트라인 컨택 블록들(DBKBC)을 포함할 수 있다. 소스 컨택 블록들(DBKSC1, DBKSC2)과 비트라인 컨택 블록들(DBKBC) 각각의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
소스 컨택 블록들(DBKSC1, DBKSC2) 각각은 제2 기판 상에 배치되는 제1 더미 절연 영역과, 제1 더미 절연 영역을 관통하며 제1 방향으로 연장되어 제2 기판에 연결되는 소스 컨택들(SCNT)을 포함할 수 있다. 소스 컨택들(SCNT)은 제2 방향으로 연장되며 채널 구조체들(CH)과 연결되지 않는 더미 비트라인들을 통해 소스 드라이버(DRV)와 연결될 수 있다.
소스 컨택 블록들(DBKSC1, DBKSC2) 각각에서 소스 컨택들(SNCT)의 배치 형태와 개수는 도 6에 도시한 바와 같이 한정되지 않으며 다양하게 변형될 수 있다. 예를 들어, 소스 컨택 블록들(DBKSC1, DBKSC2)에도 더미 채널 구조체들(DCH)이 배치될 수 있다.
소스 드라이버(DRV)은 소스 컨택 블록들(DBKSC1, DBKSC2) 각각에 형성되는 소스 컨택들(SCNT), 및 제2 기판의 엣지에 인접한 소스 컨택 영역(SCA)에 형성되는 엣지 소스 컨택들을 통해 제2 기판과 연결될 수 있다. 소스 컨택 블록들(DBKSC1, DBKSC2)이 형성되지 않는 경우에는 엣지 소스 컨택들을 통해서만 전압이 제2 기판에 입력되므로, 위치에 따른 전압 차이가 발생할 수 있다. 반면 본 발명의 일 실시예에서는, 셀 블록들(CBK) 사이의 소스 컨택 블록들(DBKSC1, DBKSC2)에 소스 컨택들(SCNT)을 배치함으로써, 위치에 따른 전압 차이를 최소화하고 메모리 장치(100)의 성능을 개선할 수 있다.
도 5 및 도 6을 참조하면, 비트라인 컨택 블록(DBKBC)은 제2 방향에서 제1 소스 컨택 블록(DBKSC1) 및 제2 소스 컨택 블록(DBKSC2) 사이에 배치될 수 있다. 비트라인 컨택 블록(DBKBC)은 제2 기판 상에 배치되는 제2 더미 절연 영역과, 제2 더미 절연 영역 내에서 제1 방향으로 연장되는 더미 채널 구조체들(DCH), 및 제2 더미 절연 영역을 관통하며 제1 방향으로 연장되는 비트라인 컨택들(BCNT) 등을 포함할 수 있다. 비트라인 컨택들(BCNT)은, 셀 블록들(CBK)에 배치되는 채널 구조체들과 비트라인들을 통해 연결되며, 제2 더미 절연 영역 및 제2 기판을 관통하여 주변 회로 영역까지 연장될 수 있다. 일례로 비트라인 컨택들(BCNT)은 주변 회로 영역의 페이지 버퍼와 연결되며, 비트라인 컨택들(BCNT)이 관통하는 제2 기판의 일부 영역은 절연 물질로 형성될 수 있다.
도 6을 참조하면, 더미 블록들(DBKSC1, DBKSC2, DBKBC)과 달리 셀 블록(CBK)에는 중간 분리층(106)이 형성될 수 있다. 따라서, 분리층(105)을 형성하기 위해 먼저 형성된 트렌치로 인산 등의 식각 용액을 유입시키는 희생층 제거 공정에서, 셀 블록(CBK)에 포함되는 희생층들이 효과적으로 제거될 수 있다. 반면, 더미 블록들(DBKSC1, DBKSC2, DBKBC)에는 중간 분리층(106)이 형성되지 않으며, 따라서 희생층 제거 공정에서 희생층들의 일부가 제거되지 않고 잔존할 수 있다. 제1 더미 절연 영역과 제2 더미 절연 영역은, 잔존한 더미 희생층들, 및 더미 희생층들과 교대로 적층되는 더미 절연층들에 의해 제공될 수 있다.
일 실시예에서, 제1 더미 절연 영역과 제2 더미 절연 영역은 서로 다른 구조를 가질 수도 있다. 일례로, 제1 더미 절연 영역은, 희생층들과 절연층들을 모두 제거하여 형성된 공간을 절연 물질로 채워넣음으로써 형성될 수도 있다. 따라서, 제1 더미 절연 영역에 포함되는 절연층의 층수가, 제2 더미 절연 영역에 포함되는 절연층의 층수보다 적을 수 있다.
도 7 및 도 8은 도 6의 I-I` 방향의 단면을 나타낸 도면들이며, 도 9는 도 6의 II-II` 방향의 단면을 나타낸 도면이다. 도 10은 도 6의 소스 컨택 영역 주변의 단면을 나타낸 도면이다.
먼저 도 7을 참조하면, 메모리 장치(100)는 주변 회로 영역(PERI)과 셀 영역(CELL)을 포함하며, 주변 회로 영역(PERI)과 셀 영역(CELL)은 제1 방향(Z축 방향)에서 서로 적층될 수 있다. 주변 회로 영역(PERI)은 제1 기판(210), 제1 기판(210)에 형성되는 회로 소자들(220), 및 회로 소자들과 연결되는 회로 컨택(230)들과 배선 패턴들(240)을 포함할 수 있다. 회로 소자들(220), 회로 컨택들(230) 및 배선 패턴들(240)은 주변 층간 절연층(290)에 의해 커버될 수 있다. 회로 소자들(220)은 수평 트랜지스터를 포함할 수 있으며, 수평 게이트 전극(221), 수평 게이트 절연층(222), 스페이서층(223), 및 소스/드레인 영역(224) 등을 포함할 수 있다.
주변 층간 절연층(290) 상에는 셀 영역(CELL)이 배치될 수 있다. 셀 영역(CELL)은 제2 기판(110), 제2 기판(110) 상에 교대로 적층된 절연층들(120)과 게이트 전극들(130), 절연층들(120)과 게이트 전극들(130)을 복수의 블록들(DBKSC1, DBKBC)로 나누는 분리층들(105), 및 셀 층간 절연층(190) 등을 포함할 수 있다. 앞서 설명한 바와 같이, 복수의 블록들(DBKSC1, DBKBC)은 제2 방향(Y축 방향)으로 배열될 수 있다. 분리층들(105)은 제1 방향 및 제3 방향(X축 방향)으로 연장되며, 절연 물질로 형성될 수 있다.
제2 기판(110)은 복수의 층들(101-104)을 포함할 수 있다. 제1 내지 제3층들(101-103)은 반도체 물질로 형성될 수 있다. 일례로, 제1층(101)은 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄, 또는 실리콘-게르마늄을 포함할 수 있다.
제2층(102)과 제3층(103)은 제1층(101) 상에 순서대로 적층될 수 있다. 제2층(102)은 폴리실리콘 등의 반도체 물질로 형성되며, 불순물로 도핑되어 소스 영역으로 기능할 수 있다. 제3층(103)이 반도체 물질로 형성되는 경우, 제2층(102)과 같은 도전형의 불순물로 도핑되거나, 또는 제2층(102)으로부터 확산된 불순물을 포함할 수 있다. 다만, 실시예들에 따라, 제3층(103)은 절연성 물질로 형성될 수도 있다.
게이트 전극들(130)은 접지 선택 라인(130G), 워드라인들(130W), 및 스트링 선택 라인들(130S)을 포함할 수 있다. 앞서 도 6을 참조하여 설명한 바와 같이, 제1 소스 컨택 블록(DBKSC1)과 비트라인 컨택 블록(DBKBC)에는 중간 절연층(106)이 형성되지 않을 수 있다. 따라서 도 7에 도시한 바와 같이, 제1 소스 컨택 블록(DBKSC1)과 비트라인 컨택 블록(DBKBC)에는 게이트 전극들(130)이 형성되지 않고 희생층들이 잔존하여 더미 희생층들(140)이 형성될 수 있다. 희생층들(140)은 절연층들(120)과 함께 제1 더미 절연 영역 및 제2 더미 절연 영역을 제공할 수 있다.
소스 컨택들(SCNT)은 제1 더미 절연 영역을 관통하여 제2 기판(110)에 연결될 수 있다. 일례로 소스 컨택들(SCNT)은 제1층(101)까지 연장되며, 그 측면에서 제1 내지 제3층들(101-103)과 접촉할 수 있다. 또한 소스 컨택들(SCNT)은 제1 방향의 상부에서 상부 컨택들(150)을 통해 하부 메탈 배선들(153)과 연결될 수 있다. 하부 메탈 배선들(153)은 소스 드라이버(DRV)에 연결되며, 소스 드라이버(DRV)가 출력하는 전압이 제2 기판(110)에 전달될 수 있다. 소스 컨택들(SCNT)과 연결되는 하부 메탈 배선들(153)은 더미 비트라인들일 수 있다.
비트라인 컨택 블록(DBKBC)에는 비트라인 컨택들(BCNT)이 형성될 수 있다. 비트라인 컨택들(BCNT)은 제1 방향으로 연장되어 제2 더미 절연 영역을 관통하며, 주변 회로 영역(PERI)까지 연장될 수 있다. 비트라인 컨택들(BCNT)은 주변 회로 영역(PERI)의 페이지 버퍼와 연결될 수 있다. 비트라인 컨택들(BCNT)과 제2 기판(110)의 제1 내지 제3층들(101-103)이 전기적으로 연결되지 않도록, 비트라인 컨택들(BCNT)은 제2 기판(110)의 절연 영역(104)을 관통할 수 있다. 비트라인 컨택들(BCNT)은 상부 컨택(150)을 통해 비트라인들(155)과 연결될 수 있다.
도 8에 도시한 일 실시예에 따른 메모리 장치(100A)에서는, 제1 더미 절연 영역과 제2 더미 절연 영역이 서로 다른 구조를 가질 수 있다. 도 8을 참조하면, 제1 소스 컨택 블록(DBKSC1)에 포함되는 제1 더미 절연 영역은 더미 절연층(145)을 포함할 수 있다. 더미 절연층(145)은, 제1 소스 컨택 블록(DBKSC1)에 인접한 한 쌍의 분리층들(105) 사이에서 절연층들(120), 게이트 전극들(130), 희생층들(140)을 모두 제거한 공간에 절연 물질을 채워넣음으로써 형성될 수 있다.
도 8에 도시한 일 실시예에서는 제1 소스 컨택 블록(DBKSC1)이 하나의 더미 절연층(145)을 포함하는 것으로 도시하였으나, 실시예들에 따라 더미 절연층(145)의 개수는 변형될 수 있다. 제1 소스 컨택 블록(DBKSC1)에 포함되는 더미 절연층(145)의 개수는, 비트라인 컨택 블록(DBKBC)에 포함되는 희생층들(140)과 절연층들(120)의 개수보다 적을 수 있다.
다음으로 도 9를 참조하면, 제2 소스 컨택 블록(DBKSC2)은 제3 방향에서 셀 블록(CBK)과 인접할 수 있다. 제2 소스 컨택 블록(DBKSC2)은 앞서 도 7 및 도 8을 참조하여 설명한 제1 소스 컨택 블록(DBKSC1)과 유사한 구조를 가질 수 있다. 제2 소스 컨택 블록(DBKSC2)은 제3 방향에서 셀 블록(CBK)과 인접할 수 있다.
셀 블록(CBK)은 제1 방향으로 제2 기판(110) 상에 교대로 적층되는 절연층들(120)과 게이트 전극들(130)을 포함할 수 있다. 앞서 설명한 바와 같이, 게이트 전극들(130)은 워드라인들(130W), 스트링 선택 라인들(120S), 및 접지 선택 라인(120G) 등을 제공할 수 있다. 워드라인들(130W)은 채널 구조체들(CH)과 함께 메모리 셀들을 형성할 수 있다. 셀 블록(CBK)에서 희생층들(140)이 모두 제거되고 게이트 전극들(130)로 대체(replacement)될 수 있도록, 셀 블록(CBK)에는 중간 분리층(106)이 형성될 수 있다.
채널 구조체들(CH) 각각은 제1 방향에서 제2 기판(110)까지 연장되며, 제2 기판(110)과 연결될 수 있다. 도 9를 참조하면, 채널 구조체들(CH) 각각은 게이트 절연층(131), 채널층(133) 및 매립 절연층(135)을 포함하며, 제2 기판(110) 내에서 채널층(133)의 측면이 제2층(102)과 접촉할 수 있다. 채널층(133)은 상부에서 채널 패드(137), 및 상부 컨택(150)을 통해 비트라인들(155) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 채널 패드(137)는 불순물로 도핑된 폴리실리콘으로 형성될 수 있다.
도 10은 메모리 장치(100)의 소스 컨택 영역(SCA)의 주변을 도시한 도면이다. 이하, 도 10을 참조하여, 소스 컨택들(SCNT)이 주변 회로 영역(PERI)의 소스 드라이버(DRV)와 연결되는 구조의 일 실시예를 설명하기로 한다. 도 10을 참조하면, 소스 컨택들(SCNT)은 상부에서 상부 컨택(150)을 통해 하부 메탈 배선(153)과 연결될 수 있다. 앞서 설명한 바와 같이 하부 메탈 배선(153)은 더미 비트라인일 수 있으며, 제2 방향으로 연장될 수 있다.
한편, 제2 기판(110)은 제3 방향으로 연장되는 제1 엣지(E1)를 포함하며, 셀 영역(CELL)은 제1 엣지(E1)에 인접하여 제2 기판(110)에 연결되는 복수의 엣지 소스 컨택들(ESCNT)이 형성될 수 있다. 엣지 소스 컨택들(ESCNT)은 제1 방향으로 연장되어 제2 기판(110)에 연결될 수 있다. 또한 엣지 소스 컨택들(ESCNT)은 상부에서 상부 컨택(150)을 통해 하부 메탈 배선(157)에 연결될 수 있다. 일례로, 하부 메탈 배선들(153, 157)은 제1 방향에서 제1 높이에 배치될 수 있다.
하부 메탈 배선들(153, 157)은, 제1 배선 컨택(160)을 통해 상부 메탈 배선들(165, 175)과 연결될 수 있다. 상부 메탈 배선들(165, 175)은 제1 방향에서 제1 높이보다 높은 위치에 배치될 수 있으며, 상부 메탈 배선들(165, 175)은 관통 배선(180)을 통해 주변 회로 영역(PERI)의 배선 패턴들(240) 중 적어도 하나와 연결될 수 있다.
관통 배선(180)은 셀 영역(CELL)과 주변 회로 영역(PERI) 사이의 경계를 가로지르며 제1 방향으로 연장될 수 있다. 또한 관통 배선(180)은 셀 층간 절연층(190) 및 주변 층간 절연층(290) 내에 배치되며, 제2 기판(110)과는 분리될 수 있다. 도 10을 참조하면, 관통 배선(180)은 제2 기판(110)의 제1 엣지(E1)와 제2 방향에서 분리될 수 있다.
도 10에 도시한 일 실시예에서, 상부 메탈 배선들(165)은 제2 배선 컨택(170)에 의해 서로 연결되는 제1 상부 메탈 배선(165), 및 제2 상부 메탈 배선(175)을 포함하며, 제1 상부 메탈 배선(165)은 제1 높이보다 높은 제2 높이에 배치되며, 제2 상부 메탈 배선(175)은 제2 높이보다 높은 제3 높이에 배치될 수 있다. 제3 메탈 배선(175)은 도 10에 도시한 바와 같이, 제2 방향에서 제2 기판(110)의 제1 엣지(E1)를 가로지를 수 있으며, 관통 배선(180)과 연결될 수 있다. 다만 실시예들에 따라, 제3 메탈 배선(175) 없이 관통 배선(180)이 제2 메탈 배선(165)에 바로 연결될 수도 있다. 이 경우, 관통 배선(180)과 연결되는 제2 메탈 배선(165)이 제2 방향으로 연장되어 제1 엣지(E1)를 가로지를 수 있다.
메모리 장치(100)의 프로그램 동작, 읽기 동작, 소거 동작, 검증 동작 등에서, 소스 드라이버(DRV)는 제2 기판(110)에 소정의 바이어스 전압을 입력할 수 있다. 일례로, 읽기 동작에서 소스 드라이버(DRV)는 제2 기판(110)에 기준 전압, 예를 들어 접지 전압을 입력할 수 있으며, 소거 동작에서 소스 드라이버(DRV)는 제2 기판(110)에 소거 전압을 입력할 수 있다.
본 발명의 일 실시예에서는, 메모리 장치(100)에 포함되며 제2 방향에서 셀 블록들(CBK) 사이에 배치되는 더미 블록들 중에서 소스 컨택 블록(DBKSC)에 소스 컨택들(SCNT)을 배치하며, 소스 컨택들(SCNT)은 더미 비트라인을 통해 소스 드라이버(DRV)와 연결될 수 있다. 따라서, 메모리 장치(100)의 동작 중에 소스 드라이버(DRV)가 출력하는 전압이, 엣지 소스 컨택들(ESCNT)은 물론, 셀 블록들(CBK) 사이에 배치된 소스 컨택들(SCNT)을 통해 제2 기판(110)에 입력되므로, 위치에 따른 소스 전압의 차이를 최소화하고, 메모리 장치(100)의 성능을 개선할 수 있다. 이하, 도 11a 및 도 11b를 참조하여 더욱 상세히 설명하기로 한다.
도 11a와 도 11b는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면들이다.
먼저 도 11a는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 비교예를 나타낸 도면이다. 도 11a를 참조하면, 비교예에 따른 메모리 장치(300)에서 소스 컨택들은 셀 블록들(CBK) 및 더미 블록들(DBKBC)을 둘러싸는 소스 컨택 영역(SCA)에만 배치될 수 있다. 소스 컨택 영역(SCA)은 셀 블록들(CBK)과 더미 블록들(DBKBC)이 형성되는 셀 영역의 기판의 엣지들을 따라서 정의되며, 소스 드라이버들(DRV)은 셀 영역의 기판의 엣지들에 인접하여 배치될 수 있다.
일 실시예에서, 메모리 장치(300)의 셀 블록들(CBK) 중에서 선택 블록(310)에 대한 읽기 동작이 실행되면, 소스 드라이버들(DRV) 중 적어도 하나가 출력하는 접지 전압이 소스 컨택들을 통해 셀 영역의 기판으로 입력될 수 있다. 도 11a에 도시한 비교예에서는, 소스 컨택들이 셀 영역의 기판의 엣지들에만 배치되므로, 선택 블록(310) 내에서 위치에 따라 소스 전압이 제1 전압차(△VCSL1)를 가질 수 있다.
도 11b는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다. 도 11b를 참조하면, 메모리 장치(300A)에서 소스 컨택들(SCNT)이 더미 블록들(DBKSC, DBKBC) 중 소스 컨택 블록들(DBKSC)에 배치되며, 더미 비트라인들(DBL)에 연결될 수 있다. 한편, 셀 영역의 기판의 제1 엣지(E1)에 인접하여 소스 컨택 영역(SCA)이 정의되고, 소스 컨택 영역(SCA)에는 엣지 소스 컨택들(ESCNT)이 배치될 수 있다. 소스 컨택들(SCNT)과 엣지 소스 컨택들(ESCNT)은 소스 드라이버(DRV)에 연결될 수 있다.
메모리 장치(300A)의 선택 블록(310A)에 대한 읽기 동작에서, 소스 드라이버(DRV)는 접지 전압을 출력할 수 있다. 소스 드라이버(DRV)가 출력하는 접지 전압은, 엣지 소스 컨택들(ESCNT)과 소스 컨택들(SCNT)을 통해 셀 영역의 기판에 입력될 수 있다. 도 11b에 도시한 일 실시예에서는, 더미 비트라인들(DBL)과 연결된 소스 컨택들(SCNT)을 통해서도 접지 전압이 전달되므로, 선택 블록(CBK) 내에서 위치에 따른 소스 전압의 차이가 제1 전압차(△VCSL1)보다 작은 제2 전압차(△VCSL2)를 가질 수 있다. 따라서, 메모리 장치(300A)의 성능 및 신뢰성을 개선할 수 있다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 12는 메모리 장치에 포함되는 메모리 셀들이 가질 수 있는 문턱 전압의 산포를 간단하게 나타낸 도면이다. 메모리 셀들은 소거 상태(E), 프로그램 상태들(P1-P7) 중 하나를 가질 수 있으며, 도 12에 도시한 일 실시예에서 메모리 셀들 각각은 3비트의 데이터를 저장할 수 있다.
메모리 장치에서 읽기 동작이 실행되면, 선택되지 않은 메모리 셀들과 연결된 비선택 워드라인들에는 패스 전압(VPASS)이 입력될 수 있다. 패스 전압(VPASS)은 메모리 셀에 기록된 데이터에 관계없이 메모리 셀을 턴-온시킬 수 있는 전압으로서, 가장 큰 문턱 전압을 갖는 제7 프로그램 상태의 최대 문턱 전압보다 클 수 있다. 한편, 선택 메모리 셀에 연결된 선택 워드라인에는 읽기 전압들(VRD1-VRD7) 중 하나가 입력될 수 있다. 선택 워드라인에 입력된 읽기 전압들(VRD1-VRD7)에 따라, 선택 메모리 셀이 턴-온되거나 턴-오프될 수 있으며, 페이지 버퍼는 전류 또는 전압을 검출하여 데이터를 읽어올 수 있다. 이하, 도 13을 참조하여 읽기 동작을 더욱 상세히 설명하기로 한다.
도 13을 참조하면, 메모리 장치는 복수의 낸드 스트링들을 포함하며, 낸드 스트링들(NS1-NSn)은 비트라인들(BL1-BLn) 및 공통 소스 라인(CSL) 사이에 연결될 수 있다. 낸드 스트링들(NS1-NSn) 각각은 스트링 선택 트랜지스터들(SST1, SST2), 메모리 셀들(MC1-MC6), 및 접지 선택 트랜지스터(GST)를 포함할 수 있다.
일례로, 제6 메모리 셀들(MC6)에 저장된 데이터를 읽어오는 읽기 동작이 실행되면, 제1 내지 제5 워드라인들(WL1-WL5)에는 패스 전압(VPASS)이 입력되고, 제6 워드라인(WL6)에는 읽기 전압들(VRD1-VRD7) 중 하나가 입력될 수 있다. 제6 메모리 셀들(MC6)에 저장된 데이터에 따라, 제6 워드라인(WL6)에는 읽기 전압들(VRD1-VRD7) 중 둘 이상이 순차적으로 입력될 수도 있다.
읽기 동작이 실행되는 동안 스트링 선택 트랜지스터들(SST1, SST2)과 접지 선택 트랜지스터(GST)가 턴-온될 수 있도록, 스트링 선택 라인들(SSL1, SSL2)과 접지 선택 라인(GSL)에는 소정의 바이어스 전압이 입력될 수 있다. 한편, 공통 소스 라인(CSL)에는 접지 전압이 입력되며, 공통 소스 라인은 소스 드라이버가 출력하는 접지 전압을 소스 컨택들을 통해 입력받을 수 있다.
낸드 스트링들(NS1-NSn)은 셀 블록 내에서 셀 영역의 기판의 상면에 평행한 방향들을 따라 배열될 수 있다. 따라서, 셀 블록 내에서의 위치에 따라 공통 소스 라인(CSL)의 전압 차이가 크게 발생할 경우, 낸드 스트링들(NS1-NSn) 중 적어도 일부의 제6 메모리 셀들(MC6)로부터 정확한 데이터를 읽어오지 못할 수 있다. 본 발명의 일 실시예에서는, 셀 블록들 사이의 더미 블록들 중 적어도 하나에서 소스 컨택들을 배치하고 소스 드라이버와 연결함으로써, 공통 소스 라인(CSL)에 입력되는 전압의 전달 경로를 효과적으로 확보할 수 있다. 따라서, 위치에 따른 공통 소스 라인(CSL)의 전압 차이를 줄이고, 메모리 장치의 성능을 개선할 수 있다.
도 14 및 도 15는 본 발명의 실시예들에 따른 메모리 장치의 구조를 설명하기 위한 도면들이다.
도 14는 본 발명의 일 실시예에 따른 메모리 장치(400)의 일부를 도시한 평면도일 수 있다. 도 14를 참조하면, 메모리 장치(400)는 제1 방향(Z축 방향)으로 적층되는 주변 회로 영역과 셀 영역을 포함하며, 셀 영역이 주변 회로 영역의 상부에 적층될 수 있다. 일례로, 주변 회로 영역은 셀 영역의 기판에 형성되는 소스 영역과 연결되는 소스 드라이버(DRV)를 포함할 수 있다. 셀 영역의 기판에 형성되는 소스 영역은 공통 소스 라인으로 기능할 수 있다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(400)는 제2 방향(Y축 방향)으로 배열되는 복수의 셀 블록들(CBK)과 복수의 더미 블록들(DBKSC, DBKBC)을 포함할 수 있다. 복수의 셀 블록들(CBK)과 복수의 더미 블록들(DBKSC, DBKBC)은 분리층들(405)에 의해 제2 방향에서 서로 분리되며, 복수의 더미 블록들(DBKSC, DBKBC)은 소스 컨택 블록들(DBKSC)과 비트라인 컨택 블록들(DBKBC)을 포함할 수 있다.
셀 블록들(CBK)과 소스 컨택 블록들(DBKSC), 및 비트라인 컨택 블록들(DBKBC) 각각의 구성은, 앞서 도 7 내지 도 10을 참조하여 설명한 바와 유사할 수 있다. 다만 도 14에 도시한 일 실시예에서는, 적어도 하나의 비트라인 컨택 블록(DBKBC)이 제2 방향에서 셀 블록들(CBK)과 인접할 수 있다. 도 14를 참조하면, 비트라인 컨택 블록들(DBKBC) 중에서 일부는 제2 방향에서 소스 컨택 블록들(DBKSC) 사이에 배치되고, 비트라인 컨택 블록들(DBKBC) 중에서 적어도 하나는 제2 방향에서 셀 블록들(CBK) 사이에 배치될 수 있다.
도 14의 B 영역을 확대 도시한 도 15를 참조하면, 적어도 하나의 비트라인 컨택 블록(DBKBC)이, 제2 방향에서 제1 셀 블록(CBK1)과 제2 셀 블록(CBK2) 사이에 배치될 수 있다. 다시 말해, 적어도 하나의 비트라인 컨택 블록(DBKBC)이 제2 방향에서 소스 컨택 블록들(DBKSC) 등과 같은 다른 더미 블록과 인접하지 않으며, 셀 블록들(CBK1, CBK2)에만 인접할 수 있다.
도 16 및 도 17은 본 발명의 실시예들에 따른 메모리 장치의 구조를 설명하기 위한 도면들이다. 도 18은 도 17의 III-III` 방향의 단면을 도시한 단면도이다.
도 16은 본 발명의 일 실시예에 따른 메모리 장치(500)의 일부를 도시한 평면도일 수 있다. 도 16을 참조하면, 메모리 장치(500)는 제1 방향(Z축 방향)으로 적층되는 주변 회로 영역과 셀 영역을 포함하며, 셀 영역이 주변 회로 영역의 상부에 적층될 수 있다. 일례로, 주변 회로 영역은 셀 영역의 기판에 형성되는 소스 영역과 연결되는 소스 드라이버(DRV)를 포함할 수 있다. 셀 영역의 기판에 형성되는 소스 영역은 공통 소스 라인으로 기능할 수 있다.
도 16을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(500)는 제2 방향(Y축 방향)으로 배열되는 복수의 셀 블록들(CBK)과 복수의 더미 블록들(DBKSC, DBKBC)을 포함할 수 있다. 복수의 셀 블록들(CBK)과 복수의 더미 블록들(DBKSC, DBKBC)은 분리층들(505)에 의해 제2 방향에서 서로 분리되며, 복수의 더미 블록들(DBKSC, DBKBC)은 소스 컨택 블록들(DBKSC)과 비트라인 컨택 블록들(DBKBC)을 포함할 수 있다.
셀 블록들(CBK)과 소스 컨택 블록들(DBKSC), 및 비트라인 컨택 블록들(DBKBC) 각각의 구성은, 앞서 도 7 내지 도 10을 참조하여 설명한 바와 유사할 수 있다. 한편 도 16에 도시한 일 실시예에서는, 적어도 하나의 비트라인 컨택 블록(DBKBC)이 제2 방향에서 하나의 셀 블록(CBK) 및 하나의 소스 컨택 블록(DBKSC)과 인접할 수 있다. 도 16을 참조하면, 비트라인 컨택 블록들(DBKBC) 중에서 적어도 하나는 제2 방향에서 셀 블록(CBK)과 소스 컨택 블록(DBKSC) 사이에 배치될 수 있다.
도 16의 C 영역을 확대 도시한 도 17을 참조하면, 적어도 하나의 비트라인 컨택 블록(DBKBC)이, 제2 방향에서 소스 컨택 블록(DBKSC)과 셀 블록(CBK) 사이에 배치될 수 있다. 도 17에서는 제2 방향의 상부에 소스 컨택 블록(DBKSC)이 배치되고 하부에 셀 블록(CBK)이 배치되는 것으로 도시하였으나, 배치 순서는 실시예들에 따라 달라질 수 있다. 도 16 및 도 17에 도시한 일 실시예에 따른 메모리 장치(500)에서는, 소스 컨택 블록들(DBKSC) 중 적어도 하나가, 제2 방향에서 비트라인 컨택 블록(DBKBC) 및 셀 블록(CBK) 사이에 배치되는 것으로도 이해될 수 있다.
도 18을 참조하면, 메모리 장치(500)는 주변 회로 영역(PERI)과 셀 영역(CELL)을 포함하며, 주변 회로 영역(PERI)과 셀 영역(CELL)은 제1 방향(Z축 방향)에서 서로 적층될 수 있다. 주변 회로 영역(PERI)과 셀 영역(CELL)의 구성은, 앞서 도 7 내지 도 9를 참조하여 설명한 바와 유사할 수 있다.
도 18을 참조하면, 제2 방향(Y축 방향)에서 비트라인 컨택 블록(DBKBC)의 일측에는 소스 컨택 블록(DBKSC)이 배치되고, 다른 일측에는 셀 블록(CBK)이 배치될 수 있다. 비트라인 컨택 블록(DBKBC)에 배치되는 비트라인 컨택들(BCNT)은 비트라인들(555)을 주변 회로 영역(PERI)에서 페이지 버퍼를 제공하는 회로 소자들(620)과 연결할 수 있다. 소스 컨택 블록(DBKSC)에 배치되는 소스 컨택들(SCNT)은 더미 비트라인들(553) 및 제2 기판(510)에 연결되며, 더미 비트라인들(553)을 통해 소스 드라이버에 연결될 수 있다.
도 19 및 도 20은 본 발명의 실시예들에 따른 메모리 장치의 구조를 설명하기 위한 도면들이다. 도 21은 도 20의 IV-IV` 방향의 단면을 도시한 단면도이다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치(700)의 일부를 도시한 평면도일 수 있다. 도 19를 참조하면, 메모리 장치(700)는 제1 방향(Z축 방향)으로 적층되는 주변 회로 영역과 셀 영역을 포함하며, 셀 영역이 주변 회로 영역의 상부에 적층될 수 있다. 일례로, 주변 회로 영역은 셀 영역의 기판에 형성되는 소스 영역과 연결되는 소스 드라이버(DRV)를 포함할 수 있다. 소스 드라이버(DRV)는 제2 방향(Y축 방향)으로 연장되며 서로 마주보는 제1 엣지(E1)와 제2 엣지(E2) 중 적어도 하나에 인접하여 주변 회로 영역에 배치될 수 있다. 일례로, 제1 엣지(E1)와 제2 엣지(E2)는 셀 영역의 기판의 엣지들일 수 있다.
도 19를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(700)는 제2 방향으로 배열되는 복수의 셀 블록들(CBK)과 복수의 더미 블록들(DBKSC1-DBKSC4, DBKBC1-DBKBC3)을 포함할 수 있다. 복수의 셀 블록들(CBK)과 복수의 더미 블록들(DBKSC1-DBKSC4, DBKBC1-DBKBC3)은 분리층들(705)에 의해 서로 분리되며, 복수의 더미 블록들(DBKSC1-DBKSC4, DBKBC1-DBKBC3)은 소스 컨택 블록들(DBKSC1-DBKSC4)과 비트라인 컨택 블록들(DBKBC1-DBKBC3)을 포함할 수 있다.
셀 블록들(CBK)과 소스 컨택 블록들(DBKSC1-DBKSC4), 및 비트라인 컨택 블록들(DBKBC1-DBKBC3) 각각의 구성은, 앞서 도 7 내지 도 10을 참조하여 설명한 바와 유사할 수 있다. 도 19에 도시한 일 실시예에서, 제1 비트라인 컨택 블록(DBKBC1)은 제1 및 제2 소스 컨택 블록들(DBKSC1, DBKSC2) 사이에 배치될 수 있다. 한편, 제2 비트라인 컨택 블록(DBKBC2)은 한 쌍의 셀 블록들(CBK) 사이에 배치될 수 있으며, 제3 비트라인 컨택 블록(DBKBC3)은 하나의 셀 블록(CBK) 및 제3 소스 컨택 블록(DBKSC3) 사이에 배치될 수 있다.
또한 도 19 및 도 19의 D 영역을 확대 도시한 도 20을 참조하면, 제4 소스 컨택 블록(DBKSC4)은 한 쌍의 셀 블록들(CBK) 사이에 배치될 수 있다. 도 19 및 도 20에 도시한 일 실시예에서는, 비트라인 컨택 블록들(DBKBC1-DBKBC3)이 형성되지 않는 영역에서, 셀 블록들(CBK) 중 하나를 더미 블록으로 형성하고 제4 소스 컨택 블록(DBKSC4)으로 할당할 수 있다.
제4 소스 컨택 블록(DBKSC4)이 존재하지 않는 경우, 제1 엣지(E1)로부터 소스 드라이버(DRV)와 가장 가까운 소스 컨택 블록(DBKSC1)까지의 간격은 제1 간격(D1)일 수 있다. 반면, 제4 소스 컨택 블록(DBKSC4)을 제1 엣지(E1)와 제1 소스 컨택 블록(DBKSC1) 사이에 삽입함으로써, 제1 엣지(E1)로부터 소스 드라이버(DRV)와 가장 가까운 소스 컨택 블록(DBKSC4)까지의 간격을 제2 간격(D2)으로 단축시킬 수 있다. 따라서, 제4 소스 컨택 블록(DBKSC4) 주변에 위치한 셀 블록들(CBK)에 입력되는 소스 전압의 전압 차이를 줄이고 메모리 장치(700)의 성능을 개선할 수 있다.
도 19에 도시한 일 실시예에서, 제1 엣지(E1)로부터 소스 드라이버(DRV)에 가장 가까운 제1 비트라인 컨택(DBKBC1)까지의 간격은 제3 간격(D3)일 수 있다. 한편, 제1 비트라인 컨택(DBKBC1)과 제2 비트라인 컨택(DBKBC2) 사이의 간격은 제3 간격(D3)보다 작은 제4 간격(D4)일 수 있다. 다만, 제1 내지 제4 간격들(D1-D4) 각각의 크기는 도 19에 도시한 바와 같이 한정되지 않으며, 필요에 따라 다양하게 변형될 수 있다.
도 21을 참조하면, 메모리 장치(700)에서 주변 회로 영역(PERI)과 셀 영역(CELL)은 제1 방향(Z축 방향)에서 서로 적층될 수 있다. 주변 회로 영역(PERI)과 셀 영역(CELL)의 구성은, 앞서 도 7 내지 도 9를 참조하여 설명한 바와 유사할 수 있다.
도 21을 참조하면, 제2 방향(Y축 방향)에서 제4 소스 컨택 블록(DBKSC4)의 양측에 셀 블록들(CBK)이 인접할 수 있다. 다시 말해, 제2 방향에서 소스 컨택 블록(DBKSC)의 적어도 일측에 비트라인 컨택 블록(DBKBC)이 배치되는 도 7, 도 8, 및 도 18의 실시예들과 달리, 도 21에 도시한 일 실시예에서 제4 소스 컨택 블록(DBKSC4)은 제2 방향으로 셀 블록들(CBK)에만 인접할 수 있다.
도 21에 도시한 일 실시예에서는, 셀 블록들(CBK) 중 적어도 하나를 선택하여 제4 소스 컨택 블록(DBKSC4)으로 치환할 수 있다. 따라서, 비트라인 컨택 블록들(DBKBC1-DBKBC4)의 위치와 관계없이 소스 드라이버(DRV)와 가까운 위치에 제4 소스 컨택 블록(DBKSC4)을 배치할 수 있으며, 메모리 장치(700)의 동작에서 발생 가능한 소스 전압의 편차를 최소화할 수 있다.
도 22는 본 발명의 실시예들에 따른 메모리 장치의 구조를 설명하기 위한 도면이다.
도 22는 본 발명의 일 실시예에 따른 메모리 장치(900)의 일부를 도시한 평면도일 수 있다. 도 22를 참조하면, 메모리 장치(900)는 제1 방향(Z축 방향)으로 적층되는 주변 회로 영역과 셀 영역을 포함하며, 셀 영역이 주변 회로 영역의 상부에 적층될 수 있다. 일례로, 주변 회로 영역은 셀 영역의 기판에 형성되는 소스 영역과 연결되는 소스 드라이버(DRV)를 포함할 수 있다. 소스 드라이버(DRV)는 제2 방향(Y축 방향)으로 연장되며 제3 방향(X축 방향)에서 서로 마주보는 제1 엣지(E1)와 제2 엣지(E2) 중 적어도 하나에 인접하여 주변 회로 영역에 배치될 수 있다. 일례로, 제1 엣지(E1)와 제2 엣지(E2)는 셀 영역의 기판의 엣지들일 수 있다.
도 22를 참조하면, 메모리 장치(900)는 제2 방향으로 배열되는 복수의 셀 블록들(CBK)과 복수의 더미 블록들(DBKSC, DBKBC)을 포함할 수 있다. 복수의 셀 블록들(CBK)과 복수의 더미 블록들(DBKSC, DBKBC)은 분리층들(905)에 의해 서로 분리되며, 복수의 더미 블록들(DBKSC, DBKBC)은 소스 컨택 블록들(DBKSC)과 비트라인 컨택 블록들(DBKBC)을 포함할 수 있다.
셀 블록들(CBK)과 소스 컨택 블록들(DBKSC), 및 비트라인 컨택 블록들(DBKBC) 각각의 구성은, 앞서 도 7 내지 도 10에 도시한 실시예들을 참조하여 이해될 수 있다. 도 22에 도시한 일 실시예에서, 제1 엣지(E1)에 가장 가까운 비트라인 컨택 블록(DBKBC)은 셀 블록(CBK)과 소스 컨택 블록(DBKSC) 사이에 배치될 수 있다. 한편, 제1 엣지(E1)에 가장 가까운 소스 컨택 블록(DBKSC)과 제1 엣지(E1) 사이의 간격은 제1 간격(D1)일 수 있다.
한편, 서로 인접한 한 쌍의 비트라인 컨택 블록들(DBKBC) 사이의 간격은 제1 간격(D1)보다 작은 제2 간격(D2)일 수 있다. 제2 간격(D2)은 제3 간격(D3)보다도 작을 수 있으며, 제3 간격(D3)은 제2 엣지(E2)에 가장 가까운 소스 컨택 블록(DBKSC)과 제2 엣지(E2) 사이의 간격일 수 있다. 제1 간격(D1)과 제3 간격(D3)은 서로 같거나, 또는 실시예들에 따라 서로 다를 수도 있다.
도 22에 도시한 일 실시예에서는, 소스 드라이버(DRV)와 인접하지 않는 제2 엣지(E2)에 제2 소스 컨택 영역(SCA2)이 형성될 수 있다. 제1 소스 컨택 영역(SCA1)과 제2 소스 컨택 영역(SCA2) 각각에는 엣지 소스 컨택들이 배치되며, 일례로 제1 소스 컨택 영역(SCA1)과 제2 소스 컨택 영역(SCA2) 각각에 배치되는 엣지 소스 컨택들의 개수는 서로 같거나 또는 다를 수 있다. 예시적으로, 제2 소스 컨택 영역(SCA2)에 배치되는 제2 엣지 소스 컨택들의 개수가 제1 소스 컨택 영역(SCA1)에 배치되는 제1 엣지 소스 컨택들의 개수보다 더 많을 수 있다. 엣지 소스 컨택들은, 더미 비트라인들 및 비트라인들과 동일한 높이에 배치되는 하부 메탈 배선들을 통해 소스 드라이버(DRV)와 연결될 수 있다.
도 23 및 도 24는 본 발명의 실시예들에 따른 메모리 장치의 구조를 설명하기 위한 도면들이다. 도 25는 도 24의 V-V` 방향의 단면을 도시한 단면도이다.
도 23 및 도 24는 본 발명의 일 실시예에 따른 메모리 장치(1000)에서 셀 영역의 일부를 도시한 평면도일 수 있다. 도 23 내지 도 25에 도시한 일 실시예에서, 메모리 장치(1000)는 제1 방향(Z축 방향)으로 적층되는 주변 회로 영역과 셀 영역을 포함하며, 주변 회로 영역이 셀 영역의 상부에 배치될 수 있다.
도 23 및 도 24를 참조하면, 셀 영역은 제2 방향(Y축 방향)을 따라 배열되는 복수의 셀 블록들(CBK)과 소스 컨택 블록들(DBKSC)을 포함할 수 있다. 도 23의 E 영역을 확대 도시한 도 24를 참조하면, 소스 컨택 블록들(DBKSC) 각각은 제2 방향에서 한 쌍의 셀 블록들(CBK1, CBK2) 사이에 배치될 수 있다. 다만, 실시예들에 따라, 둘 이상의 소스 컨택 블록들(DBKSC)이 제2 방향에서 연속적으로 배치될 수도 있다.
도 25는 도 24의 V-V` 방향의 단면을 도시한 단면도일 수 있다. 도 25를 참조하면, 제1 방향에서 주변 회로 영역(PERI)이 셀 영역(CELL)의 상부에 배치될 수 있다. 주변 회로 영역(PERI)은 제1 기판(1110), 제1 기판(1110) 상에 형성되는 회로 소자들(1120), 회로 소자들(1120)에 연결되는 회로 컨택들(1130)과 배선 패턴들(1140) 등을 포함할 수 있다. 회로 소자들(1120), 회로 컨택들(1130), 및 배선 패턴들(1140)은 주변 층간 절연층(1190)에 의해 커버될 수 있다.
셀 영역(CELL)은 제2 기판(1010), 제2 기판(1010) 상에 교대로 적층되는 절연층들(1020)과 게이트 전극들(1030), 절연층들(1020) 및 게이트 전극들(1030)을 관통하며 제1 방향으로 연장되는 채널 구조체들(CH), 및 분리층들(1005) 등을 포함할 수 있다. 분리층들(1005)에 의해 제2 방향에서 셀 블록(CBK)과 소스 컨택 블록(DBKSC)이 서로 분리될 수 있으며, 셀 블록(CBK)은 중간 분리층(1006)을 더 포함할 수 있다. 소스 컨택 블록(DBKSC)의 일부에는 희생층들(1040)이 잔존하며, 소스 컨택들(SCNT)은 절연층들(1020)과 희생층들(1040)이 제공하는 더미 절연 영역을 관통하여 제2 기판(1010)에 연결될 수 있다.
셀 영역(CELL)은 채널 구조체들(CH), 게이트 전극들(1030), 소스 컨택들(SCNT) 등을 커버하는 셀 층간 절연층(1090)을 포함하며, 채널 구조체들(CH)과 소스 컨택들(SCNT)은 상부 컨택(1050)을 통해 하부 메탈 배선들(1053, 1055)에 연결될 수 있다. 일례로, 채널 구조체들(CH)에 연결되는 하부 메탈 배선들(1053)은 비트라인들일 수 있으며, 소스 컨택들(SCNT)에 연결되는 하부 메탈 배선들(1055)은 더미 비트라인들일 수 있다.
하부 메탈 배선들(1055)은 제1 배선 컨택들(1060)을 통해 셀 패드들(1095)과 연결될 수 있다. 셀 패드들(1095)은, 주변 회로 영역(PERI)에 포함되며 회로 컨택들(1130) 및 배선 패턴들(1140)을 통해 회로 소자들(1120)과 연결되는 주변 패드들(1195)과 연결될 수 있다. 일 실시예에서, 셀 패드들(1095)과 주변 패드들(1195)은 본딩 메탈 패드들일 수 있으며, Cu-Cu 본딩 방식 등에 의해 서로 연결될 수 있다. 다만, 실시예들에 따라 셀 패드들(1095)과 주변 패드들(1195)이 알루미늄 또는 텅스텐 등으로 형성될 수도 있다.
도 23 내지 도 25를 참조하여 설명한 일 실시예에서, 메모리 장치(1000)는 C2C(Chip to Chip) 구조를 가질 수 있다. 일례로, 제1 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 제1 칩을 형성하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 셀 영역(CELL)을 포함하는 제2 칩을 형성한 후, 제1 칩과 제2 칩을 본딩 방식으로 연결하여 메모리 장치(1000)를 형성할 수 있다.
도 25에 도시한 일 실시예에서, 채널 구조체들(CH)과 직접 연결되는 회로 소자들(1120)은 페이지 버퍼를 제공할 수 있으며, 소스 컨택들(SCNT)과 직접 연결되는 회로 소자들(1120)은 소스 드라이버를 제공할 수 있다. 셀 영역(CELL)의 하부가 아닌 상부에 주변 회로 영역(PERI)이 배치되고 본딩 방식으로 셀 패드(1095)와 주변 패드(1195)가 직접 연결되므로, 메모리 장치(1000)는 비트라인 컨택들이 배치되는 비트라인 컨택 블록을 포함하지 않을 수 있다.
도 26은 본 발명의 일 실시예에 따른 호스트-스토리지 시스템을 나타낸 블록도이다.
호스트-스토리지 시스템(2000)은 호스트(2100) 및 스토리지 장치(2200)를 포함할 수 있다. 또한, 스토리지 장치(2200)는 스토리지 컨트롤러(2210) 및 비휘발성 메모리 (NVM, 2220)를 포함할 수 있다. 또한, 본 발명의 예시적인 실시예에 따라, 호스트(2100)는 호스트 컨트롤러(2110) 및 호스트 메모리(2120)를 포함할 수 있다. 호스트 메모리(2120)는 스토리지 장치(2200)로 전송될 데이터, 혹은 스토리지 장치(2200)로부터 전송된 데이터를 임시로 저장하기 위한 버퍼 메모리로서 기능할 수 있다.
스토리지 장치(2200)는 호스트(2100)로부터의 요청에 따라 데이터를 저장하기 위한 저장 매체들을 포함할 수 있다. 일 예로서, 스토리지 장치(2200)는 SSD(Solid State Drive), 임베디드(embedded) 메모리 및 착탈 가능한 외장(external) 메모리 중 적어도 하나를 포함할 수 있다. 스토리지 장치(2200)가 SSD인 경우, 스토리지 장치(2200)는 NVMe(non-volatile memory express) 표준을 따르는 장치일 수 있다. 스토리지 장치(2200)가 임베디드 메모리 혹은 외장(external) 메모리인 경우, 스토리지 장치(2200)는 UFS(universal flash storage) 혹은 eMMC(embedded multi-media card) 표준을 따르는 장치일 수 있다. 호스트(2100)와 스토리지 장치(2200)는 각각 채용된 표준 프로토콜에 따른 패킷을 생성하고 이를 전송할 수 있다.
스토리지 장치(2200)의 비휘발성 메모리(2220)가 플래시 메모리를 포함할 때, 상기 플래시 메모리는 2D NAND 메모리 어레이나 3D(또는 수직형, Vertical) NAND(VNAND) 메모리 어레이를 포함할 수 있다. 다른 예로서, 스토리지 장치(2200)는 다른 다양한 종류의 비휘발성 메모리들을 포함할 수도 있다. 예를 들어, 스토리지 장치(2200)는 MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torgue MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM) 및 다른 다양한 종류의 메모리가 적용될 수 있다.
일 실시예에 따라, 호스트 컨트롤러(2110)와 호스트 메모리(2120)는 별도의 반도체 칩으로 구현될 수 있다. 또는, 일부 실시예들에서, 호스트 컨트롤러(2110)와 호스트 메모리(2120)는 동일한 반도체 칩에 집적될 수 있다. 일 예로서, 호스트 컨트롤러(2110)는 어플리케이션 프로세서(Application Processor)에 구비되는 다수의 모듈들 중 어느 하나일 수 있으며, 상기 어플리케이션 프로세서는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 또한, 호스트 메모리(2120)는 상기 어플리케이션 프로세서 내에 구비되는 임베디드 메모리이거나, 또는 상기 어플리케이션 프로세서의 외부에 배치되는 비휘발성 메모리 또는 메모리 모듈일 수 있다.
호스트 컨트롤러(2110)는 호스트 메모리(2120)의 데이터(예컨대, 기록 데이터)를 비휘발성 메모리(2220)에 저장하거나, 비휘발성 메모리(2220)의 데이터(예컨대, 독출 데이터)를 호스트 메모리(2120)에 저장하는 동작을 관리할 수 있다.
스토리지 컨트롤러(2210)는 호스트 인터페이스(2211), 메모리 인터페이스(2212) 및 CPU(central processing unit, 2213)를 포함할 수 있다. 또한, 스토리지 컨트롤러(2210)는 플래시 변환 레이어(Flash Translation Layer(FTL), 2214), 패킷 매니저(2215), 버퍼 메모리(2216), ECC(error correction code, 2217) 엔진 및 AES(advanced encryption standard, 218) 엔진을 더 포함할 수 있다. 스토리지 컨트롤러(2210)는 플래시 변환 레이어(FTL, 2214)가 로딩되는 워킹 메모리를 더 포함할 수 있으며, CPU(2211)가 플래시 변환 레이어를 실행하는 것에 의해 비휘발성 메모리에 대한 데이터 기록 및 독출 동작이 제어될 수 있다.
호스트 인터페이스(2211)는 호스트(2100)와 패킷(packet)을 송수신할 수 있다. 호스트(2100)로부터 호스트 인터페이스(2211)로 전송되는 패킷은 커맨드(command) 혹은 비휘발성 메모리(2220)에 기록될 데이터 등을 포함할 수 있으며, 호스트 인터페이스(2211)로부터 호스트(2100)로 전송되는 패킷은 커맨드에 대한 응답(response) 혹은 비휘발성 메모리(2220)로부터 독출된 데이터 등을 포함할 수 있다. 메모리 인터페이스(2212)는 비휘발성 메모리(2220)에 기록될 데이터를 비휘발성 메모리(2220)로 송신하거나, 비휘발성 메모리(2220)로부터 독출된 데이터를 수신할 수 있다. 이러한 메모리 인터페이스(2212)는 토글(Toggle) 혹은 온파이(ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.
플래시 변환 계층(2214)은 어드레스 매핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 어드레스 매핑 동작은 호스트로부터 수신한 논리 어드레스(logical address)를, 비휘발성 메모리(2220) 내에 데이터를 실제로 저장하는 데 사용되는 물리 어드레스(physical address)로 바꾸는 동작이다. 웨어-레벨링은 비휘발성 메모리(2220) 내의 블록(block)들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록(physical block)들의 소거 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 블록의 유효 데이터를 새 블록에 복사한 후 기존 블록을 소거(erase)하는 방식을 통해 비휘발성 메모리(2220) 내에서 사용 가능한 용량을 확보하기 위한 기술이다.
패킷 매니저(2215)는 호스트(2100)와 협의된 인터페이스의 프로토콜에 따른 패킷(Packet)을 생성하거나, 호스트(2100)로부터 수신된 패킷(Packet)으로부터 각종 정보를 파싱할 수 있다. 또한, 버퍼 메모리(2216)는 비휘발성 메모리(2220)에 기록될 데이터 혹은 비휘발성 메모리(2220)로부터 독출될 데이터를 임시로 저장할 수 있다. 버퍼 메모리(2216)는 스토리지 컨트롤러(2210) 내에 구비되는 구성일 수 있으나, 스토리지 컨트롤러(2210)의 외부에 배치되어도 무방하다.
ECC 엔진(2217)은 비휘발성 메모리(2220)로부터 독출되는 독출 데이터에 대한 오류 검출 및 정정 기능을 수행할 수 있다. 보다 구체적으로, ECC 엔진(2217)은 비휘발성 메모리(2220)에 기입될 기입 데이터에 대하여 패리티 비트(parity bit)들을 생성할 수 있으며, 이와 같이 생성된 패리티 비트들은 기입 데이터와 함께 비휘발성 메모리(2220) 내에 저장될 수 있다. 비휘발성 메모리(2220)로부터의 데이터 독출 시, ECC 엔진(2217)은 독출 데이터와 함께 비휘발성 메모리(2220)로부터 독출되는 패리티 비트들을 이용하여 독출 데이터의 에러를 정정하고, 에러가 정정된 독출 데이터를 출력할 수 있다.
AES 엔진(2218)은, 스토리지 컨트롤러(2210)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)를 이용하여 수행할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 제1 기판, 및 상기 제1 기판에 형성되는 회로 소자들을 포함하며, 상기 회로 소자들 중 적어도 일부는 소스 드라이버를 제공하는 주변 회로 영역; 및
    상기 제1 기판의 상면에 수직하는 제1 방향에서 상기 주변 회로 영역과 적층되는 제2 기판, 및 상기 제2 기판의 상면에 평행한 제2 방향을 따라 배열되는 셀 블록들과 더미 블록들을 포함하는 셀 영역; 을 포함하고,
    상기 셀 블록들 각각은 상기 제2 기판 상에 교대로 적층되는 게이트 전극들과 절연층들, 및 상기 제1 방향으로 연장되어 상기 게이트 전극들과 상기 절연층들을 관통하며 상기 제2 기판에 연결되는 채널 구조체들을 포함하며,
    상기 더미 블록들 중 적어도 하나의 소스 컨택 블록은 상기 제2 기판 상에 배치되는 제1 더미 절연 영역, 및 상기 제1 방향으로 연장되어 상기 제1 더미 절연 영역을 관통하며 상기 제2 기판에 연결되는 소스 컨택들을 포함하고,
    상기 소스 컨택들은 상기 셀 영역 상부에서 상기 제2 방향으로 연장되는 메탈 배선들을 통해 상기 소스 드라이버와 연결되는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 더미 절연 영역은 상기 제2 기판 상에 교대로 적층되는 더미 희생층들과 상기 절연층들을 포함하는 메모리 장치.
  3. 제1항에 있어서,
    상기 더미 블록들은, 상기 소스 컨택 블록과 다른 구조를 갖는 비트라인 컨택 블록들을 포함하며,
    상기 비트라인 컨택 블록들 각각은 상기 제2 기판 상에 배치되는 제2 더미 절연 영역, 및 상기 제2 더미 절연 영역 내에서 상기 제1 방향으로 연장되는 더미 채널 구조체들을 포함하는 메모리 장치.
  4. 제3항에 있어서,
    상기 셀 영역은, 상기 제2 방향으로 연장되며 상기 채널 구조체들의 상부에서 상기 채널 구조체들과 연결되는 비트라인들을 더 포함하고,
    상기 비트라인 컨택 블록은 상기 비트라인들과 연결되며 상기 제1 방향에서 상기 주변 회로 영역까지 연장되는 비트라인 컨택들을 포함하는 메모리 장치.
  5. 제4항에 있어서,
    상기 비트라인 컨택들은 상기 주변 회로 영역에 포함되는 페이지 버퍼와 연결되는 메모리 장치.
  6. 제4항에 있어서,
    상기 셀 영역은, 상기 제2 방향으로 연장되며 상기 비트라인들과 같은 높이에 배치되는 더미 비트라인들을 더 포함하고,
    상기 더미 비트라인들은 상기 소스 컨택들과 연결되는 상기 메탈 배선들을 제공하는 메모리 장치.
  7. 제1항에 있어서,
    상기 제2 기판의 엣지들 중에서, 상기 제2 방향과 교차하는 제3 방향으로 연장되는 제1 엣지 및 제2 엣지 중 하나에 인접하며, 상기 제1 방향으로 연장되어 상기 제2 기판에 연결되는 엣지 소스 컨택들; 을 더 포함하는 메모리 장치.
  8. 제7항에 있어서,
    상기 엣지 소스 컨택들의 개수는 하나의 상기 소스 컨택 블록에 배치되는 상기 소스 컨택들의 개수보다 많은 메모리 장치.
  9. 제7항에 있어서,
    상기 소스 드라이버는 상기 제1 엣지 및 상기 제2 엣지 중 적어도 하나에 인접하여 배치되는 메모리 장치.
  10. 제7항에 있어서,
    상기 더미 블록들 중에서, 상기 제2 방향에서 상기 제1 엣지에 가장 가까운 더미 블록과 상기 제1 엣지 사이의 거리는, 상기 제2 방향에서 서로 가장 가까운 한 쌍의 더미 블록들 사이의 거리보다 큰 메모리 장치.
  11. 제1항에 있어서,
    상기 제1 방향에서 상기 회로 소자들과 상기 게이트 전극들, 및 상기 채널 구조체들은 상기 제1 기판과 상기 제2 기판 사이에 배치되는 메모리 장치.
  12. 소스 드라이버, 로우 디코더, 및 페이지 버퍼를 제공하는 회로 소자들을 포함하는 주변 회로 영역; 및
    제1 방향에서 상기 주변 회로 영역의 상부에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 배열되는 블록들을 포함하고, 상기 블록들은 상기 제2 방향과 교차하는 제3 방향으로 연장되는 분리층들에 의해 서로 분리되는 셀 영역; 을 포함하고,
    상기 블록들은 메모리 셀들이 배치되는 셀 블록, 상기 제1 방향으로 연장되어 상기 셀 영역의 소스 영역에 연결되는 소스 컨택들이 배치되는 소스 컨택 블록, 및 상기 제1 방향으로 연장되어 상기 페이지 버퍼에 연결되는 비트라인 컨택들이 배치되는 비트라인 컨택 블록을 포함하며,
    상기 소스 컨택 블록은 상기 제2 방향에서 상기 셀 블록과 상기 비트라인 컨택 블록 중 적어도 하나와 인접하는 메모리 장치.
  13. 제12항에 있어서,
    상기 셀 블록은 상기 제2 방향에서 서로 다른 위치에 배치되는 복수의 셀 블록들을 포함하고, 상기 소스 컨택 블록은 상기 제2 방향에서 서로 다른 위치에 배치되는 복수의 소스 컨택 블록들을 포함하며, 상기 비트라인 컨택 블록은 상기 제2 방향에서 서로 다른 위치에 배치되는 복수의 비트라인 컨택 블록들을 포함하는 메모리 장치.
  14. 제12항에 있어서,
    상기 비트라인 컨택 블록들 중 제1 비트라인 컨택 블록은 상기 제2 방향에서 상기 소스 컨택 블록들 중 제1 소스 컨택 블록 및 제2 소스 컨택 블록과 인접하고,
    상기 비트라인 컨택 블록들 중 제2 비트라인 컨택 블록은 상기 제2 방향에서 상기 셀 블록들 중 제1 셀 블록 및 제2 셀 블록과 인접하는 메모리 장치.
  15. 제14항에 있어서,
    상기 소스 컨택 블록들 각각은 상기 제2 방향에서 상기 셀 블록들 중 하나 및 상기 비트라인 컨택 블록들 중 하나와 인접하는 메모리 장치.
  16. 제13항에 있어서,
    상기 셀 영역은 상기 주변 회로 영역의 상부에 배치되며 상기 소스 영역을 포함하는 셀 기판, 및 상기 셀 기판에서 상기 제2 방향으로 연장되는 제1 엣지에 인접하며 상기 소스 영역에 연결되는 제1 엣지 소스 컨택들을 포함하는 메모리 장치.
  17. 제16항에 있어서,
    상기 비트라인 컨택 블록들은 제1 비트라인 컨택 블록 및 제2 비트라인 컨택 블록을 포함하며,
    상기 제1 엣지와 상기 제1 비트라인 컨택 블록 사이의 간격은 상기 제1 엣지와 상기 제2 비트라인 컨택 블록 사이의 간격보다 작은 메모리 장치.
  18. 제17항에 있어서
    상기 제1 엣지와 상기 제1 비트라인 컨택 블록 사이의 간격은, 상기 제1 비트라인 컨택 블록과 상기 제2 비트라인 컨택 블록 사이의 간격보다 큰 메모리 장치.
  19. 소스 영역을 갖는 기판, 상기 기판의 상면에 수직하는 제1 방향으로 적층되는 게이트 라인들, 상기 제1 방향으로 연장되며 상기 게이트 라인들을 관통하여 상기 소스 영역에 연결되는 채널층들, 및 상기 제1 방향으로 연장되어 상기 소스 영역에 연결되며 상기 기판의 상면에 평행한 제2 방향에서 상기 게이트 라인들과 분리되는 소스 컨택들을 포함하는 셀 영역; 및
    상기 제1 방향에서 상기 셀 영역의 하부에 배치되며, 상기 소스 영역과 전기적으로 연결되는 소스 드라이버를 포함하는 주변 회로 영역; 을 포함하며,
    상기 기판의 상면으로부터 제1 높이에서 상기 소스 컨택들에 연결되며 상기 제2 방향으로 연장되는 하부 메탈 배선들, 상기 제1 높이보다 높은 위치에서 상기 하부 메탈 배선들과 연결되는 상부 메탈 배선들, 및 상기 제1 방향으로 연장되며 상기 상부 메탈 배선들을 상기 소스 드라이버와 연결하는 관통 배선을 포함하는 메모리 장치.
  20. 제19항에 있어서,
    상기 상부 메탈 배선들은 상기 제1 높이보다 높은 제2 높이에서 상기 하부 메탈 배선들과 연결되는 제1 상부 메탈 배선들, 및 상기 제2 높이보다 높은 제3 높이에서 상기 제1 상부 메탈 배선들과 연결되는 제2 상부 메탈 배선들; 을 더 포함하며,
    상기 관통 배선은 상기 제2 상부 메탈 배선들을 상기 소스 드라이버와 연결하는 메모리 장치.


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