KR20230071034A - 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 소거 방법 - Google Patents

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 소거 방법 Download PDF

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Abstract

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 소거 방법이 개시된다.본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치는, 기판 상에서 수직 방향으로 각각 연장된 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 복수의 워드 라인들에 각각 연결된 복수의 메모리 셀들, 소거 제어 라인에 연결된 소거 제어 트랜지스터를 포함하는, 메모리 셀 어레이, 및 상기 메모리 셀 어레이에 대한 소거 동작 시, 상기 소거 제어 트랜지스터의 일단에 인가되는 소거 전압이 타겟 레벨까지 증가되는 제1 기간에 상기 복수의 워드 라인들에 제1 바이어스 전압을 인가하고, 상기 제1 기간 이후의 제2 기간에 상기 복수의 워드 라인들 중 적어도 일부 워드 라인들에 상기 제1 바이어스 전압보다 높은 제2 바이어스 전압을 인가하는 로우 디코더를 포함할 수 있다.

Description

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 소거 방법{Nonvolatile memory device and erasing method of nonvolatile memory device}
본 개시의 기술적 사상은 비휘발성 메모리 장치에 관한 것이며, 더욱 상세하게는 수직 채널 구조물에 대응하는 셀 스트링을 갖는 비휘발성 메모리 장치의 소거 방법에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치에 대한 고용량화 및 소형화 요구에 따라, 기판 상에서 수직 방향으로 연장되는 복수의 수직 채널 구조물들을 포함하는 3차원 메모리 장치가 개발되었다. 복수의 수직 채널 구조물들의 특성에 맞추어 소거 동작 시 산포 특성이 향상되는 소거 방법이 개발되고 있다.
본 개시의 기술적 사상은 소거 동작에 따른 메모리 셀들의 산포 특성이 향상되는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 소거 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는, 기판 상에서 수직 방향으로 각각 연장된 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 복수의 워드 라인들에 각각 연결된 복수의 메모리 셀들, 소거 제어 라인에 연결된 소거 제어 트랜지스터를 포함하는, 메모리 셀 어레이, 및 상기 메모리 셀 어레이에 대한 소거 동작 시, 상기 소거 제어 트랜지스터의 일단에 인가되는 소거 전압이 타겟 레벨까지 증가되는 제1 기간에 상기 복수의 워드 라인들에 제1 바이어스 전압을 인가하고, 상기 제1 기간 이후의 제2 기간에 상기 복수의 워드 라인들 중 적어도 일부 워드 라인들에 상기 제1 바이어스 전압보다 높은 제2 바이어스 전압을 인가하는 로우 디코더를 포함할 수 있다.
또한, 본 개시의 기술적 사상에 따른 기판 상에 수직한 방향으로 적층된 복수의 셀 스트링을 포함하는 비휘발성 메모리 장치의 소거 방법은, 소거 동작 기간의 제1 기간에 상기 복수의 셀 스트링의 양 단 중 적어도 하나에 배치되는 소거 제어 트랜지스터의 일 단에 인가되는 전압을 소거 전압까지 증가시키는 단계, 상기 제1 기간에 복수의 셀 스트링에 연결된 복수의 워드 라인에 제1 바이어스 전압을 인가하는 단계 및 상기 제1 기간 이후의 제2 기간에 상기 복수의 워드 라인 중 적어도 일부워드 라인에 제1 바이어스 전압보다 높은 제2 바이어스 전압을 인가하는 단계를 포함할 수 있다.
본 개시의 기술적 사상에 따른 메모리 장치는, 소거 전압 셋업 기간 이후의 소거 기간에 복수의 워드 라인 중 적어도 일부의 워드 라인에 인가되는 바이어스 전압의 전압 레벨을 증가시켜 워드 라인에 커플링된 채널 전위를 증가시킴으로써, 소거 동작에 따른 메모리 셀 어레이의 산포 특성을 향상시킬 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 도출되고 이해될 수 있다.
도 1은 본 개시의 예시적인인 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 개시의 예시적인 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 3a, 도 3b 및 도 3c는 본 개시의 예시적인 실시예들에 따른 메모리 블록을 나타내는 회로도이다.
도 4a 및 도 4b는 본 개시의 예시적인 실시예들에 따른 메모리 블록을 나타내는 사시도이다.
도 5a 및 도 5b는 본 개시의 예시적인 실시예들에 따른 소거 동작을 나타내는 타이밍도이다.
도 6a는 본 개시의 예시적인 실시예에 따른 소거 동작 시 셀 스트링들의 채널 전위를 보여주는 타이밍도이다.
도 6b는 비교예에 따른 소거 동작 시 셀 스트링들의 채널 전위를 보여주는 타이밍도이다.
도 7a 및 도 7b는 본 개시의 예시적인 실시예들에 따른 메모리 장치를 개략적으로 나타낸다.
도 8a 및 도 8b는 본 개시의 예시적인 실시예들에 따른 소거 동작을 나타내는 타이밍도이다.
도 9a 및 도 9b는 본 개시의 예시적인 실시예들에 따른 소거 동작을 나타내는 타이밍도이다.
도 10은 본 개시의 예시적인 실시예들에 따른 소거 동작을 나타내는 흐름도이다.
도 11은 본 개시의 예시적인 실시예에 따른 COP 구조를 갖는 메모리 장치를 나타낸다.
도 12는 본 개시의 예시적인 실시예에 따른, B-VNAND 구조를 갖는 메모리 장치를 나타내는 단면도이다.
도 13은 본 개시의 일 실시예에 따른 메모리 장치가 적용된 SSD 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다. 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면 부호를 부여하고 이에 대해 중복되는 설명은 생략한다.
도 1은 본 개시의 예시적인 실시예에 따른 메모리 시스템(10)을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있고, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직 회로(120) 및 로우 디코더(130)를 포함할 수 있다. 메모리 장치(100)는 비휘발성 메모리 장치일 수 있고, 본 명세서에서 "메모리 장치"는 "비휘발성 메모리 장치"를 지칭하기로 한다.
메모리 컨트롤러(200)는 메모리 시스템(10)의 전반적인 동작을 제어할 수 있다. 메모리 시스템(10)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 낸드 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 외부 호스트(HOST)와 메모리 시스템(10)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트로부터 데이터 및 논리 블록 어드레스(Logical Block Address, LBA)를 수신할 수 있고, 논리 블록 어드레스(LBA)와 물리 블록 어드레스(Physical Block Address, PBA)를 연결할 수 있다. 물리 블록 어드레스(PBA)는 메모리 장치(100)에 포함되는 메모리 셀들 중 상기 데이터가 저장될 메모리 셀의 주소를 나타낼 수 있다.
메모리 컨트롤러(200)는 호스트로부터의 독출/기입 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 프로그램하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램, 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램하기 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있는데, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 그러나, 이에 한정되지 않고, 일부 실시예들에서, 복수의 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
제어 로직 회로(120)는 메모리 컨트롤러(200)로부터 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 수신하고, 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 메모리 장치(100)의 전반적인 동작을 제어할 수 있다.
로우 디코더(130)는 제어 로직 회로(120)의 제어 하에 메모리 셀 어레이(110)의 복수의 메모리 셀들에 연결되는 신호 라인들, 예컨대 복수의 워드 라인, 스트링 선택 라인, 접지 선택 라인, 소거 제어 라인, 및 공통 소스 라인에 동작 모드에 따른 전압들을 인가할 수 있다.
실시예에 있어서, 메모리 장치(100)는 게이트 유기 드레인 누설(GIDL; Gate Induced Drain Leakage) 방식으로 소거 동작을 수행할 수 있으며, 제어 로직 회로(120)는 GIDL 방식에 따른 소거 전압, 소거 제어 전압 및 바이어스 전압을 출력하도록 로우 디코더(130)를 제어할 수 있다. 로우 디코더(130)는 소거 전압이 셋업되는 제1 기간에 복수의 워드 라인에 제1 바이어스 전압을 인가하고, 이후 실질적으로 메모리 셀들에 대한 소거가 진행되는 제2 기간에 복수의 워드 라인들 중 적어도 일부 워드 라인에 제1 바이어스 전압보다 높은 제2 바이어스 전압을 인가할 수 있다.
적어도 일부 워드 라인의 전압 증가에 커플링되어 채널의 전위가 증가됨에 따라 메모리 셀 어레이(110)에 구비되는 복수의 스트링들 간의 채널 전위 차이가 감소될 수 있다. 이에 따라, 소거 동작에 따른 복수의 메모리 셀들의 산포 특성(이하 소거 산포 특성이라고 함)이 향상될 수 있다.
실시예에 있어서, 메모리 시스템(10)은 전자 장치에 내장되는 내부 메모리일 수 있다. 메모리 시스템(10)은 예를 들어, SSD, 메모리 카드, 마이크로 SD 카드 또는 eMMC(embedded Multi-Media Card)일 수 있다. 실시예에 있어서, 메모리 시스템(10)은 전자 장치에 착탈 가능한 외장 메모리일 수도 있다. 예를 들어, 스토리지 장치(120)는 UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick)일 수 있다.
도 2는 본 개시의 예시적인 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어 로직 회로(120), 로우 디코더(130), 페이지 버퍼 회로(140), 전압 생성기(150) 및 입출력 회로(160)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고, z는 양의 정수이다. 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 페이지들을 포함할 수 있으며, 복수의 페이지들 각각은 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 블록은 소거의 단위이고, 페이지는 기입 및 독출의 단위일 수 있다. 각 메모리 셀은 하나 또는 그 이상의 비트들을 저장할 수 있으며, 구체적으로, 각 메모리 셀은 SLC(Single Level Cell), MLC(Multi-Level Cell), TLC(Triple Level Cell) 또는 QLC(Quadruple Level Cell)로 이용될 수 있다.
메모리 셀 어레이(110)는 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 그라운드 선택 라인들(GSL) 및 복수의 비트 라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 그라운드 선택 라인들(GSL), 공통 소스 라인(CSL)을 통해 로우 디코더(130)에 연결되고, 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(140)에 연결될 수 있다. 일부 실시예들에서, 메모리 셀 어레이(110)는 소거 제어 라인들(예를 들어, 도 3의 GIDL_SS1 내지 GIDL_SS3a 및/또는 GIDL_GS1 내지 GIDL_GS3)에 더 연결될 수 있다.
일 실시예에서, 메모리 셀 어레이(110)는 3차원 메모리 셀 어레이를 포함할 수 있다. 3차원 메모리 셀 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성될 수 있다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미할 수 있다. 3차원 메모리 셀 어레이는 수직 방향으로 배치된 복수의 셀 스트링들 또는 낸드 스트링들을 포함할 수 있다. 각 셀 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다.
제어 로직 회로(120)는 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하거나 또는 메모리 셀 어레이(110)를 소거하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직 회로(120)는 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다. 구체적으로, 제어 로직 회로(120)는 전압 생성기(150)에 전압 제어 신호(CTRL_vol)를 제공할 수 있고, 로우 디코더(130)에 로우 어드레스(X_ADDR)를 제공할 수 있으며, 페이지 버퍼 회로(1340)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있다. 그러나, 본 개시는 이에 한정되지 않고, 제어 로직 회로(120)는 전압 생성기(140), 로우 디코더(130) 및 페이지 버퍼 회로(140)에 다른 제어 신호들을 더 제공할 수 있다.
일 실시예에서, 제어 로직 회로(120)는 소거 동작 시 소거 전압이 셋업된 이후 복수의 워드 라인 중 적어도 일부의 워드 라인의 전압이 증가되도록 제어할 수 있다. 예를 들어, 제어 로직 회로(120)는 소거 전압 셋업 기간에 소거 제어 트랜지스터에 연결된 복수의 비트 라인(BL) 및 공통 소스 라인(CSL) 중 적어도 하나에 인가되는 소거 전압(Vers)을 대응하는 타겟 레벨(예를 들어, 18V)까지 증가시킬 수 있다. 제어 로직 회로(120)는 또한 소거 전압 셋업 기간에 소거 제어 트랜지스터의 게이트에 연결된 소거 제어 라인에 인가되는 소거 제어 전압이 대응하는 타겟 레벨까지 증가시킬 수 있다. 이때 제어 로직 회로(120)는 복수의 워드 라인에 제1 바이어스 전압을 인가할 수 있다. 예를 들어, 제1 바이어스 전압은 접지 전압이거나 또는 접지 전압에 인접한 전압 레벨을 가질 수 있다.
제어 로직 회로(120)는 소거 전압 셋업 기간 이후의 소거 기간 중 일 시점, 예를 들어, 소거 전압(Vers)이 대응하는 타겟 레벨로 셋업된 시점으로부터 소정의 지연 시간 이후에, 복수의 워드 라인 중 적어도 일부 워드 라인에 제2 바이어스 전압을 인가할 수 있으며, 제2 바이어스 전압은 제1 바이어스 전압보다 높을 수 있다. 이에 따라, 복수의 셀 스트링들의 채널 전위가 워드 라인 전압의 증가에 커플링되어 증가하고 복수의 셀 스트링들 간의 채널 전위의 차이가 감소하여 메모리 셀 어레이(110)의 소거 산포 특성이 향상될 수 있다.
제어 로직 회로(120)는 소거 기긴 이후의 소거 차단 기간에 복수의 워드 라인에 제2 바이어스 전압보다 높거나 같은 소거 차단 전압(Vinh)이 인가되도록 제어할 수 있으며, 복수의 워드 라인에 소거 차단 전압(Vinh)이 인가되는 시점이 상이하도록 제어할 수 있다. 이에 따라, 소거 속도가 빠른 워드 라인의 메모리 셀들이 과소거되는 것이 방지될 수 있다.
로우 디코더(130)는 제어 로직 회로(120)의 제어 하에 메모리 셀 어레이(110)의 복수의 신호 라인들, 예컨대 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 그라운드 선택 라인들(GSL) 및 공통 소스 라인(CSL) 각각에 동작 모드에 따른 구동 전압들을 인가할 수 있다.
로우 디코더(130)는 로우 어드레스(X_ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(130)는 프로그램 실행 기간에 선택된 워드 라인으로 프로그램 전압을 인가하고, 프로그램 검증 기간에 선택된 워드 라인으로 프로그램 검증 전압을 인가할 수 있다. 예를 들어, 독출 동작 시, 로우 디코더(130)는 선택된 워드 라인으로 독출 전압을 인가할 수 있다.
소거 동작 시, 로우 디코더(130)는 소거 제어 트랜지스터의 일 단에 연결된 신호 라인(예를 들어, 비트 라인 및 공통 소스 라인 중 적어도 하나)에 소거 전압을 인가하고 소거 제어 트랜지스터의 게이트에 연결된 소거 제어 라인에 소거 제어 전압을 인가하며, 복수의 워드 라인에 바이어스 전압을 인가할 수 있다. 소거 전압 및 소거 제어 전압은 소거 전압 셋업 기간에 각각의 타겟 레벨, 예컨대 소거 타겟 레벨 및 제어 타겟 레벨까지 증가될 수 있으며, 이후 타겟 레벨을 유지할 수 있다. 복수의 워드 라인에 인가되는 바이어스 전압 중 적어도 일부 워드 라인에 인가되는 바이어스 전압이 소거 전압 셋업 기간 이후에 증가될 수 있다.
예를 들어, 로우 디코더(130)는 전압 생성기(150)로부터 소거 전압(Vers), 소거 제어 전압(Vgidl), 소거 차단 전압(Vinh) 및 복수의 바이어스 전압(Vbias)을 수신하고, 소거 전압(Vers), 및 소거 제어 전압(Vgidl)을 대응하는 신호 라인으로 제공하고, 복수의 바이어스 전압(Vbias) 및 소거 차단 전압(Vinh)을 복수의 워드 라인에 제공할 수 있다. 로우 디코더(130)는 소거 전압 셋업 기간에 복수의 워드 라인에 제1 바이어스 전압을 인가하고, 소거 기간에 복수의 워드 라인에 제2 바이어스 전압을 인가하며, 소거 차단 기간에 복수의 워드 라인에 소거 차단 전압(Vinh)을 인가할 수 있다.
페이지 버퍼 회로(140)는 컬럼 어드레스(Y_ADDR)에 응답하여 복수의 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼 회로(140)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 페이지 버퍼 회로(140)는 복수의 페이지 버퍼들을 포함할 수 있고, 복수의 페이지 버퍼들은 복수의 비트 라인들(BL)과 각각 연결될 수 있다. 실시예에 있어서 페이지 버퍼 회로(140)는 소거 기간에 비트 라인(BL)을 통해 소거 제어 트랜지스터에 소거 전압(Vers)을 인가할 수 있다.
전압 생성기(150)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 독출, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 소거 동작 시, 전압 생성기(140)는 소거 전압(Vers), 소거 제어 전압(Vgidl), 소거 차단 전압(Vinh) 및 복수의 바이어스 전압(Vbias)을 생성하고 이를 로우 디코더(130)에 제공할 수 있다. 실시예에 있어서 전압 생성기(140)는 소거 전압(Vers)을 페이지 버퍼 회로(140)에 제공할 수 있다. 실시예에 있어서 전압 생성기(150)는 소거 전압 셋업 기간에 소거 저압(Vers) 및 소거 제어 전압(Vgidl)을 소정의 기울기로 해당 타겟 레벨까지 증가시킬 수 있다.
입출력 회로(160)는 메모리 장치(100)의 외부로부터 입출력 라인(I/O)을 통해서 제공되는 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 일시적으로 저장할 수 있다. 입출력 회로(145)는 메모리 장치(100)의 독출 데이터를 일시적으로 저장할 수 있고, 지정된 시점에 입출력 라인(I/O)을 통해서 상기 독출 데이터를 외부로 출력할 수 있다.
도 3a, 도 3b 및 도 3c는 본 개시의 예시적인 실시예들에 따른 메모리 블록을 나타내는 회로도이다.
도 3a를 참조하면, 메모리 블록(BLK)은 도 2의 복수의 메모리 블록들(BLK1 내지 BLKz) 중 하나에 대응할 수 있다. 메모리 블록(BLK)은 비트 라인들(BL1 내지 BL3), 소거 제어 라인들(GIDL_SS1 내지 GIDL_SS3), 스트링 선택 라인들(SSL1 내지 SSL3), 워드 라인들(WL), 그라운드 선택 라인들(GSL1 내지 GSL3) 및 소거 제어 라인들(GIDL_GS1 내지 GIDL_GS3)에 연결될 수 있고, 수직 방향(VD)을 따라 각각 연장된 낸드 스트링들 또는 셀 스트링들(NS11 내지 NS33)을 포함할 수 있다. 여기서, 셀 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수, 스트링 선택 라인들의 개수, 및 소거 제어 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
비트 라인들(BL1 내지 BL3)은 제1 방향 또는 제1 수평 방향(HD1)을 따라 연장될 있고, 워드 라인들(WL1 내지 WLn)은 제2 방향 또는 제2 수평 방향(HD2)을 따라 연장될 수 있으며, n은 양의 정수이다. 제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 셀 스트링들(NS11, NS21, NS31)이 위치하고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 셀 스트링들(NS12, NS22, NS32)이 위치하고, 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 셀 스트링들(NS13, NS23, NS33)이 위치할 수 있다.
예를 들어, 셀 스트링(NS11)은 직렬로 연결된 소거 제어 트랜지스터(GDT), 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MCs), 그라운드 선택 트랜지스터(GST) 및 소거 제어 트랜지스터(GDT_GS)를 포함할 수 있다. 소거 제어 트랜지스터(GDT)는 대응하는 제1 비트 라인(BL1) 및 대응하는 제1 소거 제어 라인(GIDL_SS1)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1)에 연결되며, 메모리 셀들(MCs)은 대응하는 워드 라인들(WL1 내지 WLn)에 각각 연결될 수 있다.
그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1)에 연결될 수 있다. 소거 제어 트랜지스터(GDT_GS)는 대응하는 소거 제어 라인(GIDL_GS1) 및 공통 소스 라인(CSL)에 연결될 수 있다. 이하에서는, 그라운드 선택 라인들(GSL1 내지 GSL3)의 하부에 배치된 소거 제어 라인들(GIDL_GS1 내지 GIDL_GS3)은 "그라운드 소거 제어 라인들"이라고 지칭하고, 소거 제어 트랜지스터(GDT_GS)는 "그라운드 소거 제어 트랜지스터"라고 지칭하기로 한다.
워드 라인들(WL1 내지 WLn)의 개수가 증가함에 따라 각 셀 스트링의 길이가 증가할 수 있고, 이에 따라, 비트 라인들(BL1 내지 BL3)로부터의 거리가 상대적으로 먼 하단 워드 라인에 대한 프로그램 동작 시, 비트 라인 전압이 채널 영역에 원활하게 전달되지 않는 채널 리커버리 열화 현상이 발생할 수 있다. 또한, 소거 제어 라인들(GIDL_SS1 내지 GIDL_SS3)이 추가됨에 따라 소거 제어 라인들(GIDL_SS1 내지 GIDL_SS3)은 저항 성분으로 작용하여 채널 리커버리 열화 현상이 더욱 심해질 수 있다.
도 3b를 참조하면, 메모리 블록(BLK')은 도 2의 복수의 메모리 블록들(BLK1 내지 BLKz) 중 하나에 대응할 수 있다. 메모리 블록(BLK')은 도 3a의 메모리 블록(BLK)의 변형 예에 대응하며, 이하에서는 도 3a의 메모리 블록(BLK)과의 차이점을 중심으로 설명하기로 한다. 메모리 블록(BLK')은 비트 라인들(BL1 내지 BL3), 상부 소거 제어 라인들(GIDL_SSU1 내지 GIDL_SSU3), 하부 소거 제어 라인들(GIDL_SSD1 내지 GIDL_SSD3), 상부 스트링 선택 라인들(SSLU1 내지 SSLU3), 하부 스트링 선택 라인들(SSLD1 내지 SSLD3), 워드 라인들(WL), 상부 그라운드 선택 라인들(GSLU1 내지 GSLU3), 하부 그라운드 선택 라인들(GSLD1 내지 GSLD3), 상부 그라운드 소거 제어 라인들(GIDL_GSU1 내지 GIDL_GSU3) 및 하부 그라운드 소거 제어 라인들(GIDL_GSD1 내지 GIDL_GSD3)에 연결될 수 있고, 수직 방향(VD)을 따라 각각 연장된 셀 스트링들(NS11 내지 NS33)을 포함할 수 있다.
예를 들어, 셀 스트링(NS11)은 직렬로 연결된 상부 소거 제어 트랜지스터(GDTU), 하부 소거 제어 트랜지스터(GDTD), 상부 스트링 선택 트랜지스터(SSTU), 하부 스트링 선택 트랜지스터(SSTD), 복수의 메모리 셀들(MCs), 상부 그라운드 선택 트랜지스터(GSTU), 하부 그라운드 선택 트랜지스터(GSTD), 상부 그라운드 소거 제어 트랜지스터(GDT_GSU) 및 하부 그라운드 소거 제어 트랜지스터(GDT_GSD)를 포함할 수 있다. 상부 소거 제어 트랜지스터(GDTU)는 대응하는 비트 라인(BL1) 및 대응하는 소거 제어 라인(GIDL_SSU1)에 연결될 수 있고, 하부 소거 제어 트랜지스터(GDTU)는 대응하는 소거 제어 라인(GIDL_SSD1)에 연결될 수 있다.
상부 스트링 선택 트랜지스터(SSTU)는 대응하는 상부 스트링 선택 라인(SSLU1)에 연결되고, 하부 스트링 선택 트랜지스터(SSTD)는 대응하는 하부 스트링 선택 라인(SSLD1)에 연결될 수 있다. 상부 그라운드 선택 트랜지스터(GSTU)는 대응하는 상부 그라운드 선택 라인(GSLU1)에 연결되고, 하부 그라운드 선택 트랜지스터(GSTD)는 대응하는 하부 그라운드 선택 라인(GSLD1)에 연결될 수 있다. 상부 그라운드 소거 제어 트랜지스터(GDT_GSU)는 대응하는 상부 소거 제어 라인(GIDL_GSU1)에 연결되고, 하부 그라운드 소거 제어 트랜지스터(GDT_GSD)는 대응하는 하부 소거 제어 라인(GIDL_GSD1) 및 공통 소스 라인(CSL)에 연결될 수 있다.
도 3c를 참조하면, 메모리 블록(BLK')은 도 2의 복수의 메모리 블록들(BLK1 내지 BLKz) 중 하나에 대응할 수 있다. 메모리 블록(BLK")은 도 3a의 메모리 블록(BLK)의 변형 예에 대응하며, 이하에서는 도 3a의 메모리 블록(BLK)과의 차이점을 중심으로 설명하기로 한다.
메모리 블록(BLK")은 비트 라인들(BL1 내지 BL3), 소거 제어 라인들(GIDL_SS1 내지 GIDL_SS3), 스트링 선택 라인들(SSL1 내지 SSL3), 워드 라인들(WL), 및 그라운드 선택 라인들(GSL1 내지 GSL3)에 연결될 수 있고, 수직 방향(VD)을 따라 각각 연장된 셀 스트링들(NS11 내지 NS33)을 포함할 수 있다. 도 3a의 메모리 블록(BLK)과 비교하면, 메모리 블록(BLK")은 그라운드 소거 제어 라인(GIDL_GS)를 포함하지 않을 수 있고, 각 셀 스트링은 그라운드 소거 제어 트랜지스터(GDT_GS)를 포함하지 않을 수 있다.
도 4a 및 도 4b는 본 개시의 예시적인 실시예들에 따른 메모리 블록을 나타내는 사시도이다.
도 4a를 참조하면, 메모리 블록(BLKa)은 도 2의 복수의 메모리 블록들(BLK1 내지 BLKz) 중 하나에 대응할 수 있다. 메모리 블록(BLKa)은 기판(SUB)에 대해 수직 방향(VD)으로 형성되어 있다. 기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제2 수평 방향(HD2)을 따라 신장된다. 일 실시예에서, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CLS)이 기판(SUB)에 제공될 수 있다. 일 실시예에서, 기판(SUB)은 폴리실리콘으로 구현될 수 있고, 기판(SUB) 상에 평판(plate)형의 공통 소스 라인(CSL)이 배치될 수도 있다. 기판(SUB) 상에, 제2 수평 방향(HD2)을 따라 신장되는 복수의 절연막들(IL)이 수직 방향(VD)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 수직 방향(VD)을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
기판(SUB) 상에, 제1 수평 방향(HD1)을 따라 순차적으로 배치되며, 수직 방향(VD)을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 이에 따라, 일부 실시예들에서, 필라(P)는 채널 구조물 또는 수직 채널 구조물이라고 지칭할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 전하 저장층(CS)의 노출된 표면 상에, 그라운드 소거 제어 라인(GIDL_GS), 그라운드 선택 라인(GSL), 워드 라인들(WL1 내지 WL8), 스트링 선택 라인(SSL) 및 소거 제어 라인(GIDL_SS)과 같은 게이트 전극들(GE)이 제공된다. 그라운드 소거 제어 라인(GIDL_GS), 그라운드 선택 라인(GSL), 워드 라인들(WL1 내지 WL8), 스트링 선택 라인(SSL) 및 소거 제어 라인(GIDL_SS)의 개수는 실시예에 따라 다양하게 변경될 수 있다.
복수의 필라들(P) 상에는 드레인 컨택들 또는 드레인들(DR)이 각각 제공된다. 예를 들어, 드레인들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제1 수평 방향(HD1)으로 신장되고 제2 수평 방향(HD2)을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.
도 4b를 참조하면, 메모리 블록(BLKb)은 도 2의 복수의 메모리 블록들(BLK1 내지 BLKz) 중 하나에 대응할 수 있다. 또한, 메모리 블록(BLKb)은 도 6a의 메모리 블록(BLKa)의 변형 예에 대응하며, 도 4a를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 메모리 블록(BLKb)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 메모리 블록(BLKb)은 수직 방향(VD)으로 적층된 제1 메모리 스택(ST1) 및 제2 메모리 스택(ST2)을 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 블록(BLKb)은 3개 이상의 메모리 스택들을 포함할 수도 있다.
도 5a 및 도 5b는 본 개시의 예시적 실시예들에 따른 소거 동작을 나타내는 타이밍도이다. 도 5a 및 도 5b의 타이밍도에 따른 소거 동작은 도 1의 메모리 장치(100)가 수행할 수 있다.
도 5a를 참조하면, 메모리 장치(100)는 GIDL 소거 방식에 따라 소거 동작을 수행할 수 있다. GIDL 소거 방식은 셀 스트링들(NS11 내지 NS33)의 하부 또는 상부를 통해 셀 스트링의 채널을 충전하는 단방향 GIDL 소거 방식 및 셀 스트링들(NS11 내지 NS33)의 양방향으로 셀 스트링의 채널을 충전하는 양방향 GIDL 소거 방식을 포함할 수 있다.
양방향으로 셀 스트링들(NS11 내지 NS33)의 채널을 충전하는 양방향 GIDL 소거 방식에 따르면, 비트 라인들(예컨대 도 3의 BL1, BL2, BL3) 및 공통 소스 라인(예컨대 도 3의 CSL)에 소거 전압(Vers)이 인가되고, 셀 스트링들(NS11 내지 NS33)의 양 단에 위치하며, 비트 라인들 및 공통 소스 라인에 각각 연결된 소거 제어 트랜지스터들(예컨대 도 3의 GDT_GS 및 GDT)의 게이트에 소거 제어 전압(Vgidl)이 인가될 수 있다. 다시 말해서, 소거 제어 라인들(GIDL_SS, GIDL_GS)(예컨대 도 3a의 GIDL_SS1, GIDL_SS2, GIDL_SS3, GIDL_GS1, GIDL_GS2, GIDL_GS3)을 통해 소거 제어 전압(Vgidl)이 소거 제어 트랜지스터들(예컨대 도 3의 GDT_GS 및 GDT)의 게이트에 인가될 수 있다. 소거 제어 전압(Vgidl)의 타겟 레벨(Vt2)(이하 제어 타겟 레벨이라고 함)은 소거 전압(Vers)의 타겟 레벨(Vt1)(이하 소거 타겟 레벨이라고 함)보다 상대적으로 낮다. 이에 따라 셀 스트링들(NS11 내지 NS33)의 양단에 위치한 소거 제어 트랜지스터들에서 GIDL이 발생할 수 있으며, GDIL에 생성된 홀들(holes)이 셀 스트링의 채널로 주입되어, 셀 스트링의 채널의 전위가 소거 전압(Vers)으로 상승할 수 있다.
단방향으로 셀 스트링들(NS11 내지 NS33)의 채널을 충전하는 상부 GIDL 소거 방식에 따르면, 비트 라인들(BL)(예컨대 도 3의 BL1, BL2, BL3)에 소거 전압(Vers)이 인가되고, 비트 라인들에 연결된 소거 제어 트랜지스터들(예컨대 도 3의 GDT)의 게이트에 소거 제어 전압(Vgidl)이 인가될 수 있다. 셀 스트링들(NS11 내지 NS33)의 상부로부터 채널이 충전될 수 있다. 이때, 공통 소스 라인(CSL) 및 공통 소스 라인이 연결되는 소거 제어 트랜지스터(예컨대 도 3의 GDT_GS)는 플로팅될 수 있다.
하부 GIDL 소거 방식에 따르면, 공통 소스 라인(CSL)에 소거 전압(Vers)이 인가되고, 공통 소스 라인에 연결된 소거 제어 트랜지스터(예컨대 도 3의 GDT_GS)의 게이트에 소거 제어 전압(Vgidl)이 인가될 수 있다. 셀 스트링들(NS11 내지 NS33)의 하부로부터 채널이 충전될 수 있다. 이때, 비트 라인들 및 비트 라인들이 연결되는 소거 제어 트랜지스터(예컨대 도 3의 GDT)는 플로팅될 수 있다.
이하, 본 개시에 따른 소거 방법은 양방향 GIDL 소거 방식이 적용되는 것을 가정하여 설명하기로 한다. 그러나, 이에 제한되는 것은 아니며, 하부 GIDL 소거 방식 및 상부 GIDL 소거 방식에도 본 개시에 따른 소거 방법이 적용될 수 있다.
메모리 장치(100)는 비트 라인(BL) 및 공통 소스 라인(CSL)에 소거 전압(Vers)을 인가할 수 있으며, T1 기간에 소거 전압(Vers)을 소거 타겟 레벨(Vt1)로 셋업할 수 있다. 예를 들어, 메모리 장치(100)는 t0 시점부터 t2 시점까지 소거 전압(Vers)을 소정의 기울기로 증가시킬 수 있으며, t2 시점에 소거 전압(Vers)이 소거 타겟 레벨(Vt1)에 도달할 수 있다. T1 기간은 셋업 기간으로 지칭될 수 있다.
메모리 장치(100)는 소거 제어 라인들(GIDL_SS, GIDL_GS)에 소거 제어 전압(Vgid)을 인가할 수 있으며, T1 기간에 소거 제어 전압(Vgidl)을 제어 타겟 레벨(Vt2)로 셋업할 수 있다. 예를 들어, 메모리 장치(100)는 t1 시점부터 t2 시점까지 소거 제어 전압(Vgidl)을 소정의 기울기로 증가시킬 수 있으며, t2 시점에 소거 제어 전압(Vgidl)이 제어 타겟 레벨(Vt2)에 도달할 수 있다.
메모리 장치(100)는 워드 라인들(WL)에 바이어스 전압을 인가할 수 있으며, T1 기간에 워드 라인들(WL)에 제1 바이어스 전압(Vb1)을 인가할 수 있다. 워드 라인들(WL)의 전압, 다시 말해서 워드 라인 전압(Vwl)은 제1 바이어스 전압(Vb1)으로 증가할 수 있다. 실시예에 있어서, 제1 바이어스 전압은 접지 전압(예컨대 0V)에 근접하거나 또는 접지 전압일 수 있다.
T1 기간 이후의 T2 기간에 소거 전압(Vers) 및 소거 제어 전압(Vgidl)은 소거 타겟 레벨(Vt1) 및 제어 타겟 레벨(Vt2)을 유지할 수 있다.
메모리 장치(100)는 T2 기간에 워드 라인들(WL)에 제2 바이어스 전압(Vwb2)을 인가할 수 있다. 제2 바이어스 전압(Vwb2)은 제1 바이어스 전압(Vwb1)보다 높을 수 있다. 메모리 장치(100)는 t2 시점으로부터 소정의 지연 시간(Td) 이후인 t3 시점에 워드 라인들(WL)에 제2 바이어스 전압(Vw2)을 인가할 수 있다. T2 기간에 각 라인들의 전압이 도 5a에 도시된 바와 같이 유지됨에 따라, 워드 라인들(WL)에 연결된 복수의 메모리 셀들이 소거될 수 있다. T2 기간은 소거 기간으로 지칭될 수 있다. t4 시점에 소거 동작(원샷 소거)이 완료될 수 있다. 이후에 메모리 장치(100)는 소거 검증을 수행할 수 있으며, 소거되지 않은 메모리 셀들에 대하여 다시 소거 동작을 수행할 수 있다.
도 5b를 참조하면, 메모리 장치(100)는 GIDL 소거 방식을 기초로 소거 동작을 수행할 수 있으며, 비휘발성 메모리 장치의 동작은 도 5a의 동작과 유사한 바, 중복되는 설명은 생략하고 도 5a의 소거 방법과의 차이점을 설명하기로 한다.
메모리 장치(100)는 T2 기간 말미에 워드 라인들(WL)에 소거 금지 전압(Vinh)을 인가할 수 있다. 워드 라인들(WL)에 소거 금지 전압(Vinh)이 인가되는 시점은 상이할 수 있다. 예를 들어 상대적으로 소거 속도가 빠른 워드 라인에 소거 금지 전압(Vinh)이 인가되는 시점은 상대적으로 소거 속도가 느린 워드 라인에 소거 금지 전압(Vinh)이 인가되는 시점보다 빠를 수 있다. 이에 따라, 소거 속도가 빠른 워드 라인에 연결된 메모리 셀들이 과소거 되는 것이 방지될 수 있다.
도 6a 본 개시의 예시적인 실시예에 따른 소거 동작 시 셀 스트링들의 채널 전위를 보여주는 타이밍도이고, 도 6b는 비교예에 따른 소거 동작 시 셀 스트링들의 채널 전위를 보여주는 타이밍도이다.
도 6a를 참조하면, T1 기간에 소거 전압(Vers)이 증가함에 따라, 셀 스트링들의 채널 전위가 증가할 수 있다. 이때, 제1 셀 스트링(STR1)의 채널 전위의 증가 속도는 제2 셀 스트링(STR2)의 채널 전위의 증가 속도보다 빠를 수 있다. 따라서 제1 셀 스트링(STR1) 및 제2 셀 스트링(STR2) 간 채널 전위 스큐가 발생할 수 있다.
본 개시의 예시적 소거 방법에 따르면, T2 기간 중 제3 시점(T3)에 워드 라인(WL)에 제1 바이어스 전압(Veb1)보다 높은 제2 바이어스 전압(Veb2)가 인가될 수 있으며, 워드 라인 전압(Vwl)이 증가될 수 있으며, 워드 라인 전압(Vwl)의 증가에 커플링되어 채널 전위가 증가될 수 있다. 이에 따라 t3 시점에 제1 셀 스트링(STR1) 및 제2 셀 스트링(STR2)의 전위가 빠르게 증가할 수 있으며, 제1 셀 스트링(STR2)의 채널 전위는 순간적으로 오버슛될 수 있다. 이에 따라 제1 셀 스트링(STR1) 및 제2 셀 스트링(STR2) 간 채널 전위 스큐가 감소될 수 있으며, 채널 전위는 빠르게 소거 타겟 레벨(Vt1)에 도달할 수 있다.
도 6b를 참조하면, 비교예에 따른 소거 방법에 따르면, 제1 기간(T1) 및 제2 기간(T2)에 워드 라인 전압(Vwb1)은 제1 바이어스 전압(Veb1)으로 유지될 수 있다. T2 기간에 제1 셀 스트링(STR1)의 채널 전위 및 제2 셀 스트링(STR2)의 채널 전위가 느리게 소거 타겟 레벨(Vt1)로 증가할 수 있다.
도 6a 및 도 6b를 참조하면, 본 개시의 예시적 실시예에 따른 소거 방법에 따르면, 비교예에 따른 소거 방법보다 채널 전위 스큐가 빠르게 감소할 수 있으며, 채널 전위 또한 상대적으로 소거 타겟 레벨(Vt1)에 빠르게 도달할 수 있다.
채널 전위가 소거 전압(Vers)을 따라 증가하는 속도, 다시 말해서 소거 전압 셋업 속도가 셀 스트링들 간에 상이함에 따라, 셀 스트링들 간 채널 전위 스큐가 발생하고 소거 산포 특성이 열화될 수 있다. 본 개시의 예시적 실시예에 따른 소거 방법에 따르면, 소거 기간, 예컨대 제2 기간에 워드 라인들(WL)에 인가되는 바이어스 전압을 이전의 제1 바이어스 전압(Veb1)에서 제2 바이어스 전압(Veb2)로 증가시킴에 따라 셀 스트링 간 채널 전위 스큐가 빠르게 감소함으로써 소거 산포 특성이 향상될 수 있다.
도 7a 및 도 7b는 본 개시의 예시적인 실시예들에 따른 메모리 장치를 개략적으로 나타낸다.
도 7a를 참조하면, 메모리 장치(100a)는 제1 수평 방향(HD1)으로 연장되는 공통 소스 라인(CSL) 및 비트 라인(BL)을 포함하고, 수직 방향(VD)으로 연장되는 메모리 스택(ST)을 포함할 수 있다. 이때, 스택(ST)은 드레인(DR)을 통해 비트 라인(BL)에 연결될 수 있다. 예를 들어, 메모리 장치(100a)는 도 4a의 일 예에 대응하며, 메모리 스택(ST)은 도 4a의 필라(P)에 대응할 수 있고, 도 3a의 제1 셀 스트링(NS11)에 대응할 수도 있다.
메모리 장치(100a)는 수직 방향(VD)으로 적층되는 복수의 워드 라인들(WL1 내지 WLn)을 더 포함하고, 공통 소스 라인(CSL)과 워드 라인(WL1) 사이에는 그라운드 선택 라인(GSL)이 배치되고, 비트 라인(BL)과 워드 라인(WLn) 사이에는 스트링 선택 라인(SSL)이 배치될 수 있다. 도시되지는 않았으나, 스트링 선택 라인(SSL)과 비트 라인(BL) 사이에는 소거 제어 라인(예를 들어, 도 4a의 GIDL_SS)이 더 배치되고, 그라운드 선택 라인(GSL)과 공통 소스 라인(CLS) 사이에는 소거 제어 라인(예를 들어, 도 4a의 GIDL_GS)이 더 배치될 수 있다.
일 실시예에서, 복수의 워드 라인들(WL1 내지 WLn)은 제1 워드 그룹(GRa) 및 제2 그룹(GRb)을 포함하는 복수의 그룹들로 그룹핑될 수 있다. 제1 그룹(GRa)은 기판에 상대적으로 가까운 워드 라인들(예를 들어, WL1 내지 WLk)을 포함하고, 제2 그룹(GRb)은 기판에 상대적으로 먼 워드 라인들(예를 들어, WLk+1 내지 WLn)을 포함할 수 있고, k는 1과 n 사이의 양의 정수이다. 실시예에 따라, 복수의 워드 라인들(WL1 내지 WLn)은 3개 이상의 그룹들로 그룹핑될 수 있다.
도 7b를 참조하면, 메모리 장치(100b)는 제1 수평 방향(HD1)으로 연장되는 공통 소스 라인(CSL) 및 비트 라인(BL)을 포함하고, 수직 방향(VD)으로 연장되는 제1 메모리 스택(ST1) 및 제2 메모리 스택(ST2)을 포함할 수 있다. 이때, 제1 메모리 스택(ST1)은 공통 소스 라인(CSL)의 상부에 배치되고, 제2 메모리 스택(ST2)은 제1 메모리 스택(ST1)의 상부에 배치되며 드레인(DR)을 통해 비트 라인(BL)에 연결될 수 있다. 예를 들어, 메모리 장치(100b)는 도 4b의 일 예에 대응하며, 제1 메모리 스택(ST1) 및 제2 메모리 스택(ST2)은 도 4b의 제1 메모리 스택(ST1) 및 제2 메모리 스택(ST2)에 각각 대응할 수 있다.
메모리 장치(100b)는 수직 방향(VD)으로 적층되는 복수의 워드 라인들(WL1 내지 WLn)을 더 포함하고, 공통 소스 라인(CSL)과 워드 라인(WL1) 사이에는 그라운드 선택 라인(GSL)이 배치되고, 비트 라인(BL)과 워드 라인(WLn) 사이에는 스트링 선택 라인(SSL)이 배치될 수 있다. 또한, 메모리 장치(100b)는 제1 메모리 스택(ST1)과 제2 메모리 스택(ST2)의 접합부에 대응하는 제1 및 제2 접합 더미 워드 라인들(CDL1, CDL2)을 더 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 접합부에 대응하는 접합 더미 워드 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다. 또한, 실시예에 따라, 접합 더미 워드 라인이 배치되지 않을 수도 있다.
일 실시예에서, 복수의 워드 라인들(WL1 내지 WLn)은 제1 그룹(GRa), 제2 그룹(GRb), 제3 그룹(GRc) 및 제4 그룹(GRd)을 포함하는 복수의 그룹들로 그룹핑될 수 있다. 제1 및 제2 그룹들(GRa, GRb)은 제1 메모리 스택(ST1)에 연결되는 워드 라인들을 포함하고, 제3 및 제4 그룹들(GRc, GRd)은 제2 메모리 스택(ST2)에 연결되는 워드 라인들을 포함할 수 있다. 제1 그룹(GRa)은 기판과의 거리가 상대적으로 짧은 워드 라인들(예를 들어, WL1 내지 WLa)을 포함하고, 제2 그룹(GRb)은 기판과의 거리가 제1 그룹(GRa)의 워드 라인들보다 긴 워드 라인들(예를 들어, WLa+1 내지 WLb)을 포함할 수 있다. 이때, a, b는 1과 n 사이의 양의 정수이며, a는 b보다 작다. 제3 그룹(GRc)은 기판과의 거리가 제2 그룹(GRb)의 워드 라인들보다 긴 워드 라인들(예를 들어, WLb+1 내지 WLc)을 포함하고, 제4 그룹(GRd)은 기판과의 거리가 제3 그룹(GRc)의 워드 라인들보다 긴 워드 라인들(예를 들어, WLc+1 내지 WLn)을 포함할 수 있고, c는 b와 n 사이의 양의 정수이다. 실시예에 따라, 복수의 워드 라인들(WL1 내지 WLn)은 5개 이상의 그룹들로 그룹핑될 수 있다.
일부 실시예들에서, 메모리 장치는 3개 이상의 메모리 스택들을 포함할 수 있고, 메모리 스택들의 개수가 증가함에 따라 복수의 워드 라인들에 대응하는 그룹들의 개수도 증가할 수 있다. 예를 들어, 메모리 장치가 3개의 메모리 스택들을 포함하는 경우, 복수의 워드 라인들은 6개의 그룹들로 그룹핑될 수 있으나, 이에 한정되지 않는다.
도 8a 및 도 8b는 본 개시의 예시적인 실시예들에 따른 소거 동작을 나타내는 타이밍도이다.
도 8a를 참조하면, 메모리 장치(100)는 T1 기간에 제1 워드 라인(WLa) 및 제2 워드 라인(WLb)에 제1 바이어스 전압(Vweb1)을 인가하고, T2 기간의 일 시점, 예컨대 t3 시점에 제1 워드 라인(WLa)에 제2 바이어스 전압(Vweb2)을 인가할 수 있다. T2 기간에 제2 워드 라인(WLb)에는 T1 기간과 동일하게 제1 바이어스 전압(Vweb1)이 인가될 수 있다.
예를 들어, 제1 워드 라인드(WLa)은 셀 스트링의 하부에 위치한 워드 라인 그룹(예컨대 도 7a의 GRa)의 하나 이상의 워드 라인이고, 제2 워드 라인(WLb)은 셀 스트링의 상부에 위치한 워드 라인 그룹(예컨대 도 7a의 (GRb))의 하나 이상의 워드 라인일 수 있다. 실시예에 있어서, 제2 워드 라인(WLb)은 기판으로부터 가장 먼 워드 라인을 포함할 수 있다.
다른 예로서, 제1 워드 라인(WLa)의 소거 속도는 제2 워드 라인(WLb)의 소거 속도보다 빠를 수 있다. 제2 워드 라인(WLb)은 소거 속도가 가장 느린 워드 라인을 포함할 수 있다.
도 8b를 참조하면, 메모리 장치(100)는 T2 기간 의 말미에 워드 라인들(WLa, WLb)에 소거 금지 전압(Vinh)을 인가할 수 있다. 소거 금지 전압(Vinh)이 인가되는 시점은 상이할 수 있다.
예를 들어, 제1 워드 라인(WLa)은 t4시점에 소거 금지 전압(vinh)이 인가되고, 제2 워드 라인(WLb)에는 t5 시점에 소거 금지 전압(Vinh)이 인가될 수 있다. 제1 워드 라인(WLa)의 소거 기간(Ters1)은 제2 워드 라인(WLb)의 소거 기간(Ters2)보다 길 수 있다. 그러나, 이에 제한되는 것은 아니며, 제2 워드 라인(WLb)의 소거 기간이 제2 워드 라인(WLb)의 소거 기간보다 길 수 있다.
제1 워드 라인(WLa) 및 제2 워드 라인(WLb)이 각각 인접한 복수의 워드 라인을 포함할 경우, 복수의 워드 라인의 소거 시점이 상이할 수 있다. 다시 말해서 워드 라인들 별로 소거 기간이 조정될 수 있다.
도 8a 및 도 8b를 참조하여 전술한 바와 같이, T2 기간에 메모리 셀 어레이(도 1의 110)의 복수의 워드 라인 중 일부 워드 라인들의 워드 라인 전압이 증가될 수 있으며, 다른 일부 워드 라인들은 T1 기간과 동일하게 워드 라인 전압을 유지할 수 있다. 또한, 워드 라인 별로 소거 기간이 조정될 수 있다. 이에 따라 셀 스트링들 간 및 워드 라인들 간 소거 속도의 차이가 보상되어 메모리 셀 어레이(110)의 소거 산포 특성이 향상될 수 있다.
도 9a 및 도 9b는 본 개시의 예시적인 실시예들에 따른 소거 동작을 나타내는 타이밍도이다.
도 9를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110)의 복수의 워드 라인을 그룹별로 전압 제어할 수 있다. 메모리 장치(100)는 T1 기간에 복수의 워드 라인에 제1 바이어스 전압을(Vweb1)을 인가하고, T2 기간에 제1 그룹의 제1 워드 라인(WLa) 및 제2 그룹의 제2 워드 라인(WLb)의 워드 라인 전압(Vwla, Vwlb)을 증가시킬 수 있다. 메모리 장치(100)는 T2 기간에 제3 그룹의 제3 워드 라인(WLc)의 전압은 T1 기간과 동일하게 유지할 수 있다. 비제한 적인 예로서, 제1 그룹은 셀 스트링의 하단에 위치하고 제2 그룹은 셀 스트링의 중단에 위치하며, 제3 그룹은 셀 스트링의 상단에 위치할 수 있다. 실시예에 있어서, 제1 그룹의 소거 속도가 가장 느릴 수 있다.
T2 기간에 제1 워드 라인(WLa)에 인가되는 제2 바이어스 전압(Vwba)은 제2 워드 라인(WLb)에 인가되는 제2 바이어스 전압(Vwb2b)과 상이할 수 있다. 예를 들어, 제1 워드 라인(WLa)에 인가되는 제2 바이어스 전압(Vwba)은 제2 워드 라인(WLb)에 인가되는 제2 바이어스 전압(Vwb2b)보다 높을 수 있다. 그러나 이에 제한되는 것은 아니며, 소거 차단 전압(Vinh)보다 낮거나 같은 다양한 전압들이 제2 바이어스 전압으로서 워드 라인들에 인가될 수 있다.
실시예에 있어서, 도 5b를 참조하여 설명한 바와 같이, T2 기간에 제2 바이어스 전압(Vwb2a, Vwb2b)이 제1 및 제2 그룹의 워드 라인들에 인가된 이후에, 예컨대 T2 기간의 말미에 워드 라인들에 소거 차단 전압(Vinh)이 인가될 수 있다. 각 그룹 별로 소거 차단 전압(Vinh)이 인가되는 시점이 상이할 수 있으며, 또한 동일한 그룹의 워드 라인들에 소거 차단 전압(Vinh)이 인가되는 시점이 상이할 수 있다.
도 9b를 참조하면, 메모리 장치(100)는 T2 기간에 메모리 셀 어레이(도 1의 110)의 복수의 워드 라인 전부의 워드 라인 전압을 증가시킬 수 있다. 메모리 장치(100)는 T1 기간에 워드 라인들(WLa, Wlb, WLc)에 제1 바이어스 전압(Vwb1)을 인가하고, T2 기간에 워드 라인들(WLa, Wlb, WLc)에 제2 바이어스 전압(Vwb2a, Vwb2b, Vwb2c)을 인가할 수 있다. 도 9b에 도시된 바와 같이, 제1 그룹의 제1 워드 라인(WLa)에 인가되는 제2 바이어스 전압(Vwb2a), 제2 워드 라인(WLb)에 인가되는 제2 바이어스 전압(Vwb2b) 및 제3 워드 라인(WLc)에 인가되는 제2 바이어스 전압(Vwb2c)은 상이할 수 있다. 셀 스트링에서 각 그룹의 위치 또는 각 그룹의 워드 라인들의 소거 속도 등을 기초로 각 그룹의 제2 바이어스 전압이 설정될 수 있다.
도 10은 본 개시의 예시적인 실시예에 따른 메모리 장치의 소거 방법을 나타내는 흐름도이다. 도 10의 소거 방법은 도 1의 메모리 장치(100)에서 수행될 수 있으며, 도 1 내지 도 9a를 참조하여 메모리 장치(100)의 소거 방법은 본 실시예에 적용될 수 있다.
도 10을 참조하면, 메모리 장치(100)는 제1 기간에 소거 전압을 셋업할 수 있다(S110). 제1 기간은 소거 전압 셋업 기간으로 지칭될 수 있다. 제1 기간에 비트 라인 및/또는 공통 소스 라인에 소거 전압이 인가되며, 소거 전압이 소정의 기울기로 소거 타겟 레벨까지 증가될 수 있다. 이때, 소거 제어 트랜지스터에 연결되는 소거 제어 라인에 소거 제어 전압이 인가되며, 소거 제어 전압이 제어 타겟 레벨까지 증가될 수 있다.
메모리 장치(100)는 제1 기간에 복수의 워드 라인에 제1 바이어스 전압을 인가할 수 있다(S120). 메모리 장치(100)는 소거 전압 및 소거 제어 전압이 셋업될 때, 복수의 워드 라인에 제1 바이어스 전압을 인가할 수 있다. 제1 바이어스 전압은 접지 전압(0V) 또는 접지 전압에 인접한 전압 레벨을 가질 수 있다.
메모리 장치(100)는 제1 기간 이후의 제2 기간에 복수의 워드 라인 중 적어도 일부 워드 라인에 제2 바이어스 전압을 인가할 수 있다(S130). 제2 바이어스 전압은 제1 바이어스 전압보다 높을 수 있다. 다시 말해서, 메모리 장치(100)는 소거 전압이 셋업된 후, 복수의 워드 라인 중 적어도 일부 워드 라인의 전압을 증가시킬 수 있다. 이에 따라 채널 전위가 증가될 수 있으며, 셀 스트링들 간 채널 전위 스큐가 감소될 수 있다.
실시예에 있어서, 메모리 장치(100)는 제2 기간에 복수의 워드 라인 전부의 워드 라인 전압을 증가시킬 수 있다. 실시예에 있어서 메모리 장치(100)는 제2 기간에 복수의 워드 라인 중 일부 워드 라인의 워드 라인 전압을 증가시키고 나머지 워드 라인의 워드 라인 전압은 제1 기간과 동일하게 유지할 수 있다. 실시예에 있어서, 적어도 일부 워드 라인 각각에 인가되는 제2 바이어스 전압의 전압 레벨이 상이할 수 있다. 예를 들어, 제2 바이어스 전압의 전압 레벨은 워드 라인 그룹들 별로 상이할 수 있다. 이때, 워드 라인 그룹들은 셀 스트링의 위치에 따라 구분되거나 또는 워드 라인들의 소거 속도에 따라 구분될 수 있다.
실시예에 있어서, 메모리 장치(100)는 적어도 일부 워드 라인에 제2 바이어스 전압이 인가된 후, 복수의 워드 라인에 소거 차단 전압을 인가할 수 있다. 소거 차단 전압은 제2 바이어스 전압보다 높거나 같을 수 있다.
도 11은 본 개시의 일 실시예에 따라, COP 구조를 갖는 메모리 장치(30)를 나타낸다.
도 2 및 도 11을 함께 참조하면, 메모리 장치(30)는 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 포함할 수 있고, 제1 반도체 층(L1)은 제2 반도체 층(L2)에 대해 수직 방향(VD)으로 적층될 수 있다. 구체적으로, 제2 반도체 층(L2)은 제1 반도체 층(L1)에 대해 수직 방향(VD)으로 하부에 배치될 수 있다. 도 1의 메모리 장치(100)는 메모리 장치(30)와 같이 COP 구조를 가질 수 있다.
일 실시예에서, 메모리 셀 어레이(110)는 제1 반도체 층(L1)에 형성될 수 있고, 제어 로직 회로(120), 페이지 버퍼 회로(140), 전압 생성기(150)및 로우 디코더(130)는 제2 반도체 층(L2)에 형성될 수 있다. 이에 따라, 메모리 장치(30)는 메모리 셀 어레이(110)가 일부 주변 회로의 상부에 배치된 구조, 즉 COP(Cell Over Peri) 구조를 가질 수 있다. COP 구조는 수평 방향 면적을 효과적으로 감소시킬 수 있고, 메모리 장치(30)의 집적도를 향상시킬 수 있다.
일 실시예에서, 제2 반도체 층(L2)은 기판을 포함할 수 있고, 기판 상에 트랜지스터와 같은 반도체 소자들 및 소자들을 배선하기 위한 패턴을 형성함으로써 제2 반도체 층(L2)에 회로들을 형성할 수 있다. 제2 반도체 층(L2)에 회로들이 형성된 후, 메모리 셀 어레이(110)를 포함하는 제1 반도체 층(L1)이 형성될 수 있고, 메모리 셀 어레이(110)의 워드 라인들(WL) 및 비트 라인들(BL)과 제2 반도체 층(L2)에 형성된 회로들을 전기적으로 연결하기 위한 패턴들이 형성될 수 있다.
도 12는 본 개시의 일 실시예에 따라, B-VNAND 구조를 갖는 메모리 장치(500)를 나타내는 단면도이다. 메모리 장치에 포함되는 비휘발성 메모리가 B-VNAND(Bonding Vertical NAND) 타입의 플래시 메모리로 구현될 경우, 비휘발성 메모리는 도 12에 도시된 구조를 가질 수 있다.
도 12를 참조하면, 메모리 장치(500)의 셀 영역(CELL)은 제1 반도체 층(L1)에 대응하고, 주변 회로 영역(PERI)은 제2 반도체 층(L2)에 대응할 수 있다. 메모리 장치(500)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드 라인 본딩 영역(WLBA), 및 비트 라인 본딩 영역(BLBA)을 포함할 수 있다. 예를 들어, 도 2의 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 그라운드 선택 라인들(GSL) 및 메모리 셀 어레이(110)는 제1 반도체 층(L1)에 형성되고, 제어 로직 회로(120), 페이지 버퍼 회로(140), 전압 생성기(150)및 로우 디코더(130)는 제2 반도체 층(L2)에 형성될 수 있다.
메모리 장치(500)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상부 칩과 하부 칩을 본딩(bondng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 예를 들어로, 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 본딩 메탈이 구리(Cu)로 형성되는 경우, 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 다른 실시 예에서, 본딩 메탈은 구리(Cu)뿐만 아니라, 알루미늄(Al) 또는 텅스텐(W) 등으로도 형성될 수 있다.
주변 회로 영역(PERI)은 제1 기판(610), 층간 절연층(615), 제1 기판(610)에 형성되는 복수의 회로 소자들(620a, 620b, 620c), 복수의 회로 소자들(620a, 620b, 620c) 각각과 연결되는 제1 메탈층(630a, 630b, 630c), 제1 메탈층(630a, 630b, 630c) 상에 형성되는 제2 메탈층(640a, 640b, 640c)을 포함할 수 있다. 예시적인 실시예에서, 제1 메탈층(630a, 630b, 630c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(640a, 640b, 640c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(630a, 630b, 630c)과 제2 메탈층(640a, 640b, 640c)만 도시되나, 이에 한정되는 것은 아니고, 제2 메탈층(640a, 640b, 640c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(640a, 640b, 640c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(640a, 640b, 640c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(615)은 복수의 회로 소자들(620a, 620b, 620c), 제1 메탈층(630a, 630b, 630c), 및 제2 메탈층(640a, 640b, 640c)을 커버하도록 제1 기판(610) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다. 워드 라인 본딩 영역(WLBA)의 제2 메탈층(640b) 상에 하부 본딩 메탈(671b, 672b)이 형성될 수 있다. 워드 라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(671b, 672b)은 셀 영역(CELL)의 상부 본딩 메탈(571b, 572b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(671b, 672b)과 상부 본딩 메탈(571b, 572b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(510)과 공통 소스 라인(520)을 포함할 수 있다. 제2 기판(510) 상에는, 제2 기판(510)의 상면에 대해 수직 방향(VD)을 따라 복수의 워드 라인들(531~538; 530)이 적층될 수 있다. 워드 라인들(530)의 상부 및 하부 각각에는 스트링 선택 라인들과 그라운드 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 그라운드 선택 라인 사이에 복수의 워드 라인들(530)이 배치될 수 있다.
비트 라인 본딩 영역(BLBA)에서, 채널 구조물(CHS)는 제2 기판(510)의 상면에 수직하는 방향으로 연장되어 워드 라인들(530), 스트링 선택 라인들, 및 그라운드 선택 라인을 관통할 수 있다. 채널 구조물(CHS)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(550c) 및 제2 메탈층(560c)과 전기적으로 연결될 수 있다. 예를 들어, 제1 메탈층(550c)은 비트 라인 컨택일 수 있고, 제2 메탈층(560c)은 비트 라인일 수 있다. 예시적인 실시예에서, 비트 라인(560c)은 제2 기판(510)의 상면에 평행한 제2 수평 방향(HD2)을 따라 연장될 수 있다.
예시적인 실시예에서, 채널 구조물(CHS)와 비트 라인(560c) 등이 배치되는 영역이 비트 라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트 라인(560c)은 비트 라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)의 페이지 버퍼(593)를 제공하는 회로 소자들(620c)과 전기적으로 연결될 수 있다. 예를 들어, 비트 라인(560c)은 셀 영역(CELL)의 상부 본딩 메탈(571c, 572c)과 연결되며, 상부 본딩 메탈(571c, 572c)은 페이지 버퍼(593)의 회로 소자들(620c)에 연결되는 하부 본딩 메탈(671c, 672c)과 연결될 수 있다. 이에 따라, 페이지 버퍼(593)는 본딩 메탈들(571c, 572c, 671c, 672c)을 통해 비트 라인(560c)에 연결될 수 있다.
일 실시예에서, 메모리 장치(400)는 비트 라인 본딩 영역(BLBA)에 배치된 관통 전극(THV)을 더 포함할 수 있다. 관통 전극(THV)은 워드 라인들(530)을 관통하여 수직 방향(VD)으로 연장될 수 있다. 관통 전극(THV)은 공통 소스 라인(520) 및/또는 상부 기판(510)에 연결될 수 있다. 도시되지는 않았으나, 관통 전극(THV)의 주변에는 절연 링이 배치될 수 있고, 관통 전극(THV)은 워드 라인들(530)과 절연될 수 있다. 관통 전극(THV)은 상부 본딩 메탈(572d) 및 하부 본딩 메탈(672d)을 통해 주변 회로 영역(PERI)에 연결될 수 있다.
워드 라인 본딩 영역(WLBA)에서, 워드 라인들(530)은 제2 기판(510)의 상면에 평행한 제1 수평 방향(HD1)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(541~547; 540)과 연결될 수 있다. 워드 라인들(530)과 셀 컨택 플러그들(540)은, 수직 방향(VD)을 따라 워드 라인들(530) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드 라인들(530)에 연결되는 셀 컨택 플러그들(540)의 상부에는 제1 메탈층(550b)과 제2 메탈층(560b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(540)은 워드 라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(571b, 572b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(671b, 672b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(540)은 주변 회로 영역(PERI)에서 로우 디코더(594)를 제공하는 회로 소자들(620b)과 전기적으로 연결될 수 있다. 예시적인 실시예에서, 로우 디코더(594)를 제공하는 회로 소자들(620b)의 동작 전압은, 페이지 버퍼(593)를 제공하는 회로 소자들(620c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼(593)를 제공하는 회로 소자들(620c)의 동작 전압이 로우 디코더(594)를 제공하는 회로 소자들(620b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(580)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(580)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(520)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(580) 상부에는 제1 메탈층(550a)과 제2 메탈층(560a)이 차례로 적층될 수 있다. 예를 들어, 공통 소스 라인 컨택 플러그(580), 제1 메탈층(550a), 및 제2 메탈층(560a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(505, 605)이 배치될 수 있다. 제1 기판(610)의 하부에는 제1 기판(610)의 하면을 덮는 하부 절연막(601) 이 형성될 수 있으며, 하부 절연막(601) 상에 제1 입출력 패드(605)가 형성될 수 있다. 제1 입출력 패드(605)는 제1 입출력 컨택 플러그(603)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(620a, 620b, 620c) 중 적어도 하나와 연결되며, 하부 절연막(601)에 의해 제1 기판(610)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(603)와 제1 기판(610) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(603)와 제1 기판(610)을 전기적으로 분리할 수 있다.
제2 기판(510)의 상부에는 제2 기판(510)의 상면을 덮는 상부 절연막(501)이 형성될 수 있으며, 상부 절연막(501) 상에 제2 입출력 패드(505)가 배치될 수 있다. 제2 입출력 패드(505)는 제2 입출력 컨택 플러그(503)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(620a, 620b, 620c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(503)가 배치되는 영역에는 제2 기판(510) 및 공통 소스 라인(520) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(505)는 제3 방향(Z축 방향)에서 워드 라인들(530)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(503)는 제2 기판(510)의 상면에 평행한 방향에서 제2 기판(510)과 분리되며, 셀 영역(CELL)의 층간 절연층을 관통하여 제2 입출력 패드(505)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(605)와 제2 입출력 패드(505)는 선택적으로 형성될 수 있다. 예를 들어, 메모리 장치(500)는 제1 기판(610)의 상부에 배치되는 제1 입출력 패드(605)만을 포함하거나, 또는 제2 기판(510)의 상부에 배치되는 제2 입출력 패드(505)만을 포함할 수 있다. 또는, 메모리 장치(500)가 제1 입출력 패드(605)와 제2 입출력 패드(505)를 모두 포함할 수도 있다. 셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트 라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(500)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(572a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 상부 메탈 패턴(572a)과 동일한 형태의 하부 메탈 패턴(673a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(673a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드 라인 본딩 영역(WLBA)의 제2 메탈층(640b) 상에는 하부 본딩 메탈(471b, 472b)이 형성될 수 있다. 워드 라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(671b, 672b)은 셀 영역(CELL)의 상부 본딩 메탈(571b, 572b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트 라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(652)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 하부 메탈 패턴(652)과 동일한 형태의 상부 메탈 패턴(592)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(592) 상에는 콘택을 형성하지 않을 수 있다.
도 13은 본 개시의 일 실시예에 따른 메모리 장치가 적용된 SSD 시스템을 나타내는 블록도이다.
SSD 시스템(1000)은 수백 개의 가상 머신들을 수행하는 수십 개의 호스트 머신들 또는 서버들로 구성되는 데이터 센터에 구비될 수 있다. 예를 들어, 메모리 SSD 시스템(1000)은 랩탑 컴퓨터, 데스크탑 컴퓨터, 서버 컴퓨터, 워크 스테이션, 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 스마트 폰, 테블릿 PC 등과 같은 컴퓨팅 장치, 가상 머신 또는 그것의 가상 컴퓨팅 장치일 수 있다. 또는, SSD 시스템(1000)은 그래픽스 카드와 같은 컴퓨팅 시스템에 포함된 구성 요소들 중 일부일 수 있다. SSD 시스템(1000)은 이하에서 설명되는 하드웨어 구성에 한정되지 않으며 다른 구성들도 가능하다.
도 13을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다.
호스트(1100)는 데이터를 처리할 수 있는 데이터 처리 장치를 의미할 수 있다. 호스트(1100)는 운영 체제(operating system, OS) 및/또는 다양한 응용 프로그램(application)을 수행할 수 있다. 호스트(1110)는 CPU(Central Processing Unit), GPU(Graphics Processing Unit), NPU(Neural Processing Unit), DSP(Digital Signal Processor), 마이크로프로세서 또는 어플리케이션 프로세서(Application Processor, AP) 등을 포함할 수 있다. 일 실시예에서, 메모리 시스템(100)은 모바일 장치에 포함될 수 있고, 호스트(1100)는 어플리케이션 프로세서(AP)로 구현될 수 있다. 일 실시예에서, 호스트(1100)는 시스템 온 칩(System-On-a-Chip, SoC)으로 구현될 수 있고, 이에 따라, 시스템(100)에 내장될 수 있다. 호스트(1100)는 하나 이상의 프로세서들을 포함할 수 있다. 호스트(1100)는 멀티 코어 프로세서를 포함할 수 있다.
호스트(1100)는 하나 또는 그보다 많은 기계로 실행 가능한 명령들 또는 소프트웨어, 펌웨어 또는 이들의 조합의 조각들을 실행하도록 구성될 수 있다. 호스트(1100)는 SSD(1200)에 대한 데이터 처리 동작을 제어할 수 있다. 예를 들어, 호스트(1100)는 SSD(1200)의 데이터 독출 동작, 프로그램 동작, 소거 동작 및 과 소거된 셀에 대한 보정 동작 등을 제어할 수 있다.
호스트(1100)는 다양한 프로토콜을 사용하여 SSD(1200)와 통신할 수 있다. 예를 들어, 호스트(1100)는 PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA) 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 SSD(1200)와 통신할 수 있다. 이외에도, UFS(Universal Flash Storage), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface) 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 다양한 인터페이스 프로토콜들이 호스트(1100)와 SSD(1200) 사이의 프로토콜에 적용될 수 있다.
SSD(1200)는 신호 커넥터를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1230) 및 메모리 장치들(1221, 1222, 122n)을 포함할 수 있다. 메모리 장치들(1221, 1222, 122n)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(1200)는 도 1 내지 도 12를 참조하여 상술된 실시예들을 이용하여 구현될 수 있다. 메모리 장치들(1221, 1222, 122n)은 본 개시의 실시예들에 따른 소거 방법에 따라 소거 동작을 수행할 수 있다. 메모리 장치들(1221, 1222, 122n)은 소거 전압이 셋업된 후, 메모리 셀 어레이의 복수의 워드 라인 중 적어도 일부 워드 라인의 전압을 증가시킴으로써, 셀 스트링들의 채널 전위를 증가시킬 수 있다. 이에 따라, 메모리 셀 어레이의 소거 산포 특성이 향상될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 메모리 시스템 100: 메모리 장치
200: 메모리 컨트롤러 110: 메모리 셀 어레이

Claims (20)

  1. 기판 상에서 수직 방향으로 각각 연장된 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 복수의 워드 라인들에 각각 연결된 복수의 메모리 셀들, 소거 제어 라인에 연결된 소거 제어 트랜지스터를 포함하는, 메모리 셀 어레이; 및
    상기 메모리 셀 어레이에 대한 소거 동작 시, 상기 소거 제어 트랜지스터의 일단에 인가되는 소거 전압이 타겟 레벨까지 증가되는 제1 기간에 상기 복수의 워드 라인들에 제1 바이어스 전압을 인가하고, 상기 제1 기간 이후의 제2 기간에 상기 복수의 워드 라인들 중 적어도 일부 워드 라인들에 상기 제1 바이어스 전압보다 높은 제2 바이어스 전압을 인가하는 로우 디코더를 포함하는, 비휘발성 메모리 장치.
  2. 제1 항에 있어서, 상기 로우 디코더는,
    상기 적어도 일부 워드 라인들에 상기 제2 바이어스 전압을 인가한 이후에 상기 복수의 워드 라인들에 상기 제2 바이어스 전압보다 높은 소거 금지 전압(erase inhibit voltage)을 인가하는 것을 특징으로 하는, 비휘발성 메모리 장치.
  3. 제1 항에 있어서, 상기 로우 디코더는,
    상기 제2 기간에 상기 복수의 워드 라인 중 적어도 일부 다른 워드 라인들에 상기 제1 바이어스 전압을 인가하는 것을 특징으로 하는, 비휘발성 메모리 장치.
  4. 제3 항에 있어서,
    상기 적어도 일부 다른 워드 라인들의 소거 속도는 상기 적어도 일부 워드 라인들의 소거 속도보다 상대적으로 느린 것을 특징으로 하는, 비휘발성 메모리 장치.
  5. 제3 항에 있어서,
    상기 적어도 일부 다른 워드 라인들은 상기 복수의 워드 라인 중 상기 기판으로부터의 거리가 가장 먼 워드 라인을 포함하는 것을 특징으로 하는, 비휘발성 메모리 장치.
  6. 제1 항에 있어서, 상기 로우 디코더는,
    적어도 일부 다른 워드 라인들 중 제1 워드 라인에 제2 바이어스 전압으로서 제1 전압을 인가하고, 상기 적어도 일부 다른 워드 라인들 중 제2 워드 라인에 제2 바이어스 전압으로서 제2 전압을 인가하며, 상기 제1 전압은 상기 제2 전압과 상이한 것을 특징으로 하는, 비휘발성 메모리 장치.
  7. 제6 항에 있어서, 상기 로우 디코더는,
    상기 제2 워드 라인에 상기 제2 전압을 인가한 이후에, 상기 복수의 워드 라인에 상기 제2 바이어스 전압보다 높은 소거 금지 전압(erase inhibit voltage)을 인가하며, 상기 제1 워드 라인과 상기 제2 워드 라인에 상기 소거 차단 전입이 인가되는 시점은 상이한 것을 특징으로 하는, 비휘발성 메모리 장치.
  8. 제1 항에 있어서,
    상기 로우 디코더는, 상기 제2 기간에 상기 복수의 워드 라인에 상기 제2 바이어스 전압을 인가하는 것을 특징으로 하는, 비휘발성 메모리 장치.
  9. 제1 항에 있어서, 상기 로우 디코더는,
    상기 제2 기간에, 상기 소거 전압이 상기 타겟 레벨에 도달한 제1 시점으로부터 소정의 시간 이후에 상기 적어도 일부의 워드 라인들에 상기 제2 바이어스 전압을 인가하는 것을 특징으로 하는, 비휘발성 메모리 장치.
  10. 제1 항에 있어서,
    상기 소거 제어 트랜지스터의 일단에는 비트 라인 및 공통 소스 라인 중 적어도 하나가 연결되는 것을 특징으로 하는, 비휘발성 메모리 장치.
  11. 상기 기판 상에서 수직 방향으로 각각 연장된 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 복수의 워드 라인들에 각각 연결된 복수의 메모리 셀들, 및 소거 제어 라인에 연결된 소거 제어 트랜지스터를 포함하며, 상기 복수의 워드 라인은 제1 워드 라인 그룹 및 제2 워드 라인 그룹으로 구분되는, 메모리 셀 어레이; 및
    상기 메모리 셀 어레이에 대한 소거 동작 시, 상기 소거 제어 트랜지스터의 일단에 인가되는 소거 전압이 제1 타겟 레벨까지 증가되는 제1 기간에 상기 복수의 워드 라인들에 제1 바이어스 전압을 인가하고, 상기 제1 기간 이후의 제2 기간에 제2 워드 라인 그룹에 상기 제1 바이어스 전압보다 높은 제2 바이어스 전압을 인가하는 로우 디코더를 포함하는, 비휘발성 메모리 장치.
  12. 제11 항에 있어서,
    상기 기판과 상기 제2 워드 라인 그룹 간의 거리는 상기 기판과 상기 제1 워드 라인 그룹 간의 거리보다 상대적으로 가까운 것을 특징으로 하는, 비휘발성 메모리 장치.
  13. 제11 항에 있어서,
    상기 제2 워드 라인 그룹의 소거 속도는 상기 제1 워드 라인 그룹의 소거 속도보다 상대적으로 빠른 것을 특징으로 하는, 비휘발성 메모리 장치.
  14. 제11 항에 있어서, 로우 디코더는,
    상기 제2 워드 라인 그룹의 제1 워드 라인에 제1 전압을 상기 제2 바이어스 전압으로서 인가하고, 상기 제2 워드 라인 그룹의 제2 워드 라인에 제1 전압과 상이한 제2 전압을 상기 제2 바이어스 전압으로서 인가하는 것을 특징으로 하는, 비휘발성 메모리 장치.
  15. 제11 항에 있어서, 로우 디코더는,
    상기 제1 기간에 상기 소거 제어 라인에 인가되는 소거 제어 전압을 제2 타겟 레벨 까지 증가시키며, 상기 제2 타겟 레벨은 상기 제2 타겟 레벨보다 낮은 것을 특징으로 하는, 비휘발성 메모리 장치.
  16. 기판 상에서 수직 방향으로 각각 연장된 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 복수의 워드 라인들에 각각 연결된 복수의 메모리 셀들, 및 소거 제어 트랜지스터를 포함하는, 메모리 셀 어레이; 및
    상기 메모리 셀 어레이의 소거 동작을 제어하며, 소거 동작 구간의 소거전압 셋업 기간에 상기 복수의 워드 라인에 제1 바이어스 전압이 인가되고, 상기 소거 전압 셋업 기간 이후의 소거 기간에 상기 복수의 워드 라인 중 적어도 일부 워드 라인들에 상기 제1 바이어스 전압보다 높은 제2 바이어스 전압이 인가되도록 상기 메모리 셀 어레이에 제공되는 구동 전압들을 제어하는 제어 로직 회로를 포함하는 비휘발성 메모리 장치.
  17. 제16 항에 있어서, 상기 제어 로직 회로는,
    상기 적어도 일부 워드 라인들에 전압 레벨이 상이한 바이어스 전압들이상기 제2 바이어스 전압으로서 인가되도록 상기 구동 전압들을 제어하는 것을 특징으로 하는, 비휘발성 메모리 장치.
  18. 제16 항에 있어서, 상기 제1 기간에 상기 소거 제어 트랜지스터의 일 단에 인가되는 소거 전압이 타겟 레벨까지 증가하는 것을 특징으로 하는 비휘발성 메모리 장치.
  19. 제18 항에 있어서, 상기 제1 기간에 상기 소거 제어 라인에 인가되는 소거 제어 전압이 제2 타겟 레벨까지 증가하며 상기 제2 타겟 레벨은 상기 제1 타겟 레벨보다 낮은 것을 특징으로 하는 비휘발성 메모리 장치.
  20. 제16 항에 있어서, 상기 제어 로직 회로는,
    상기 적어도 일부 워드 라인들에 상기 제2 바이어스 전압을 인가한 이후, 상기 복수의 워드 라인에 금지 전압이 인가되도록 상기 구동 전압들을 제어하며, 상기 금지 전압은 상기 제2 바이어스 전압보다 높거나 같은 것을 특징으로 하는 비휘발성 메모리 장치.
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