JP7187281B2 - 不揮発性メモリ装置 - Google Patents

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Description

本発明は、メモリ装置に関し、特に、垂直型構造を有する不揮発性メモリ装置に関する。
近年、情報通信装置の多機能化により、メモリ装置の大容量化及び高集積化が要求されている。
高集積化のためのメモリセルサイズの縮小により、メモリ装置の動作及び電気的接続のために、メモリ装置に含まれる動作回路及び／又は配線構造も、複雑になっている。
それにより、メモリ装置の集積度を向上させながらも、電気的特性にすぐれるメモリ装置の開発が課題と成っている。
特開２０１１－５４２６７号公報
そこで、本発明は上記従来のメモリ装置における課題に鑑みてなされたものであって、本発明の目的は、垂直型構造を有し、部分ブロックを含む不揮発性メモリ装置を提供することにある。
上記目的を達成するためになされた本発明による不揮発性メモリ装置は、第１方向に延長される複数のワードライン及び第２方向に延長される複数のビットラインが配列され、前記第１方向に隣接するように配置された第１上部基板及び第２上部基板と、前記第１上部基板上に配置される第１垂直構造体と、前記第２上部基板上に配置される第２垂直構造体と、を含むメモリセルアレイが形成される第１半導体層と、下部基板を含み、前記第１半導体層の下部に前記第１方向及び第２方向と垂直である第３方向に配置され、前記メモリセルアレイを制御する複数のロウデコーダ回路と、複数のページバッファ回路とが形成される第２半導体層と、を有し、前記第１垂直構造体は、前記第１垂直構造体を貫通し、前記ビットラインの内の少なくとも一部と前記ページバッファ回路の内の少なくとも一部とを接続する１以上の貫通ホールビアが配置される第１ビア領域を含み、前記第２垂直構造体は、その少なくとも一部が、前記第１ビア領域と前記第１方向にオーバーラップする１以上の部分ブロックを含むことを特徴とする。
また、上記目的を達成するためになされた本発明による不揮発性メモリ装置は、第１方向に隣接した第１上部基板及び第２上部基板を含み、前記第１上部基板及び第２上部基板の上にそれぞれ積層される複数の第１ゲート導電層及び第２ゲート導電層と、前記複数の第１ゲート導電層及び第２ゲート導電層を貫通し、前記第１上部基板及び第２上部基板の上面にそれぞれ垂直した方向に延長される複数の第１ピラー及び第２ピラーをそれぞれ含む第１垂直構造体及び第２垂直構造体と、を具備し、第２方向に配列された複数のメモリブロックを含むメモリセルアレイが形成される第１半導体層と、下部基板を含み、前記第１半導体層の下部に、前記第１方向及び第２方向と垂直である第３方向に配置され、前記メモリセルアレイを制御する複数のロウデコーダ回路及び複数のページバッファ回路が形成される第２半導体層と、を有し、前記第１垂直構造体は、前記第１垂直構造体を貫通し、前記複数のページバッファ回路の内の少なくとも一部に接続される１以上の第１貫通ホールビアが配置された第１ビア領域と、前記第１ビア領域に、前記第２方向に離隔されて配置される１以上の第１部分ブロックと、を含み、前記第２垂直構造体は、前記第２垂直構造体を貫通し、前記複数のページバッファ回路の内の少なくとも一部に接続される１以上の第２貫通ホールビアが配置された第２ビア領域と、前記第２ビア領域に、前記第２方向に離隔されて配置される１以上の第２部分ブロックと、を含み、前記１以上の第１部分ブロックは、少なくとも一部が、前記第２ビア領域と前記第１方向にオーバーラップし、前記１以上の第２部分ブロックは、少なくとも一部が、前記第１ビア領域と前記第１方向にオーバーラップすることを特徴とする。
また、上記目的を達成するためになされた本発明による不揮発性メモリ装置は、第１方向に隣接した第１上部基板及び第２上部基板を含み、前記第１上部基板及び第２上部基板それぞれから垂直方向に延長される複数のチャネル層と、前記複数のチャネル層の側壁に沿って、前記第１上部基板及び第２上部基板それぞれに積層された第１ゲート導電層及び第２ゲート導電層をそれぞれ具備する第１垂直構造体及び第２垂直構造体と、を含むメモリセルアレイが配置される第１半導体層と、下部基板を含み、前記第１半導体層の下部に垂直方向に配置され、前記メモリセルアレイを制御する複数のロウデコーダ回路及び複数のページバッファ回路が形成される第２半導体層と、を有し、前記第１垂直構造体は、前記第１垂直構造体を貫通し、前記複数のページバッファ回路の内の少なくとも一部に接続される１以上の第１貫通ホールビアが配置された第１ビア領域を含み、前記第２垂直構造体は、その少なくとも一部が、前記第１ビア領域と前記第１方向にオーバーラップし、前記複数のロウデコーダ回路の内の少なくとも一部と電気的に接続されるエッジ領域を含む１以上の部分ブロックを含むことを特徴とする。
本発明に係る不揮発性メモリ装置によれば、貫通ホールビアが配置されるビア領域に第１方向にオーバーラップする部分ブロックを具備するので、向上した集積度を有することができる。
また、部分ブロックは、余分ブロック（ｓｐａｒｅ ｂｌｏｃｋ）として機能することができるので、要求される追加余分ブロックの個数が低減する。それにより、メモリ装置のチップサイズが低減される、という効果がある。
本発明の一実施形態によるメモリ装置の概略構成を示すブロック図である。 本発明の一実施形態によるメモリ装置の構造を概略的に示す斜視図である。 図１のメモリブロックにおける第１メモリブロックの具現例を示す斜視図である。 図１のメモリブロックにおける第１メモリブロックの等価回路を示す回路図である。 本発明の一実施形態による第１半導体層及び第２半導体層を含むメモリ装置の概略的な構造を示す斜視図である。 メモリ装置において、第１半導体層と接する第２半導体層の上面を示す平面図である。 図５Ｂの平面図と重畳する第１半導体層の上面を示す平面図である。 本発明の一実施形態によるメモリ装置の断面構成を示す断面図である。 本発明の一実施形態によるメモリ装置の断面構成を示す断面図である。 本発明の一実施形態による部分ブロックを含むメモリ装置の動作に関係する例について説明するための図である。 本発明の一実施形態による部分ブロックを含むメモリ装置の動作に関係する例について説明するための図である。 本発明の一実施形態による部分ブロックの使用例について説明するための表である。 本発明の他の実施形態による部分ブロックを簡略に示す図である。 図１０Ａに示した部分ブロックと電気的に接続される各種周辺回路の一例を示すブロック図である。 本発明の他の実施形態による部分ブロックの断面を示す断面図である。 本発明のさらに他の実施形態による部分ブロックの断面を示す断面図である。 本発明の他の実施形態による第１半導体層の上面を示す平面図である。 本発明の他の実施形態による第２半導体層の上面を示す平面図である。 本発明のさらに他の実施形態による第１半導体層の上面を示す平面図である。 本発明の一実施形態によるメモリ装置を含むＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）システムの概略構成を示すブロック図である。
次に、本発明に係る不揮発性メモリ装置を実施するための形態の具体例を図面を参照しながら説明する。
図１は、本発明の一実施形態によるメモリ装置の概略構成を示すブロック図である。
図１を参照すると、メモリ装置１００は、メモリセルアレイ１１０、制御ロジック回路１２０、ロウデコーダ１３０及びページバッファ１４０を含む。
図に示していないが、メモリ装置１００は、データ入出力回路又は入出力インターフェースをさらに含み得る。
また、図に示していないが、メモリ装置１００は、メモリ装置１００の動作に必要な多様な電圧を生成する電圧生成回路、及びメモリセルアレイ１１０から読み取られたデータのエラーを訂正するためのエラー訂正回路など多様なサブ回路をさらに含み得る。
メモリセルアレイ１１０は、複数のメモリセルを含み、ストリング選択ラインＳＳＬ、ワードラインＷＬ、グラウンド選択ラインＧＳＬ及びビットラインＢＬにも接続される。
具体的には、メモリセルアレイ１１０は、ストリング選択ラインＳＳＬ、ワードラインＷＬ、及びグラウンド選択ラインＧＳＬを介して、ロウデコーダ１３０に接続され、ビットラインＢＬを介して、ページバッファ１４０にも接続される。
例えば、メモリセルアレイ１１０に含まれる複数のメモリセルは、供給される電力が遮断されても、保存されたデータを維持することができる不揮発性メモリセルでもある。
言い換えれば、メモリセルは、電力がないとき、データを保有することができる。
具体的には、メモリセルが不揮発性メモリセルである場合、メモリ装置１００は、ＥＥＰＲＯＭ、フラッシュメモリ、ＰＲＡＭ（ｐｈａｓｅ－ｃｈａｎｇｅ ＲＡＭ）、ＲｅＲＡＭ（ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＮＦＧＭ（ｎａｎｏ－ｆｌｏａｔｉｎｇ ｇａｔｅ ｍｅｍｏｒｙ）、ＰｏＲＡＭ（ｐｏｌｙｍｅｒ ＲＡＭ）、ＭＲＡＭ（ｍａｇｎｅｔｉｃ ＲＡＭ）又はＦｅＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）などでもある。
以下では、複数のメモリセルが、ＮＡＮＤフラッシュメモリセルである場合を例にし、 本発明の実施形態について説明するが、本発明の技術的思想が、それに制限されるものではないという点は、理解されるであろう。
メモリセルアレイ１１０は、複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ）を含み、各メモリブロックは、平面構造又は三次元構造を有することができる。
メモリセルアレイ１１０は、シングルレベルセル（ＳＬＣ：ｓｉｎｇｌｅ ｌｅｖｅｌ ｃｅｌｌ）を含むシングルレベルセルブロック、マルチレベルセル（ＭＬＣ：ｍｕｌｔｉ ｌｅｖｅｌ ｃｅｌｌ）を含むマルチレベルセルブロック、トリプルレベルセル（ＴＬＣ：ｔｒｉｐｌｅ ｌｅｖｅｌ ｃｅｌｌ）を含むトリプルレベルセルブロック、及びクォッドレベルセル（ｑｕａｄ ｌｅｖｅｌ ｃｅｌｌ）を含むクォッドレベルセルブロックの内の少なくとも一つを含み得る。
例えば、複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ）の内の一部メモリブロックは、シングルレベルセルブロックでもあり、他のメモリブロックは、マルチレベルセルブロック、トリプルレベルセルブロック、又はクォッドレベルセルブロックであり得る。
一実施形態において、メモリセルアレイ１１０は、互いに異なる上部基板上に配置される第１垂直構造体及び第２垂直構造体を具備し、第１垂直構造体は、１以上の第１ビア領域、及び１以上の第１部分ブロックを含み、第２垂直構造体は、１以上の第２ビア領域、及び１以上の第２部分ブロックをそれぞれ含む。
例えば、第１ビア領域には、第１垂直構造体を貫通し、第２ページバッファ１４４に接続される１以上の第１貫通ホールビアが配置される。
また、第２ビア領域には、第２垂直構造体を貫通し、第１ページバッファ１４２に接続される１以上の第２貫通ホールビアが配置される。
それに関する詳細な説明は、後述する。
制御ロジック回路１２０は、メモリ装置１００の外部から、コマンドＣＭＤ及び制御信号ＣＴＲＬを受信する。
制御ロジック回路１２０は、メモリ装置１００の全般的な動作を制御し、例えば、メモリコントローラ（図示せず）から提供されたコマンドＣＭＤに対応するメモリ動作を実行するように、メモリ装置１００を制御する。
制御ロジック回路１２０は、メモリコントローラ（図示せず）から提供された制御信号ＣＴＲＬに応答し、メモリ装置１００内で利用される各種内部制御信号を生成する。
例えば、制御ロジック回路１２０は、プログラム動作又は消去動作などのメモリ動作実行時、ワードラインＷＬ、ビットラインＢＬ、及びグラウンド選択ラインＧＳＬに提供される電圧レベルを調節する。
一実施形態において、制御ロジック回路１２０は、メモリセルアレイ１１０が複数の部分ブロックを含む場合、部分ブロックにおける第１部分ブロック及び第２部分ブロックに同時にアクセスするように、ロウデコーダ１３０及びページバッファ１４０を制御する。
また、制御ロジック回路１２０は、第１部分ブロック及び第２部分ブロックに独立してアクセスするように、ロウデコーダ１３０及びページバッファ１４０を制御することもできる。
例えば、第１部分ブロック及び第２部分ブロックは、互いに異なる垂直構造体に具備され、第１部分ブロックは、第２ロウデコーダ１３４及び第１ページバッファ１４２がアクセスし、第２部分ブロックは、第１ロウデコーダ１３２及び第２ページバッファ１４４がそれぞれアクセスする。
それらに関する詳細な説明は、後述する。
ロウデコーダ１３０は、メモリ装置１００の外部から、アドレスＡＤＤＲを受信する。
例えば、アドレスＡＤＤＲは、メモリコントローラからも印加される。
ロウデコーダ１３０は、例えば、メモリコントローラ（図示せず）から提供されたアドレスＡＤＤＲに応答し、複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ）の内の少なくとも一つを選択する。
ロウデコーダ１３０は、アドレスＡＤＤＲに応答して選択されたメモリブロックのワードラインの内の少なくとも１本を選択する。
ロウデコーダ１３０は、選択されたメモリブロックのワードラインに、メモリ動作実行のための電圧を伝達する。
例えば、プログラム動作時、ロウデコーダ１３０は、選択ワードラインにプログラム電圧と検証電圧とを伝達し、非選択ワードラインには、パス電圧を伝達する。
また、ロウデコーダ１３０は、アドレスＡＤＤＲに応答し、ストリング選択ラインＳＳＬの内の一部ストリング選択ラインを選択する。
ロウデコーダ１３０は、第１ロウデコーダ１３２及び第２ロウデコーダ１３４を含む。
例えば、メモリセルアレイ１１０が互いに異なる垂直構造体に含まれる第１部分ブロック及び第２部分ブロックを具備する場合、第１ロウデコーダ１３２は、第２部分ブロックと接続され、第２ロウデコーダ１３４は、第１部分ブロックとそれぞれ接続される。
ページバッファ１４０は、メモリ装置１００の外部とデータＤＡＴＡを送受信する。
ページバッファ１４０は、ビットラインＢＬを介して、メモリセルアレイ１１０にも接続される。
ページバッファ１４０は、書き込みドライバ（ｗｒｉｔｅ ｄｒｉｖｅｒ）又は感知増幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）でも動作することができる。
具体的には、プログラム動作時、ページバッファ１４０は、書き込みドライバで動作し、メモリセルアレイ１１０に保存しようとするデータＤＡＴＡによる電圧を、ビットラインＢＬに印加する。
一方、読み取り動作時、ページバッファ１４０は、感知増幅器で動作し、メモリセルアレイ１１０に保存されたデータＤＡＴＡを感知する。
ページバッファ１４０は、第１ページバッファ１４２及び第２ページバッファ１４４を含む。
例えば、メモリセルアレイ１１０が互いに異なる垂直構造体に含まれる第１部分ブロック及び第２部分ブロックを具備する場合、第１ページバッファ１４２は、第１部分ブロックと接続され、第２ページバッファ１４４は、第２部分ブロックと接続される。
図２は、本発明の一実施形態によるメモリ装置の構造を概略的に示す斜視図である。
図２は、例えば、図１のメモリ装置１００の構造に関する一例を示す。
以下、図２は、図１を参照して説明する。
図２を参照すると、メモリ装置１００は、第１半導体層Ｌ１及び第２半導体層Ｌ２を含む。
第１半導体層Ｌ１は、第２半導体層Ｌ２上に、第３方向に積層される。
一実施形態において、メモリセルアレイ１１０は、第１半導体層Ｌ１に形成され、制御ロジック回路１２０、ロウデコーダ１３０、及びページバッファ１４０の内の少なくとも一つは、第２半導体層Ｌ２にも形成される。
例えば、第２半導体層Ｌ２は、下部基板を含み、下部基板上に、トランジスタのような半導体素子、及び半導体素子を配線するためのパターンを形成することにより、第２半導体層Ｌ２には、各種多様な回路が形成される。
第２半導体層Ｌ２に回路が形成された後、メモリセルアレイ１１０を含む第１半導体層Ｌ１が形成される。
例えば、第１半導体層Ｌ１は、複数の上部基板を含み、各上部基板上に積層された複数のゲート導電層、及び複数のゲート導電層を貫通し各上部基板の上面に垂直な方向（例えば、第３方向）に延長される複数のピラー（ｐｉｌｌａｒ）を形成することにより、第１半導体層Ｌ１にメモリセルアレイ１１０が形成される。
また、第１半導体層Ｌ１には、メモリセルアレイ１１０（すなわち、ワードラインＷＬ及びビットラインＢＬ）と、第２半導体層Ｌ２に形成された回路を電気的に接続するためのパターンとが形成され得る。
例えば、ワードラインＷＬは、第１方向に延長され、第２方向に沿って配列される。
また、ビットラインＢＬは、第２方向に延長され、第１方向に沿って配列される。
それにより、メモリ装置１００は、制御ロジック回路１２０、ロウデコーダ１３０、ページバッファ１４０、又はそれ以外の各種周辺回路と、メモリセルアレイ１１０とが積層方向（例えば、第３方向）に配置された構造、すなわち、ＣＯＰ（ｃｅｌｌ－ｏｎ－ｐｅｒｉ又はｃｅｌｌ－ｏｖｅｒ－ｐｅｒｉ）構造を有する。
メモリセルアレイ１１０を除いた回路をメモリセルアレイ１１０下に配置することにより、ＣＯＰ構造は、積層方向と垂直な面で占める面積を効果的に低減させることができ、それにより、メモリ装置１００に集積されるメモリセルの個数を増加させることができる。
例えば、図２には示していないにしても、メモリ装置１００の外部との電気的接続のために、複数のパッドが配置され得る。
例えば、メモリ装置１００の外部の装置から受信されるコマンドＣＭＤ、アドレスＡＤＤＲ、制御信号ＣＴＲＬのための複数のパッドが配置され、データＤＡＴＡを入出力するための複数のパッドが配置される。
パッドは、メモリ装置１００外部から受信された信号、又はメモリ装置１００外部に伝送される信号を処理する周辺回路と垂直方向（第３方向）又は水平方向（第１方向又は第２方向）に隣接するように配置される。
図３は、図１のメモリブロックにおける第１メモリブロックの具現例を示す斜視図である。
図３を参照すると、第１メモリブロックＢＬＫ１は、基板ＳＵＢに対して垂直方向に形成される。
図３では、第１メモリブロックＢＬＫ１が、２本の選択ライン（ＧＳＬ、ＳＳＬ）、８本のワードライン（ＷＬ１～ＷＬ８）、及び３本のビットライン（ＢＬ１～ＢＬ３）を含むように示しているが、実際には、それらよりさらに多かったり少なかったりもする。
他の例として、第１メモリブロックＢＬＫ１は、第１ワードラインＷＬ１とグラウンド選択ラインＧＳＬとの間に、１以上のダミーワードラインを含んでもよい。
基板ＳＵＢは、第１導電型（例えば、ｐ型）にドーピングされたポリシリコン膜であり得る。
基板ＳＵＢは、バルクシリコン基板、シリコン・オン・インシュレータ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板、ゲルマニウム基板、ゲルマニウム・オン・インシュレータ（ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ：ＧＯＩ）基板、シリコン・ゲルマニウム基板、又は選択的エピタキシャル成長（ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ：ＳＥＧ）を実行させて取得したエピタキシャル薄膜の基板でもあり得る。
基板ＳＵＢは、半導体物質からもなり、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、アルミニウムガリウムヒ素（ＡｌＧａＡｓ）、又はそれらの混合物の内の少なくとも一つを含み得る。
基板ＳＵＢには、基板ＳＵＢ上に第１方向に沿って延長し、第２導電型（例えば、ｎ型）の不純物がドーピングされた共通ソースラインＣＳＬが提供される。
隣接した２本の共通ソースラインＣＳＬ間の基板ＳＵＢの領域上に、第１方向に沿って延長される複数の絶縁膜ＩＬが、第３方向に沿って順次に提供され、複数の絶縁膜ＩＬは、第３方向に沿って、所定の距離ほど離隔している。
例えば、複数の絶縁膜ＩＬは、シリコン酸化物のような絶縁物質を含む。
隣接した２本の共通ソースラインＣＳＬ間の基板ＳＵＢの領域上に、第１方向に沿って順次に配置され、第３方向に沿って複数の絶縁膜ＩＬを貫通する複数のピラーＰが提供される。
例えば、複数のピラーＰは、複数の絶縁膜ＩＬを貫通し、基板ＳＵＢとコンタクトする。
具体的には、各ピラーＰの表面層（ｓｕｒｆａｃｅ ｌａｙｅｒ）Ｓは、第１導電型にドーピングされたシリコン物質を含み、チャネル領域として機能する。
一方、各ピラーＰの内部層Ｉは、シリコン酸化物のような絶縁物質又はエアギャップ（ａｉｒ ｇａｐ）を含み得る。
隣接した２本の共通ソースラインＣＳＬ間の領域において、絶縁膜ＩＬ、ピラーＰ及び基板ＳＵＢの露出された表面に沿って、電荷保存層ＣＳ（ｃｈａｒｇｅ ｓｔｏｒａｇｅ ｌａｙｅｒ）が提供される。
電荷保存層ＣＳは、ゲート絶縁層（又は、「トンネリング絶縁層」と称する）、電荷トラップ層及びブロッキング絶縁層を含み得る。
例えば、電荷保存層ＣＳは、ＯＮＯ（ｏｘｉｄｅ－ｎｉｔｒｉｄｅ－ｏｘｉｄｅ）構造を有することができる。
また、隣接した２本の共通ソースラインＣＳＬ間の領域において、電荷保存層ＣＳの露出された表面上に、選択ラインＧＳＬ、ＳＳＬ、及びワードライン（ＷＬ１～ＷＬ８）のようなゲート電極ＧＥが提供される。
複数のピラーＰ上には、ドレイン又はドレインコンタクトＤＲがそれぞれ提供される。
例えば、ドレイン又はドレインコンタクトＤＲは、第２導電型を有する不純物がドーピングされたシリコン物質を含む。
ドレインコンタクトＤＲ上に、第２方向に延長され、第１方向に沿って所定の距離ほど離隔されて配置されたビットライン（ＢＬ１～ＢＬ３）が提供される。
図４は、図１のメモリブロックにおける第１メモリブロックの等価回路を示す回路図である。
図４を参照すると、第１メモリブロックＢＬＫ１は、垂直構造のＮＡＮＤフラッシュメモリであり、図１に示した各メモリブロック（ＢＬＫ１～ＢＬＫｚ）は、図４のように具現される。
第１メモリブロックＢＬＫ１は、複数のＮＡＮＤセルストリング（ＮＳ１１～ＮＳ３３）、複数のワードライン（ＷＬ１～ＷＬ８）、複数のビットライン（ＢＬ１～ＢＬ３）、複数のグラウンド選択ライン（ＧＳＬ１～ＧＳＬ３）、複数のストリング選択ライン（ＳＳＬ１～ＳＳＬ３）、及び共通ソースラインＣＳＬを含む。
ここで、ＮＡＮＤセルストリングの本数、ワードラインの本数、ビットラインの本数、グラウンド選択ラインの本数、及びストリング選択ラインの本数は、実施形態によって多様に変更される。
第１ビットラインＢＬ１と共通ソースラインＣＳＬとの間に、ＮＡＮＤセルストリング（ＮＳ１１、ＮＳ２１、ＮＳ３１）が提供され、第２ビットラインＢＬ２と共通ソースラインＣＳＬとの間に、ＮＡＮＤセルストリング（ＮＳ１２、ＮＳ２２、ＮＳ３２）が提供され、第３ビットラインＢＬ３と共通ソースラインＣＳＬとの間に、ＮＡＮＤセルストリング（ＮＳ１３、ＮＳ２３、ＮＳ３３）が提供される。
例えば、各ＮＡＮＤセルストリングＮＳ１１は、直列に接続されたストリング選択トランジスタＳＳＴ、複数のメモリセル（ＭＣ１～ＭＣ８）、及びグラウンド選択トランジスタＧＳＴを含み得る。
１本のビットラインに共通して接続されたＮＡＮＤセルストリングは、１つのカラムを構成する。
例えば、第１ビットラインＢＬ１に共通して接続されたＮＡＮＤセルストリング（ＮＳ１１、ＮＳ２１、ＮＳ３１）は、第１カラムに対応し、第２ビットラインＢＬ２に共通して接続されたＮＡＮＤセルストリング（ＮＳ１２、ＮＳ２２、ＮＳ３２）は、第２カラムに対応し、第３ビットラインＢＬ３に共通して接続されたＮＡＮＤセルストリング（ＮＳ１３、ＮＳ２３、ＮＳ３３）は、第３カラムに対応する。
１本のストリング選択ラインに接続されるＮＡＮＤセルストリングは、１つのロウを構成する。
例えば、第１ストリング選択ラインＳＳＬ１に接続されたＮＡＮＤセルストリング（ＮＳ１１、ＮＳ１２、ＮＳ１３）は、第１ロウに対応し、第２ストリング選択ラインＳＳＬ２に接続されたＮＡＮＤセルストリング（ＮＳ２１、ＮＳ２２、ＮＳ２３）は、第２ロウに対応し、第３ストリング選択ラインＳＳＬ３に接続されたＮＡＮＤセルストリング（ＮＳ３１、ＮＳ３２、ＮＳ３３）は、第３ロウに対応する。
ストリング選択トランジスタＳＳＴは、対応するストリング選択ラインＳＳＬ１～ＳＳＬ３に接続される。
複数のメモリセル（ＭＣ１～ＭＣ）８は、それぞれ対応するワードライン（ＷＬ１～ＷＬ８）に接続される。
グラウンド選択トランジスタＧＳＴは、対応するグラウンド選択ライン（ＧＳＬ１～ＧＳＬ３）に接続され、ストリング選択トランジスタＳＳＴは、対応するビットライン（ＢＬ１～ＢＬ３）にも接続される。
グラウンド選択トランジスタＧＳＴは、共通ソースラインＣＳＬにも接続される。
本実施形態において、たとえば、同一高のワードラインＷＬ１は、共通して接続されており、ストリング選択ライン（ＳＳＬ１～ＳＳＬ３）は、互いに分離されており、グラウンド選択ライン（ＧＳＬ１～ＧＳＬ３）も、互いに分離されている。
例えば、第１ワードラインＷＬ１に接続されており、第１カラムに対応するＮＡＮＤセルストリング（ＮＳ１１、ＮＳ１２、ＮＳ１３）に含まれたメモリセルをプログラムする場合には、第１ワードラインＷＬ１と第１ストリング選択ラインＳＳＬ１とが選択される。
しかし、本発明は、それらに限定されるものではなく、他の実施形態において、グラウンド選択ライン（ＧＳＬ１～ＧＳＬ３）は、共通して接続され得る。
図５Ａは、本発明の一実施形態による第１半導体層Ｌ１及び第２半導体層Ｌ２を含むメモリ装置１００の概略的な構造を示す斜視図であり、図５Ｂは、メモリ装置１００において第１半導体層Ｌ１と接する第２半導体層Ｌ２の上面を示す平面図であり、図５Ｃは、図５Ｂの平面図と重畳する第１半導体層Ｌ１の上面を示す平面図である。
図５Ａにおいて、第１半導体層Ｌ１及び第２半導体層Ｌ２は、説明の便宜のために、第３方向に離隔されて示しているが、図２に示しているように、第１半導体層Ｌ１の下面、及び第２半導体層Ｌ２の上面が接していることが理解されるであろう。
図５Ａ～図５Ｃを参照すると、第１ロウデコーダ１３２及び第２ロウデコーダ１３４は、ワードラインＷＬが延長された方向と垂直な方向（すなわち、ワードラインＷＬが配列された第２方向）に延長される形状を有するように配置される。
また、第１ページバッファ１４２及び第２ページバッファ１４４は、ビットラインＢＬと垂直な方向（すなわち、ビットラインＢＬが配列された第１方向）に延長される形状を有するように配置される。
言い換えれば、ＣＯＰ構造のメモリ装置１００において、ロウデコーダ１３０（図１）及びページバッファ１４０（図１）は、第１半導体層Ｌ１のメモリセルアレイ１１０（図１）と第３方向に重畳する面積を増大させるために、図５Ａ及び図５Ｂに示すように、それぞれ２個以上の部分に分離して、ウインドミル（ｗｉｎｄｍｉｌｌ）のように配置される。
図５Ｂを参照すると、第２半導体層Ｌ２は、ワードラインＷＬと平行な第１方向の第１仮想ライン（Ｘ０－Ｘ０’）、及びビットラインＢＬと平行な第２方向の第２仮想ライン（Ｙ０－Ｙ０’）により、第１領域Ｒ１～第４領域Ｒ４に区画される。
例えば、第１仮想ライン（Ｘ０－Ｘ０’）及び第２仮想ライン（Ｙ０－Ｙ０’）は、第１半導体層Ｌ１に配置されたメモリセルアレイ１１０（図１）と第３方向にもオーバーラップする。
言い換えれば、第１領域Ｒ１～第４領域Ｒ４は、それぞれ少なくとも一部が、第１半導体層Ｌ１に配置されたメモリセルアレイ１１０と第３方向にオーバーラップする。
第１ロウデコーダ１３２及び第２ロウデコーダ１３４は、それぞれ第２領域Ｒ２及び第３領域Ｒ３に配置され、第１ページバッファ１４２及び第２ページバッファ１４４は、それぞれ第１領域Ｒ１及び第４領域Ｒ４にも配置される。
本実施形態においては、第１領域Ｒ１～第４領域Ｒ４がいずれも同一面積を有するように図に示しているが、それに限定されるものではない。
さらに図５Ｃを参照すると、第１半導体層Ｌ１には、メモリセルアレイ１１０が配置され、メモリセルアレイ１１０は、第１垂直構造体（ＶＳ＿１）及び第２垂直構造体（ＶＳ＿２）を含む。
図に示すように、メモリセルアレイ１１０は、第１垂直構造体（ＶＳ＿１）及び第２垂直構造体（ＶＳ＿２）として形成される複数のメモリブロック（ＢＬＫ１～ＢＬＫ１２）を含む。
メモリブロック（ＢＬＫ１～ＢＬＫ１２）は、第２方向に沿っても配列される。
本実施形態においては、メモリブロックの個数が１２個であるように示しているが、それは、説明の便宜のためだけであり、それに限定されるものではない。
図に示すように、第１垂直構造体（ＶＳ＿１）は、複数の第１部分ブロック（ＳＢ＿１～ＳＢ＿４）、及び複数の第１ビア領域（ＶＡ＿１、ＶＡ＿２）を含む。
また、第２垂直構造体（ＶＳ＿２）は、複数の第２部分ブロック（ＳＢ＿５～ＳＢ＿８）、及び複数の第２ビア領域（ＶＡ＿３、ＶＡ＿４）を含む。
本実施形態で開示した第１部分ブロック及び第２部分ブロック、第１ビア領域及び第２ビア領域の個数は、説明の便宜のためだけであり、それに限定されるものではない。
例えば、第１ビア領域（ＶＡ＿１、ＶＡ＿２）は、それぞれ第１垂直構造体（ＶＳ＿１）を貫通し、第１ページバッファ１４２に接続される１以上の第１貫通ホールビアが配置され得る。
また、第２ビア領域（ＶＡ＿３、ＶＡ＿４）は、それぞれ第２垂直構造体（ＶＳ＿２）を貫通し、第２ページバッファ１４４に接続される１以上の第２貫通ホールビアが配置され得る。
一実施形態において、第１部分ブロック（ＳＢ＿１～ＳＢ＿４）の内の少なくとも一つは、第２ロウデコーダ１３４と電気的に接続される。
また、第２部分ブロック（ＳＢ＿５～ＳＢ＿８）の内の少なくとも一つは、第１ロウデコーダ１３２と電気的に接続される。
一実施形態において、第１部分ブロック（ＳＢ＿１、ＳＢ＿２）の少なくとも一部は、第２ビア領域（ＶＡ＿３）と第１方向にオーバーラップする。
第１部分ブロック（ＳＢ＿１、ＳＢ＿２）の少なくとも一部と、第２ビア領域（ＶＡ＿３）が第１方向にオーバーラップするという意味は、例えば、第２ビア領域（ＶＡ＿３）を第１方向に仮想移動した場合、第１部分ブロック（ＳＢ＿１、ＳＢ＿２）それぞれの少なくとも一部と重畳するという意味である。
又は、第１垂直構造体（ＶＳ＿１）と第２垂直構造体（ＶＳ＿２）とから同一距離に第２方向に延長される仮想のラインを基準に、第１部分ブロック（ＳＢ＿１、ＳＢ＿２）の少なくとも一部と、第２ビア領域（ＶＡ＿３）は、対称になるという意味でもある。
また、第１部分ブロック（ＳＢ＿３、ＳＢ＿４）の少なくとも一部は、第２ビア領域（ＶＡ＿４）と第１方向にオーバーラップする。
一実施形態において、第２部分ブロック（ＳＢ＿５、ＳＢ＿６）の少なくとも一部は、第１ビア領域（ＶＡ＿１）と第１方向にオーバーラップする。
また、第２部分ブロック（ＳＢ＿７、ＳＢ＿８）の少なくとも一部は、第１ビア領域（ＶＡ＿２）と第１方向にオーバーラップする。
図６は、本発明の一実施形態によるメモリ装置の断面構成を示す断面図である。
具体的には、図６は、図５ＣのＶＩ－ＶＩ’線に沿った断面による第１半導体層Ｌ１及び第２半導体層Ｌ２の構成を示した断面図である。
具体的には、図６は、第１半導体層Ｌ１に具備された第１メモリブロックＢＬＫ１、及び第１メモリブロックＢＬＫ１とオーバーラップされる第２半導体層Ｌ２の断面図でもある。
図６を参照すると、第２半導体層Ｌ２は、下部基板（Ｌ＿ＳＵＢ）、下部基板（Ｌ＿ＳＵＢ）に形成された第２ロウデコーダ１３４及び第２ページバッファ１４４を含む。
また、第２半導体層Ｌ２は、第２ロウデコーダ１３４と電気的に接続された複数の第１下部コンタクトＬＭＣ１、複数の第１下部コンタクトＬＭＣ１と電気的に接続された第１下部導電ラインＰＭ１、及び複数の第１下部コンタクトＬＭＣ１と、第１下部導電ラインＰＭ１とを覆う下部絶縁層ＩＬ１を含む。
例えば、下部基板（Ｌ＿ＳＵＢ）は、単結晶シリコン又は単結晶ゲルマニウムのような半導体物質を含む半導体基板でもあり、シリコンウェーハからも製造される。
第２ロウデコーダ１３４及び第２ページバッファ１４４は、それぞれ下部基板（Ｌ＿ＳＵＢ）上の一部領域に形成される。
すなわち、複数のトランジスタが下部基板（Ｌ＿ＳＵＢ）上に形成され、第２ロウデコーダ１３４及び／又は第２ページバッファ１４４を構成する。
第１半導体層Ｌ１は、第１上部基板（Ｕ＿ＳＵＢ＿１）、第２上部基板（Ｕ＿ＳＵＢ＿２）、第１上部基板（Ｕ＿ＳＵＢ＿１）上に配置された第１垂直構造体（ＶＳ＿１）、及び第２上部基板（Ｕ＿ＳＵＢ＿２）上に配置された第２垂直構造体（ＶＳ＿２）を含む。
また、第１半導体層Ｌ１は、第１垂直構造体（ＶＳ＿１）と電気的に接続される複数の第１上部コンタクトＵＭＣ１、複数の第１ビットラインＢＬ１、複数の第１エッジコンタクトＥＣ１、及び複数の第１上部導電ラインＵＰＭ１を含む。
また、第１半導体層Ｌ１は、第２垂直構造体（ＶＳ＿２）と電気的に接続される複数の第２上部コンタクトＵＭＣ２、複数の第２ビットラインＢＬ２、複数の第２エッジコンタクトＥＣ２、及び複数の第２上部導電ラインＵＰＭ２を含む。
また、第１半導体層Ｌ１は、第１垂直構造体（ＶＳ＿１）及び第２垂直構造体（ＶＳ＿２）と各種導電ラインとを覆う上部絶縁層ＩＬ２を含む。
第１上部基板（Ｕ＿ＳＵＢ＿１）及び第２上部基板（Ｕ＿ＳＵＢ＿２）は、それぞれ第１ゲート導電層（ＧＳ＿１）及び第２ゲート導電層（ＧＳ＿２）を支持する支持層である。
第１上部基板（Ｕ＿ＳＵＢ＿１）及び第２上部基板（Ｕ＿ＳＵＢ＿２）は、例えば、ベース基板とも命名される。
第１上部基板（Ｕ＿ＳＵＢ＿１）及び第２上部基板（Ｕ＿ＳＵＢ＿２）は、それぞれ第１導電型（例えば、ｐ型）にドーピングされたポリシリコン膜であり得る。
第１上部基板（Ｕ＿ＳＵＢ＿１）及び第２上部基板（Ｕ＿ＳＵＢ＿２）は、バルクシリコン基板、シリコン・オン・インシュレータ（ＳＯＩ）基板、ゲルマニウム基板、ゲルマニウム・オン・インシュレータ（ＧＯＩ）基板、シリコン・ゲルマニウム基板、又は選択的エピタキシャル成長（ＳＥＧ）を実行して取得したエピタキシャル薄膜の基板であり得る。
第１上部基板（Ｕ＿ＳＵＢ＿１）及び第２上部基板（Ｕ＿ＳＵＢ＿２）は、半導体物質からなり得、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、アルミニウムガリウムヒ素（ＡｌＧａＡｓ）、又はそれらの混合物の内の少なくとも一つを含み得る。
第１垂直構造体（ＶＳ＿１）は、第１上部基板（Ｕ＿ＳＵＢ＿１）上に配置された第１ゲート導電層（ＧＳ＿１）、第１ゲート導電層（ＧＳ＿１）を貫通し、第１上部基板（Ｕ＿ＳＵＢ＿１）の上面に、第３方向に延長される複数のピラーＰ１を含む。
第１ゲート導電層（ＧＳ＿１）は、グラウンド選択ライン（ＧＳＬ＿１）、ワードライン（ＷＬ１＿１～ＷＬ４＿１）及びストリング選択ライン（ＳＳＬ＿１）を含む。
第１上部基板（Ｕ＿ＳＵＢ＿１）上に、グラウンド選択ライン（ＧＳＬ＿１）、ワードライン（ＷＬ１＿１～ＷＬ４＿１）及びストリング選択ライン（ＳＳＬ＿１）が順次に形成され、第１ゲート導電層（ＧＳ＿１）それぞれの下部又は上部には、絶縁層５２が配置される。
図５Ｃに示した第１メモリブロックＢＬＫ１のＶＩ－ＶＩ’線の沿った断面において、第１垂直構造体（ＶＳ＿１）及び第２垂直構造体（ＶＳ＿２）は、対応する構成を具備するので、第２垂直構造体（ＶＳ＿２）の構成において、第１垂直構造体（ＶＳ＿１）と対応して重複する構成に係わる説明は、省略する。
また、本実施形態においては、第１垂直構造体（ＶＳ＿１）に４本のワードラインが形成されているものとして簡略に示しているが、それとは異なり、グラウンド選択ラインＧＳＬとストリング選択ラインＳＳＬとの間に、多様な本数のワードラインが、第１上部基板（Ｕ＿ＳＵＢ＿１）に垂直方向（例えば、第３方向）に積層され、隣接したワードライン間に、それぞれ絶縁層５２が介在した構造物が形成され得る。
また、グラウンド選択ライン（ＧＳＬ＿１）及びストリング選択ライン（ＳＳＬ＿１）も、それぞれ２以上が垂直方向に積層された構造に形成される。
第１垂直構造体（ＶＳ＿１）及び第２垂直構造体（ＶＳ＿２）の複数のピラー（Ｐ１、Ｐ２）は、表面層（ｓｕｒｆａｃｅ ｌａｙｅｒ）（Ｓ１、Ｓ２）及び内部（Ｉ１、Ｉ２）を含む。
具体的には、各ピラー（Ｐ１、Ｐ２）の表面層（Ｓ１、Ｓ２）は、不純物がドーピングされたシリコン物質を含み、あるいは、それとは異なり、不純物がドーピングされていないシリコン物質を含んでもよい。
表面層（Ｓ１、Ｓ２）は、例えば、チャネル領域として機能することができる。
表面層（Ｓ１、Ｓ２）は、第３方向に延長されるカップ形状（又は、底が閉ざされたシリンダ形状）に形成される。
一方、各ピラー（Ｐ１、Ｐ２）の内部（Ｉ１、Ｉ２）は、シリコン酸化物のような絶縁物質又はエアギャップを含む。
例えば、グラウンド選択ライン（ＧＳＬ＿１）と、グラウンド選択ライン（ＧＳＬ＿１）に隣接した表面層Ｓ１との部分は、グラウンド選択トランジスタＧＳＴ（図４）を構成する。
また、ワードライン（ＷＬ１＿１～ＷＬ４＿１）と、ワードライン（ＷＬ１＿１～ＷＬ４＿１）に隣接した表面層Ｓ１との部分は、メモリセルトランジスタ（ＭＣ１～ＭＣ８）（図４）を構成する。
また、ストリング選択ライン（ＳＳＬ＿１）と、ストリング選択ライン（ＳＳＬ＿１）に隣接した表面層Ｓ１との部分は、ストリング選択トランジスタＳＳＴ（図４）を構成する。
ピラーＰ１上に、ドレイン領域ＤＲ１が形成される。
例えば、ドレイン領域ＤＲ１は、不純物がドーピングされたシリコン物質を含み得る。
ドレイン領域ＤＲ１は、チャネルパッドとも命名される。
例えば、ドレイン領域ＤＲ１は、第１上部コンタクトＵＭＣ１を介して、第１ビットラインＢＬ１と電気的に接続される。
ドレイン領域ＤＲ１の側壁上には、エッチング停止膜５３が形成される。
エッチング停止膜５３の上面は、ドレイン領域ＤＲ１の上面と同一レベル上にも形成される。
エッチング停止膜５３は、シリコン窒化物、シリコン酸化物などの絶縁物質を含み得る。
第１垂直構造体（ＶＳ＿１）は、エッジ領域ＥＧ１を含む。
図に示すように、エッジ領域ＥＧ１の断面は、階段型パッド構造物を形成する。
階段型パッド構造物は、「ワードラインパッド」とも称される。
エッジ領域ＥＧ１には、複数の第１エッジコンタクトＥＣ１が接続され、第１エッジコンタクトＥＣ１を介して、第２ロウデコーダ１３４などの周辺回路から電気的信号が提供される。
一例として、第１垂直構造体（ＶＳ＿１）、第１上部基板（Ｕ＿ＳＵＢ＿１）及び第２半導体層Ｌ２の一部を貫通して形成されたコンタクトプラグＭＣＰ１は、一側が第１下部導電ラインＰＭ１に接続され、他の一側が、第１上部導電ラインＵＰＭ１を介して、エッジ領域ＥＧ１と電気的にも接続される。
また、図に示していないが、第１エッジコンタクトＥＣ１の内の少なくとも一部は、第１上部基板（Ｕ＿ＳＵＢ＿１）及び第２上部基板（Ｕ＿ＳＵＢ＿２）の間において、第３方向に、第１半導体層Ｌ１及び第２半導体層Ｌ２の一部を貫通し、一側が、例えば、下部導電ラインＰＭ１に接続されるコンタクトプラグと電気的に接続される。
図７は、本発明の一実施形態によるメモリ装置の断面構成を示す断面図である。
具体的には、図７は、図５ＣのＶＩＩ－ＶＩＩ’線に沿った断面による第１半導体層Ｌ１及び第２半導体層Ｌ２の構成を示した断面図である。
具体的には、図７は、第１半導体層Ｌ１に具備された第１部分ブロック（ＳＢ＿１）及び第２ビア領域（ＶＡ＿３）と、第１部分ブロック（ＳＢ＿１）及び第２ビア領域（ＶＡ＿３）とオーバーラップする第２半導体層Ｌ２との断面図である。
図７に示した構成において、図６と比較して重複する説明は、省略する。
図７を参照すると、第２ビア領域（ＶＡ＿３）は、第２垂直構造体（ＶＳ＿２）、第２上部基板（Ｕ＿ＳＵＢ＿２）及び第２半導体層Ｌ２の一部を貫通して形成された複数の貫通ホールビアＴＨＶが配置される。
各貫通ホールビアＴＨＶは、絶縁膜パターンＩＰ３及び伝導性パターンＭＰ３を含む。
図７に示すように、貫通ホールビアＴＨＶは、第２ページバッファ１４４と第２上部コンタクトＵＭＣ２とを電気的に接続する。
第２上部コンタクトＵＭＣ２は、第２ビットラインＢＬ２と接続されたコンタクトである。
言い換えれば、第２ビットラインＢＬ２は、第２ビア領域（ＶＡ＿３）に配置された複数の貫通ホールビアＴＨＶを介して、第２半導体層Ｌ２に形成された第２ページバッファ１４４と電気的に接続される。
一実施形態において、第２ビア領域（ＶＡ＿３）のエッジ領域（ＥＧ＿Ｖ）は、コンタクトなどの導電パターンが形成されない。
又は、他の実施形態において、エッジ領域（ＥＧ＿Ｖ）には、別途のダミー導電パターンが形成され得る。
第１部分ブロック（ＳＢ＿１）は、第１方向に、第２ビア領域（ＶＡ＿３）の少なくとも一部とオーバーラップする。
一実施形態において、第１部分ブロック（ＳＢ＿１）は、第１ゲート導電層（ＧＳ＿１）を貫通し、第１上部基板（Ｕ＿ＳＵＢ＿１）の上面に、第３方向に延長される複数のピラーＰ１を含む。
また、第１部分ブロック（ＳＢ＿１）のエッジ領域（ＥＧ＿Ｓ）は、複数のエッジコンタクト（ＥＣ＿Ｓ）が接続され、複数のエッジコンタクト（ＥＣ＿Ｓ）を介して、第２ロウデコーダ１３４などの周辺回路から電気的信号が提供される。
例えば、第１部分ブロック（ＳＢ＿１）は、複数のメモリセルを含む複数のストリングを具備し、部分メモリブロックとして機能する。
本発明の一実施形態によるメモリ装置は、貫通ホールビアが配置されるビア領域に第１方向にオーバーラップされる部分ブロックを具備するので、向上した集積度を有することができる。
また、部分ブロックは、予備ブロック（ｓｐａｒｅ ｂｌｏｃｋ）として機能することができるので、要求される追加予備ブロックの個数が低減する。
それにより、メモリ装置のチップサイズが低減される。
図８Ａ及び図８Ｂは、本発明の一実施形態による部分ブロックを含むメモリ装置の動作に関係する例について説明するための図である。
図８Ａを参照すると、複数のメモリブロック（ＢＬＫ１～ＢＬＫ１２）の内、第１メモリブロックＢＬＫ１が選択メモリブロック（ＳＬＴ＿ＢＬＫ）としてアクセスされる。
選択メモリブロック（ＳＬＴ＿ＢＬＫ）としてのアクセスは、例えば、ロウデコーダ１３０（図１）及びページバッファ１４０（図１）を介しても行われる。
例えば、ノーマル動作において、メモリ装置１００（図１）は、メモリブロック単位でアクセスを行う。
一実施形態において、部分ブロック（ＳＢ＿１～ＳＢ＿８）それぞれは、独立してアクセスされる。
例えば、部分ブロック（ＳＢ＿１～ＳＢ＿８）に対するアクセスは、制御ロジック回路１２０（図１）の制御に基づいたロウデコーダ１３０（図１）及びページバッファ１４０（図１）で行われる。
例えば、部分ブロック（ＳＢ＿１～ＳＢ＿８）の内、第１部分ブロック（ＳＢ＿１）が選択部分ブロック（ＳＬＴ＿ＳＢ）としてアクセスされる。
一実施形態において、部分ブロック（ＳＢ＿１～ＳＢ＿８）は、選択部分ブロック（ＳＬＴ＿ＳＢ）として独立してアクセスされ、プログラム、消去及び読み取りなど多様なメモリ動作が実行される。
図８Ｂを参照すると、部分ブロック（ＳＢ＿１～ＳＢ＿８）の内の２つの部分ブロック（ＳＢ＿１、ＳＢ＿８）が同時に選択部分ブロック（ＳＬＴ＿ＳＢ）としてもアクセスされる。
例えば、制御ロジック回路１２０（図１）の制御に基づいて、ロウデコーダ１３０（図１）及びページバッファ１４０（図１）は、第１部分ブロック（ＳＢ＿１～ＳＢ＿４）の内の一つと、第２部分ブロック（ＳＢ＿５～ＳＢ＿８）の内の一つとに同時にアクセスする。
例えば、選択部分ブロック（ＳＬＴ＿ＳＢ）として、同時にアクセスされた部分ブロック（ＳＢ＿１、ＳＢ＿８）は、選択メモリブロック（ＳＬＴ＿ＢＬＫ）と同一メモリサイズを有するメモリブロックとしてアクセスされ、プログラム、消去、及び読み取りなど多様なメモリ動作が実行される。
一実施形態において、部分ブロック（ＳＢ＿１～ＳＢ＿８）は、メモリブロック（ＢＬＫ１～ＢＬＫ１２）に対する予備ブロックとして機能することもできる。
図９は、本発明の一実施形態による部分ブロックの使用例について説明するための表である。
図９に示す表は、例えば、部分ブロック（ＳＢ＿１～ＳＢ＿８）（図８Ａ）が予備ブロックとして機能する場合、部分ブロック（ＳＢ＿１～ＳＢ＿８）（図８Ａ）に保存されるデータの種類、及び各データが保存される部分ブロック（ＳＢ＿１～ＳＢ＿８）（図８Ａ）の個数に関係する一例を示す。
表に記載したＬ、Ｍ、Ｎ、Ｐ、Ｑは、それぞれ１以上の自然数であり、相互に同一数でもあり、異なる数でもある。
図９を参照すると、部分ブロック（ＳＢ＿１～ＳＢ＿８）（図８Ａ）がメモリブロック（ＢＬＫ１～ＢＬＫ１２）（図８Ａ）に対する予備ブロックとして機能する場合、部分ブロック（ＳＢ＿１～ＳＢ＿８）（図８Ａ）には、それぞれファームウェア（ｆｉｒｍｗａｒｅ：Ｆ／Ｗ）データ、デバッグ（ｄｅｂｕｇ）データ、セキュリティ（ｓｅｃｕｒｉｔｙ）データ、メタ（ｍｅｔａ）データ、及びガーベッジコレクション（ｇａｒｂａｇｅ ｃｏｌｌｅｃｔｉｏｎ：ＧＣ）データの内の少なくとも一つが保存される。
ただし、それらに限定されるものではなく、部分ブロック（ＳＢ＿１～ＳＢ＿８）（図８Ａ）には、前記データ以外に、多種のデータが保存され得る。
部分ブロック（ＳＢ＿１～ＳＢ＿８）（図８Ａ）に保存されるデータは、比較的少ない容量を占めるデータであり得る。
例えば、部分ブロック（ＳＢ＿１～ＳＢ＿８）（図８Ａ）に保存されるデータは、ブロックの個数単位に保存されるデータであり得る。
一例として、ファームウェアデータは、Ｌ個のメモリブロックに保存され、デバッグデータは、Ｍ個のメモリブロックに保存される。
他の例として、セキュリティデータは、Ｎ個のメモリブロックに保存され、メタデータは、Ｐ個のメモリブロックに保存され、ガーベッジコレクションデータは、Ｑ個のメモリブロックに保存される。
本発明の一実施形態によれば、部分ブロック（ＳＢ＿１～ＳＢ＿８）（図８Ａ）が予備ブロックとして機能する場合、データは、部分ブロック（ＳＢ＿１～ＳＢ＿８）（図８Ａ）に保存されるので、要求される追加予備ブロックの個数が低減する。
それにより、メモリのチップサイズは、低減される。
図１０Ａは、本発明の他の実施形態による部分ブロックを簡略に示す図であり、図１０Ｂは、図１０Ａに示した部分ブロックと電気的に接続される各種周辺回路の一例を示すブロック図である。
図１０Ａを参照すると、部分ブロック（ＳＢ＿１ａ、ＳＢ＿２ａ）は、複数のコンタクトＭＣＰａが形成される。
例えば、部分ブロック（ＳＢ＿１ａ，ＳＢ＿２ａ）は、例えば、それぞれゲート導電層（ＧＳ＿１）（図７）を含み、複数のコンタクトＭＣＰａは、ゲート導電層を貫通し、それぞれ離隔されて配置される。
一実施形態において、複数のコンタクトＭＣＰａの内の少なくとも一部は、メモリ装置１００（図１）に含まれる周辺回路の内の少なくとも一つと接続され、キャパシタとして機能することができる。
例えば、コンタクトＭＣＰａは、キャパシタの上部電極又は下部電極を構成することができる。
図１０Ｂを参照すると、図１０ＡのコンタクトＭＣＰａの内の少なくとも一部をキャパシタとして使用する例示的周辺回路１５０を示す。
図１０Ｂに示すように、周辺回路１５０は、カラムロジック１５１、内部電圧生成部（１５２＿１）、高電圧生成部（１５２＿２）、プリデコーダ１５３、温度センサ１５４、コマンドデコーダ１５５、アドレスデコーダ１５６、ムービングゾーン制御部１５７、スケジューラ１５８、及びテスト／測定回路１５９を含む。
図１０Ｂに示す周辺回路１５０の構成要素は、例示であり、本発明の一実施形態による周辺回路１５０は、図１０Ｂに示していない構成要素をさらに含み、図１０Ｂに示しているものと異なる構成要素を含んでもよい。
以下において、図１０Ｂは、図１を参照して説明する。
カラムロジック１５１は、ページバッファ１４０を駆動するための信号を生成する。
プリデコーダ１５３は、ロウデコーダ１３０を駆動するための信号のタイミングを決定するための信号を生成する。
内部電圧生成部（１５２＿１）は、メモリ装置１００の内部で使用される電圧、例えば、ワードライン及びビットラインに印加される電圧、基準（ｒｅｆｅｒｅｎｃｅ）電圧、及び電源電圧を生成する。
高電圧生成部（１５２＿２）は、電荷ポンプ、レギュレータなどを含み、メモリセルアレイ１１０のメモリセルをプログラムしたり消去したりするために使用する高電圧を生成する。
温度センサ１５４は、メモリ装置１００の温度を感知することができ、感知された温度に対応する信号を出力する。
コマンドデコーダ１５５は、メモリ装置１００の外部から受信したコマンド信号ＣＭＤをラッチしてデコーディングすることができ、デコーディングされたコマンドにより、メモリ装置の動作モードを設定する。
アドレスデコーダ１５６は、メモリ装置１００の外部から受信したアドレス信号ＡＤＤＲをラッチしてデコーディングすることができ、デコーディングされたアドレスによって選択されたメモリブロックを活性化させる。
ムービングゾーン制御部１５７は、メモリセルアレイ１１０に含まれたストリングに、多様な電圧を印加する動作を制御する。
スケジューラ１５８は、プロセッサ又はステートマシンを含み、コマンドによって設定されたモードにより、適切なタイミングで複数の制御信号を生成する。
テスト／測定回路１５９は、メモリ装置１００の製造過程において、メモリ装置１００の特性を把握するための情報を提供する目的で、メモリ装置１００の特性をテストしたり測定したりする。
また、テスト／測定回路１５９は、メモリ装置１００の外部から受信されるコマンド信号ＣＭＤによって動作することもでき、メモリ装置１００を含むシステムは、動作初期に、メモリ装置１００の特性に関係する情報を得るために、テスト／測定回路１５９を使用することができる。
一実施形態において、図１０Ｂに示した周辺回路１５０の構成要素に対応する回路は、図１のロウデコーダ１３０及びページバッファ１４０と共に、図２又は図５Ａの第２半導体層Ｌ２に配置される。
図１１は、本発明の他の実施形態による部分ブロックの断面を示す断面図である。
図１１に示す第１部分ブロック（ＳＢ＿１ｂ）の構成は、図５Ｃ及び図７を参照して説明した第１部分ブロック（ＳＢ＿１）の構成と類似している。
ただし、本実施形態によれば、第１部分ブロック（ＳＢ＿１ｂ）は、例えば、ゲート導電層（ＧＳ＿１ｂ）を貫通するピラーＰ１（図７）が形成されず、ゲート導電層（ＧＳ＿１ｂ）及び絶縁層５２ｂは、キャパシタとして機能する。
例えば、ゲート導電層（ＧＳ＿１ｂ）は、キャパシタの両電極を構成し、絶縁層５２ｂは、キャパシタの誘電層を構成する。
一実施形態において、第１部分ブロック（ＳＢ＿１ｂ）は、上部導電ライン（ＵＰＭ１１、ＵＰＭ１２）、及び上部導電ライン（ＵＰＭ１１、ＵＰＭ１２）と第１部分ブロック（ＳＢ＿１ｂ）とを電気的に接続する複数のコンタクトを介して、例えば、周辺回路１５０（図１０Ｂ）と接続される。
図１２は、本発明のさらに他の実施形態による部分ブロックの断面を示す断面図である。
図１２に示す第１部分ブロック（ＳＢ＿１ｃ）の構成は、図５Ｃ及び図７を参照して説明した第１部分ブロック（ＳＢ＿１）の構成と類似している。
ただし、本実施形態によれば、第１部分ブロック（ＳＢ＿１ｃ）は、例えば、ゲート導電層（ＧＳ＿１ｃ）を貫通するピラＰ１（図７）が形成されず、ゲート導電層（ＧＳ＿１ｃ）は、それぞれ抵抗素子として機能することができる。
例えば、ゲート導電層（ＧＳ＿１ｃ）それぞれが上部導電ライン（ＵＰＭ２１～ＵＰＭ２７）及びコンタクトを介して、図１２に示しているように電気的に接続される場合、ゲート導電層（ＧＳ＿１ｃ）の各導電層は、直列に接続された抵抗素子を構成する。
一実施形態において、第１部分ブロック（ＳＢ＿１ｃ）は、上部導電ライン（ＵＰＭ２１、ＵＰＭ２７）、及び上部導電ライン（ＵＰＭ２１、ＵＰＭ２７）と第１部分ブロック（ＳＢ＿１ｃ）とを電気的に接続する複数のコンタクトを介して、例えば、周辺回路１５０（図１０Ｂ）と接続される。
図１３は、本発明の他の実施形態による第１半導体層の上面を示す平面図である。
図１３に示す第１半導体層Ｌ１ｄの上面の構成は、図５Ｃを参照して説明した第１半導体層Ｌ１の上面の構成と類似している。
ただし、本実施形態によれば、第２垂直構造体（ＶＳ＿２ｄ）は、複数の第２ビア領域（ＶＡ＿３ｄ～ＶＡ＿６ｄ）を含み、第１垂直構造体（ＶＳ＿１ｄ）に含まれた第１ビア領域（ＶＡ＿１ｄ、ＶＡ＿２ｄ）は、それぞれ第２ビア領域（ＶＡ＿５ｄ、ＶＡ＿６ｄ）と第１方向にオーバーラップする。
言い換えれば、第１垂直構造体（ＶＳ＿１ｄ）及び第２垂直構造体（ＶＳ＿２ｄ）の内、第１垂直構造体（ＶＳ＿１ｄ）だけが部分ブロック（ＳＢ＿１ｄ～ＳＢ＿４ｄ）を含む。
図１４Ａは、本発明の他の実施形態による第２半導体層Ｌ２ｅの上面を示す平面図であり、図１４Ｂは、本発明のさらに他の実施形態による第１半導体層Ｌ１ｅの上面を示す平面図である。
図１４Ａ及び図１４Ｂに示す構成において、図５Ｂ及び図５Ｃと比較して重複する説明は、避ける。
図１４Ａを参照すると、第２半導体層Ｌ２ｅは、第１方向の第１仮想ライン（Ｘ１－Ｘ１’）、及び第２方向の第２仮想ライン（Ｙ１－Ｙ１’）により、第１領域Ｒ１ｅ～第４領域Ｒ４ｅに区画される。
一実施形態において、第１領域Ｒ１ｅ～第４領域Ｒ４ｅの内の少なくとも２領域の面積は異なる。
例えば、第１領域Ｒ１ｅと第４領域Ｒ４ｅとの面積は異なる。
また、第２領域Ｒ２ｅと第３領域Ｒ３ｅとの面積は異なる。
それにより、第１ロウデコーダ１３２ｅが第２半導体層Ｌ２ｅで占める面積と、第２ロウデコーダ１３４ｅが第２半導体層Ｌ２ｅで占める面積は異なる。
一例として、第１ロウデコーダ１３２ｅが占める面積は、第２ロウデコーダ１３４ｅが占める面積よりも広い。
また、第１ページバッファ１４２ｅが第２半導体層Ｌ２ｅで占める面積と、第２ページバッファ１４４ｅが第２半導体層Ｌ２ｅで占める面積は異なる。
一例として、第１ページバッファ１４２ｅの占める面積は、第２ページバッファ１４４ｅが占める面積よりも広い。
図１４Ｂをさらに参照すると、第１半導体層Ｌ１ｅには、メモリセルアレイ１１０ｅが配置され、メモリセルアレイ１１０ｅは、第１垂直構造体（ＶＳ＿１ｅ）及び第２垂直構造体（ＶＳ＿２ｅ）を含む。
図に示すように、第１垂直構造体（ＶＳ＿１ｅ）は、複数の第１部分ブロック（ＳＢ＿１ｅ、ＳＢ＿２ｅ）、及び複数の第１ビア領域（ＶＡ＿１ｅ～ＶＡ＿３ｅ）を含む。
また、第２垂直構造体（ＶＳ＿２ｅ）は、複数の第２部分ブロック（ＳＢ＿３ｅ～ＳＢ＿８ｅ）及び第２ビア領域（ＶＡ＿４ｅ）を含む。
言い換えれば、第１垂直構造体（ＶＳ＿１ｅ）に含まれた部分ブロック及びビア領域の個数は、第２垂直構造体（ＶＳ＿２ｅ）に含まれた部分ブロック及びビア領域の個数と非対称的である。
図１５は、本発明の一実施形態によるメモリ装置を含むＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）システムの概略構成を示すブロック図である。
図１５を参照すると、ＳＳＤシステム１０００は、ホスト１１００及びＳＳＤ１２００を含む。
ＳＳＤ１２００は、信号コネクタ（ｓｉｇｎａｌ ｃｏｎｎｅｃｔｏｒ）を介して、ホスト１１００と信号を送受信することができ、電源コネクタ（ｐｏｗｅｒ ｃｏｎｎｅｃｔｏｒ）を介して、電源が供給される。
ＳＳＤ１２００は、ＳＳＤコントローラ１２１０、補助電源装置１２２０、及び複数のメモリ装置（１２３０、１２４０、１２５０）を含む。
複数のメモリ装置（１２３０、１２４０、１２５０）それぞれは、垂直積層型ＮＡＮＤフラッシュメモリ装置であり、図１～図１４Ｂを参照して説明した実施形態によって具現される。
それにより、メモリ装置（１２３０、１２４０、１２５０）それぞれは、高い集積度を有することができる。
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
本発明による垂直型構造を有する不揮発性メモリ装置は、不揮発性メモリ装置を含む電子装置全般、あるいは、例えば、情報通信関連の機器に好適に使用される。
１００、１２３０、１２４０、１２５０ メモリ装置
１１０、１１０ｅ メモリセルアレイ
１２０ 制御ロジック回路
１３０ ロウデコーダ
１３２ 第１ロウデコーダ
１３４ 第２ロウデコーダ
１４０ ページバッファ
１４２ 第１ページバッファ
１４４ 第２ページバッファ
１５０ 周辺回路
１０００ ＳＳＤシステム
１１００ ホスト
１２００ ＳＳＤ
１２１０ ＳＳＤコントローラ
１２２０ 補助電源装置
Ｌ１、Ｌ１ｄ、Ｌ１ｅ 第１半導体層
Ｌ２、Ｌ２ｅ 第２半導体層
ＳＢ＿１～４ 第１部分ブロック
ＶＡ＿１、ＶＡ＿２ 第１ビア領域
ＶＡ＿３、ＶＡ＿４ 第２ビア領域
ＶＳ＿１ 第１垂直構造体
ＶＳ＿２ 第２垂直構造体

Claims (23)

  1. 第１方向に延長される複数のワードライン及び第２方向に延長される複数のビットラインが配列され、前記第１方向に隣接するように配置された第１上部基板及び第２上部基板と、前記第１上部基板上に配置される第１垂直構造体と、前記第２上部基板上に配置される第２垂直構造体と、を含むメモリセルアレイが形成される第１半導体層と、
    下部基板を含み、前記第１半導体層の下部に前記第１方向及び第２方向と垂直である第３方向に配置され、前記メモリセルアレイを制御する複数のロウデコーダ回路と、複数のページバッファ回路とが形成される第２半導体層と、を有し、
    前記第１垂直構造体は、前記第１垂直構造体を貫通し、前記ビットラインの内の少なくとも一部と前記ページバッファ回路の内の少なくとも一部とを接続する１以上の貫通ホールビアが配置される第１ビア領域を含み、
    前記第２垂直構造体は、その少なくとも一部が、前記第１ビア領域と前記第１方向にオーバーラップする１以上の部分ブロックを含むことを特徴とする不揮発性メモリ装置。
  2. 前記第２半導体層は、前記第３方向に前記メモリセルアレイとオーバーラップする１地点において互いに交差する前記第１方向及び第２方向の２つの仮想ラインによって区画される第１領域乃至第４領域を含み、
    前記第１領域及び第２領域は、前記第１方向に隣接し、前記第２領域及び第３領域は、前記第２方向に隣接し、
    前記複数のページバッファ回路は、前記第１領域内及び第３領域内にそれぞれ配置される第１ページバッファ回路及び第２ページバッファ回路を含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
  3. 前記複数のロウデコーダ回路は、前記第２領域内及び第４領域内にそれぞれ配置される第１ロウデコーダ回路及び第２ロウデコーダ回路を含み、
    前記１以上の部分ブロックは、前記第２ロウデコーダ回路と電気的に接続されることを特徴とする請求項２に記載の不揮発性メモリ装置。
  4. 前記第２垂直構造体は、前記第２垂直構造体を貫通し、前記ビットラインの内の少なくとも一部と前記ページバッファ回路の内の少なくとも一部とを接続する１以上の貫通ホールビアが配置される第２ビア領域をさらに含み、
    前記第１垂直構造体は、その少なくとも一部が、前記第２ビア領域と前記第１方向にオーバーラップする１以上の部分ブロックをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
  5. 前記１以上の部分ブロックは、前記第２上部基板上に積層された複数のゲート導電層を具備することを特徴とする請求項１に記載の不揮発性メモリ装置。
  6. 前記１以上の部分ブロックは、前記複数のゲート導電層を貫通し、前記第２上部基板の上面から前記第３方向に延長される複数のピラー（ｐｉｌｌａｒ）を具備することを特徴とする請求項５に記載の不揮発性メモリ装置。
  7. 前記１以上の部分ブロックは、前記複数のゲート導電層を貫通する１以上の貫通ホールビアを具備することを特徴とする請求項５に記載の不揮発性メモリ装置。
  8. 前記第２垂直構造体は、前記第２垂直構造体を貫通し、前記ビットラインの内の少なくとも一部と前記ページバッファ回路の内の少なくとも一部とを接続する１以上の貫通ホールビアが配置された第２ビア領域をさらに含み、
    前記第１垂直構造体は、その少なくとも一部が、前記第２ビア領域と前記第１方向にオーバーラップする１以上の部分ブロックをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
  9. 第１方向に隣接した第１上部基板及び第２上部基板を含み、前記第１上部基板及び第２上部基板の上にそれぞれ積層される複数の第１ゲート導電層及び第２ゲート導電層と、前記複数の第１ゲート導電層及び第２ゲート導電層を貫通し、前記第１上部基板及び第２上部基板の上面にそれぞれ垂直した方向に延長される複数の第１ピラー及び第２ピラーをそれぞれ含む第１垂直構造体及び第２垂直構造体と、を具備し、第２方向に配列された複数のメモリブロックを含むメモリセルアレイが形成される第１半導体層と、
    下部基板を含み、前記第１半導体層の下部に、前記第１方向及び第２方向と垂直である第３方向に配置され、前記メモリセルアレイを制御する複数のロウデコーダ回路及び複数のページバッファ回路が形成される第２半導体層と、を有し、
    前記第１垂直構造体は、前記第１垂直構造体を貫通し、前記複数のページバッファ回路の内の少なくとも一部に接続される１以上の第１貫通ホールビアが配置された第１ビア領域と、前記第１ビア領域に、前記第２方向に離隔されて配置される１以上の第１部分ブロックと、を含み、
    前記第２垂直構造体は、前記第２垂直構造体を貫通し、前記複数のページバッファ回路の内の少なくとも一部に接続される１以上の第２貫通ホールビアが配置された第２ビア領域と、前記第２ビア領域に、前記第２方向に離隔されて配置される１以上の第２部分ブロックと、を含み、
    前記１以上の第１部分ブロックは、少なくとも一部が、前記第２ビア領域と前記第１方向にオーバーラップし、
    前記１以上の第２部分ブロックは、少なくとも一部が、前記第１ビア領域と前記第１方向にオーバーラップすることを特徴とする不揮発性メモリ装置。
  10. 前記第２半導体層は、互いに交差する前記第１方向の第１仮想ラインと前記第２方向の第２仮想ラインによって区画され、その少なくとも一部が、前記メモリセルアレイと重畳される第１領域乃至第４領域を含み、
    前記複数のページバッファ回路は、前記第１領域内及び第３領域内にそれぞれ配置される第１ページバッファ回路及び第２ページバッファ回路を含み、
    前記１以上の第１貫通ホールビアは、前記第１ページバッファ回路に接続され、
    前記１以上の第２貫通ホールビアは、前記第２ページバッファ回路に接続されることを特徴とする請求項９に記載の不揮発性メモリ装置。
  11. 前記複数のロウデコーダ回路は、前記第２領域内及び第４領域内にそれぞれ配置された第１ロウデコーダ回路及び第２ロウデコーダ回路を含み、
    前記１以上の第２部分ブロックは、前記第１ロウデコーダ回路と電気的に接続され、
    前記１以上の第１部分ブロックは、前記第２ロウデコーダ回路と電気的に接続されることを特徴とする請求項１０に記載の不揮発性メモリ装置。
  12. 前記不揮発性メモリ装置の外部から受信した制御信号に基づいて、前記第１部分ブロック及び前記第２部分ブロックに同時にアクセスするように、前記第１ロウデコーダ回路及び第２ロウデコーダ回路を制御する制御回路をさらに有することを特徴とする請求項１１に記載の不揮発性メモリ装置。
  13. 前記不揮発性メモリ装置の外部から受信した制御信号に基づいて、前記第１部分ブロック及び前記第２部分ブロックに独立してアクセスするように、前記第１ロウデコーダ回路及び第２ロウデコーダ回路を制御する制御回路をさらに有することを特徴とする請求項１１に記載の不揮発性メモリ装置。
  14. 前記１以上の第１部分ブロックは、前記第１上部基板から前記第３方向に積層された複数のメモリセルをそれぞれ含む複数のストリングを含むことを特徴とする請求項９に記載の不揮発性メモリ装置。
  15. 前記第１部分ブロックは、前記複数の第１ゲート導電層を前記第３方向に貫通する複数の第３貫通ホールビアを具備することを特徴とする請求項９に記載の不揮発性メモリ装置。
  16. 前記第２半導体層は、前記複数の第３貫通ホールビアの内の少なくとも一部と電気的に接続され、前記電気的に接続された第３貫通ホールビアをキャパシタの一部として使用する周辺回路をさらに含むことを特徴とする請求項１５に記載の不揮発性メモリ装置。
  17. 前記第１垂直構造体は、前記第１部分ブロックを複数個具備し、
    前記第２垂直構造体は、前記第２部分ブロックを複数個具備し、
    前記第１部分ブロックの個数と前記第２部分ブロックの個数は、同一であることを特徴とする請求項９に記載の不揮発性メモリ装置。
  18. 第１方向に隣接した第１上部基板及び第２上部基板を含み、前記第１上部基板及び第２上部基板それぞれから垂直方向に延長される複数のチャネル層と、前記複数のチャネル層の側壁に沿って、前記第１上部基板及び第２上部基板それぞれに積層された第１ゲート導電層及び第２ゲート導電層をそれぞれ具備する第１垂直構造体及び第２垂直構造体と、を含むメモリセルアレイが配置される第１半導体層と、
    下部基板を含み、前記第１半導体層の下部に垂直方向に配置され、前記メモリセルアレイを制御する複数のロウデコーダ回路及び複数のページバッファ回路が形成される第２半導体層と、を有し、
    前記第１垂直構造体は、前記第１垂直構造体を貫通し、前記複数のページバッファ回路の内の少なくとも一部に接続される１以上の第１貫通ホールビアが配置された第１ビア領域を含み、
    前記第２垂直構造体は、その少なくとも一部が、前記第１ビア領域と前記第１方向にオーバーラップし、前記複数のロウデコーダ回路の内の少なくとも一部と電気的に接続されるエッジ領域を含む１以上の部分ブロックを含むことを特徴とする不揮発性メモリ装置。
  19. 前記１以上の部分ブロックは、前記複数のチャネル層が配置されることを特徴とする請求項１８に記載の不揮発性メモリ装置。
  20. それぞれが第１方向に積層されたゲート導電層を含む第１垂直構造体及び第２垂直構造体を含む第１半導体層と、
    前記第１半導体層の下部に配置され、前記第１垂直構造体の下部に配置されるロウデコーダと、前記第２垂直構造体の下部に配置されたページバッファと、を含む第２半導体層と、を有し、
    前記第１垂直構造体は、複数の第１部分ブロック、及び複数の第１ビア領域を含み、
    前記第２垂直構造体は、複数の第２部分ブロック、及び複数の第２ビア領域を含み、
    前記第１部分ブロックの内の少なくとも一つは、前記第１方向に実質的に垂直な第２方向に、前記第２ビア領域の内の少なくとも一つとオーバーラップすることを特徴とする不揮発性メモリ装置。
  21. 前記第１ビア領域の内の少なくとも一つは、前記第２方向に、前記第２部分ブロックの内の少なくとも一つとオーバーラップすることを特徴とする請求項２０に記載の不揮発性メモリ装置。
  22. 前記第１部分ブロックの内の少なくとも一つは、前記ロウデコーダと、前記第１方向にオーバーラップすることを特徴とする請求項２０に記載の不揮発性メモリ装置。
  23. 前記第２部分ブロックの内の少なくとも一つは、前記ページバッファと、前記第１方向にオーバーラップすることを特徴とする請求項２０に記載の不揮発性メモリ装置。
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