KR20210039522A - 메모리 장치 - Google Patents
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- 238000000034 method Methods 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 19
- 238000012360 testing method Methods 0.000 claims description 11
- 239000010410 layer Substances 0.000 description 184
- 230000002093 peripheral effect Effects 0.000 description 40
- 238000010586 diagram Methods 0.000 description 31
- 238000010438 heat treatment Methods 0.000 description 25
- 239000000463 material Substances 0.000 description 16
- 150000004770 chalcogenides Chemical class 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 239000012782 phase change material Substances 0.000 description 2
- 229910052711 selenium Inorganic materials 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
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- G11C11/1655—Bit-line or column circuits
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
- G11C13/0026—Bit-line or column circuits
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- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0023—Address circuits or decoders
- G11C13/0028—Word-line or row circuits
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
- H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
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- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
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- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
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- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/72—Array wherein the access device being a diode
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8413—Electrodes adapted for resistive heating
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Abstract
본 발명의 일 실시예에 따른 메모리 장치는, 제1 방향으로 연장되는 복수의 비트라인들, 상기 비트라인들 하부에 배치되며, 상기 비트라인들에 연결되는 복수의 하부 메모리 셀들, 및 상기 비트라인들 상부에 배치되며, 상기 비트라인들에 연결되는 복수의 상부 메모리 셀들을 포함하며, 상기 제1 방향에서 교대로 배치되는 복수의 셀 어레이 영역들 및 복수의 비트라인 컨택 영역들을 포함하며, 상기 셀 어레이 영역들에는 상기 상부 메모리 셀들 및 상기 하부 메모리 셀들이 배치되고, 상기 비트라인 컨택 영역들 중 적어도 하나에는 상기 상부 메모리 셀들만 배치된다.
Description
본 발명은 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 기록하고 지우거나, 기록된 데이터를 읽어올 수 있는 기능을 제공할 수 있다. 최근에는 저항 변화를 이용하여 데이터를 기록하거나 지우는 메모리 장치에 대한 연구가 활발히 진행되고 있다. 저항을 이용한 메모리 장치는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(ReRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등을 포함한다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 비트라인들과 회로 영역이 연결되는 영역의 상부에 추가 배치되는 메모리 셀들을 포함하는 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 방향으로 연장되는 복수의 비트라인들, 상기 비트라인들 하부에 배치되며, 상기 비트라인들에 연결되는 복수의 하부 메모리 셀들, 및 상기 비트라인들 상부에 배치되며, 상기 비트라인들에 연결되는 복수의 상부 메모리 셀들을 포함하며, 상기 제1 방향에서 교대로 배치되는 복수의 셀 어레이 영역들 및 복수의 비트라인 컨택 영역들을 포함하며, 상기 셀 어레이 영역들에는 상기 상부 메모리 셀들 및 상기 하부 메모리 셀들이 배치되고, 상기 비트라인 컨택 영역들 중 적어도 하나에는 상기 상부 메모리 셀들만 배치된다.
본 발명의 일 실시예에 따른 메모리 장치는, 기판의 상면으로부터 서로 다른 높이에 배치되며, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 비트라인들, 상기 기판의 상면에 수직하는 방향에서 상기 비트라인들과 다른 높이에 배치되며, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 워드라인들, 상기 기판의 상면에 수직하는 방향에서 서로 인접하는 상기 비트라인들과 상기 워드라인들 사이에 배치되는 메모리 셀들을 각각 포함하는 복수의 메모리 층들을 포함하며, 상기 메모리 층들 중에서 최상단 메모리 층에 포함되는 메모리 셀들의 개수는, 상기 메모리 층들 중에서 나머지 메모리 층들 각각에 포함되는 메모리 셀들의 개수보다 많다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 단위 영역들을 포함하는 기판, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 비트라인들, 상기 비트라인들과 상기 기판의 상면 사이에서, 상기 기판의 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 하부 워드라인들, 상기 비트라인들 상부에서 상기 제2 방향으로 연장되는 상부 워드라인들, 상기 상부 워드라인들에 연결되는 복수의 상부 워드라인 컨택들을 포함하며, 상기 단위 영역들 사이에 배치되는 워드라인 컨택 영역들, 및 상기 비트라인들과 상기 하부 워드라인들 사이, 및 상기 비트라인들과 상기 상부 워드라인들 사이에 배치되는 복수의 메모리 셀들을 포함하며, 상기 상부 워드라인들의 개수는 상기 하부 워드라인들의 개수보다 많다.
본 발명의 일 실시예에 따르면, 메모리 장치는 제1 방향으로 연장되는 비트라인들 및 제1 방향과 교차하는 제2 방향으로 연장되는 워드라인들을 포함하며, 메모리 셀들은 비트라인들과 워드라인들 사이에 배치될 수 있다. 비트라인들은 비트라인 컨택 영역에서 비트라인 컨택들을 통해 회로 소자들과 연결될 수 있으며, 비트라인 컨택 영역에서 비트라인들의 상부에는 메모리 셀들이 추가로 배치될 수 있다. 따라서 메모리 장치의 집적도를 높일 수 있으며, 추가로 배치된 메모리 셀들을 리던던시 또는 테스트 용으로 활용하여 메모리 장치의 신뢰성을 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 메모리 장치에서 메모리 셀들의 배치 형태를 설명하기 위해 제공되는 도면들이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 적층 구조를 설명하기 위해 제공되는 도면이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치의 평면 구조를 설명하기 위해 제공되는 비교예의 도면이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치의 평면 구조를 대략적으로 나타낸 도면이다.
도 11은 도 10의 A1 영역을 확대 도시한 사시도이다.
도 12는 도 11의 I-I` 방향의 단면을 나타낸 도면이다.
도 13은 도 10의 B1 영역을 확대 도시한 사시도이다.
도 14는 도 13의 II-II` 방향의 단면을 나타낸 도면이다.
도 15는 도 10의 C1 영역을 확대 도시한 사시도이다.
도 16은 도 15의 III-III` 방향의 단면을 나타낸 도면이다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치의 평면 구조를 대략적으로 나타낸 도면이다.
도 18은 도 17의 C2 영역을 확대 도시한 사시도이다.
도 19는 도 18의 IV-IV` 방향의 단면을 나타낸 도면이다.
도 20 및 도 21은 본 발명의 일 실시예에 따른 메모리 장치의 평면 구조를 대략적으로 나타낸 도면들이다.
도 22 및 도 23은 본 발명의 일 실시예에 따른 메모리 장치의 동작 설명하기 위해 제공되는 도면들이다.
도 24는 본 발명의 일 실시예에 따른 메모리 장치의 평면 구조를 대략적으로 나타낸 도면이다.
도 25는 도 24의 V-V` 방향의 단면을 나타낸 도면이다.
도 26은 도 24의 VI-VI` 방향의 단면을 나타낸 도면이다.
도 27은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 메모리 장치에서 메모리 셀들의 배치 형태를 설명하기 위해 제공되는 도면들이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 적층 구조를 설명하기 위해 제공되는 도면이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치의 평면 구조를 설명하기 위해 제공되는 비교예의 도면이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치의 평면 구조를 대략적으로 나타낸 도면이다.
도 11은 도 10의 A1 영역을 확대 도시한 사시도이다.
도 12는 도 11의 I-I` 방향의 단면을 나타낸 도면이다.
도 13은 도 10의 B1 영역을 확대 도시한 사시도이다.
도 14는 도 13의 II-II` 방향의 단면을 나타낸 도면이다.
도 15는 도 10의 C1 영역을 확대 도시한 사시도이다.
도 16은 도 15의 III-III` 방향의 단면을 나타낸 도면이다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치의 평면 구조를 대략적으로 나타낸 도면이다.
도 18은 도 17의 C2 영역을 확대 도시한 사시도이다.
도 19는 도 18의 IV-IV` 방향의 단면을 나타낸 도면이다.
도 20 및 도 21은 본 발명의 일 실시예에 따른 메모리 장치의 평면 구조를 대략적으로 나타낸 도면들이다.
도 22 및 도 23은 본 발명의 일 실시예에 따른 메모리 장치의 동작 설명하기 위해 제공되는 도면들이다.
도 24는 본 발명의 일 실시예에 따른 메모리 장치의 평면 구조를 대략적으로 나타낸 도면이다.
도 25는 도 24의 V-V` 방향의 단면을 나타낸 도면이다.
도 26은 도 24의 VI-VI` 방향의 단면을 나타낸 도면이다.
도 27은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(1)는 셀 영역(2), 주변 회로 영역(3) 및 패드 영역(4)을 가질 수 있다. 셀 영역(2)에는 메모리 셀들, 및 메모리 셀들에 연결되는 워드라인들과 비트라인들이 형성되며, 셀 영역(2)은 복수의 단위 영역들을 포함할 수 있다. 한편, 패드 영역(4)은 제어 커맨드 및 데이터 등을 입출력하기 위한 복수의 패드들이 형성되는 영역일 수 있으며, 주변 회로 영역(3)은 메모리 장치(1)의 동작에 필요한 다양한 회로들이 형성되는 영역일 수 있다.
실시예들에 따라 변형될 수 있으나, 셀 영역(2)에 포함되는 메모리 셀들은 복수의 층들에 배치될 수 잇다. 일례로, 서로 다른 층들에 배치되는 메모리 셀들 중 적어도 일부가, 워드라인들 또는 비트라인들을 공유할 수도 있다.
주변 회로 영역(3)은 디코더 회로, 읽기/쓰기 회로, 전원 회로, 및 디코더 회로, 읽기/쓰기 회로와 전원 회로 등을 제어하는 컨트롤 로직 등을 포함할 수 있다. 일례로 디코더 회로는 셀 영역(2)에 형성되는 메모리 셀들 중에서 적어도 하나를 선택 메모리 셀로 결정할 수 있으며, 읽기/쓰기 회로는 선택 메모리 셀의 데이터를 읽어오거나 선택 메모리 셀에 데이터를 기록할 수 있다. 일 실시예에서, 회로 영역(3)에 포함되는 회로들 중 적어도 일부는, 셀 영역(2)의 하부에 배치될 수도 있다. 이하, 도 2를 참조하여 설명하기로 한다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(1)에서 주변 회로 영역(3)의 적어도 일부가 셀 영역(2)의 하부에 배치될 수 있다. 일례로 셀 영역(2)의 하부에는, 워드라인들 및 비트라인들에 연결되는 디코더 회로, 데이터를 읽어오거나 기록하기 위한 읽기/쓰기 회로 등이 배치될 수 있다. 셀 영역(2)에 포함되는 워드라인들과 비트라인들에 연결되는 디코더 회로를 셀 영역(2)의 하부에 배치함으로써, 전기적 특성을 개선할 수 있다.
일 실시예에서 디코더 회로는 워드라인들에 연결되는 워드라인 디코더, 및 비트라인들에 연결되는 비트라인 디코더를 포함할 수 있다. 앞서 설명한 바와 같이 메모리 셀들은 셀 영역(2)에서 복수의 층들에 배치될 수 있으며, 서로 다른 층들에 배치되는 메모리 셀들은 서로 다른 워드라인들 또는 서로 다른 비트라인들에 연결될 수 있다. 셀 영역(2)에서 메모리 셀들과 워드라인들, 및 비트라인들은 크로스포인트 구조로 연결될 수 있다.
예를 들어, 상부 메모리 셀들은 상부 워드라인들에, 상부 메모리 셀들보다 하부 층에 배치되는 하부 메모리 셀들은 하부 워드라인들에 연결될 수 있다. 상부 워드라인들과 하부 워드라인들은 하나의 워드라인 디코더를 공유하거나, 또는 실시예들에 따라서는 서로 다른 워드라인 디코더들에 연결될 수도 있다. 실시예들에 따라, 서로 다른 워드라인 디코더들은 하나의 읽기/쓰기 회로에 연결될 수도 있다.
일례로, 셀 영역(2)은 주변 회로 영역(3) 상에 순차적으로 적층되는 하부 워드라인들, 하부 메모리 셀들, 비트라인들, 상부 메모리 셀들, 상부 워드라인들을 포함할 수 있다. 하부 워드라인들과 주변 회로 영역(3) 사이에는 다른 워드라인들, 비트라인들, 및 메모리 셀들이 존재하지 않으므로, 하부 워드라인들은 별다른 제약 없이 주변 회로 영역(3)에 연결될 수 있다.
반면, 비트라인들과 상부 워드라인들은 메모리 셀들 및 하부 워드라인들의 간섭을 피해 주변 회로 영역(3)에 연결되어야 할 수 있다. 일례로, 비트라인들과 주변 회로 영역(3)이 연결되는 비트라인 컨택 영역에는 메모리 셀들이 배치되지 않을 수 있다. 본 발명의 일 실시예에서는, 비트라인 컨택 영역에서 하부 메모리 셀들을 생략하고, 상부 메모리 셀들은 그대로 배치함으로써 메모리 장치(1)의 집적도를 개선할 수 있다. 또한 비트라인 컨택 영역에 배치되는 상부 메모리 셀들을 리던던시 또는 테스트 용도로 활용함으로써, 메모리 장치(1)의 신뢰도를 개선할 수도 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도이다.
본 발명의 일 실시예에 따른 메모리 장치(10)는 메모리 컨트롤러(20)와 메모리 셀 어레이(30)를 포함할 수 있다. 메모리 컨트롤러(20)는 디코더 회로(21, 22), 읽기/쓰기 회로(23), 및 컨트롤 로직(24) 등을 포함할 수 있다. 메모리 셀 어레이(30)는 복수의 메모리 셀들을 포함할 수 있다. 디코더 회로(21, 22)는 워드라인(WL)을 통해 복수의 메모리 셀들과 연결되는 워드라인 디코더(21) 및 비트라인(BL)을 통해 복수의 메모리 셀들과 연결되는 비트라인 디코더(22)를 포함할 수 있다. 워드라인 디코더(21)와 비트라인 디코더(22) 및 읽기/쓰기 회로(23)의 동작은 컨트롤 로직(24)에 의해 제어될 수 있다. 일 실시예에서, 읽기/쓰기 회로(23)는 워드라인 디코더(21)와 비트라인 디코더(22)에 의해 특정된 적어도 하나의 선택 메모리 셀에 데이터를 기록하는 프로그램 회로와, 선택 메모리 셀로부터 데이터를 읽어오는 리드아웃 회로 등을 포함할 수 있다.
앞서 설명한 바와 같이, 워드라인 디코더(21)와 비트라인 디코더(22)는 메모리 셀 어레이(30)의 하부에 배치될 수 있다. 따라서, 워드라인들(WL)과 워드라인 디코더(21) 및 비트라인들(BL)과 비트라인 디코더(22)를 연결하는 배선을 좀 더 단순화할 수 있다. 실시예들에 따라, 읽기/쓰기 회로(23)도 워드라인 디코더(21) 및 비트라인 디코더(22)와 함께 메모리 셀 어레이(30)의 하부에 배치될 수 있다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 메모리 장치에서 메모리 셀들의 배치 형태를 설명하기 위해 제공되는 도면들이다. 도 4 내지 도 7는 메모리 장치에 포함되는 메모리 셀들과 워드라인들, 및 비트라인들을 간단하게 나타낸 도면들일 수 있다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 비교예를 나타낸 도면들일 수 있다. 도 4 및 도 5를 참조하면, 메모리 셀 어레이(40)는 제1 방향(Y축 방향)으로 연장되는 비트라인들(BL1-BLn), 제2 방향(X축 방향)으로 연장되는 워드라인들(LWL1-LWLm, UWL1-UWLm)을 포함할 수 있다. 제1 방향과 제2 방향은 서로 교차하는 방향이며, 일례로 서로 수직할 수 있다.
비트라인들(BL1-BLn)과 하부 워드라인들(LWL1-LWLm) 사이에는 하부 메모리 셀들(LMC)이 배치될 수 있으며, 비트라인들(BL1-BLn)과 상부 워드라인들(UWL1-UWLm) 사이에는 상부 메모리 셀들(UMC)이 배치될 수 있다. 하부 메모리 셀들(LMC)과 상부 메모리 셀들(UMC)은 같은 구조를 가질 수 있다.
예를 들어, 하부 메모리 셀들(LMC)과 상부 메모리 셀들(UMC) 각각은, 스위치 소자(SW)와 메모리 소자(ME)를 포함할 수 있다. 일 실시예에서, 스위치 소자(SW)는 PN 접합 다이오드, 쇼트키 다이오드, 및 오보닉 임계 스위치(OTS) 중 적어도 하나를 포함할 수 있다. 한편, 일 실시예에서, 메모리 소자(ME)는 칼코케나이드(Chalcogenide) 물질 및 초격자(Super-lattice) 등을 포함하는 상변화 물질로 형성될 수 있다. 다시 말해, 메모리 소자(ME)는 가열 시간 및 온도 등에 따라 비정질상과 결정질상 사이에서 상전이가 가능한 상변화 물질를 포함할 수 있다. 정보 저장 소자(ME)와 스위치 소자(SW)는 서로 직렬로 연결될 수 있다. 정보 저장 소자(ME)와 스위치 소자(SW)의 연결 순서는 한정되지 않으며 변형될 수 있다. 일례로, 워드라인들(LWL1-LWLm, UWL1-UWLm)과 비트라인들(BL1-BLn) 사이에 메모리 소자(ME)와 스위치 소자(SW)가 순서대로 연결될 수도 있다.
도 4 및 도 5를 참조하면, 적어도 일부 영역에는 하부 워드라인들(LWL1-LWLm)과 상부 워드라인들(UWL1-UWLm), 및 메모리 셀들(LMC, UMC)이 배치되지 않을 수 있다. 따라서, 도 4 및 도 5에 도시된 바와 같이, 일부 하부 워드라인들(LWL1-LWLm)과 상부 워드라인들(UWL1-UWLm) 사이에 상대적으로 큰 공간이 확보될 수 있다. 상기 공간은 비트라인들(BL1-BLm)이 비트라인 컨택(BC)을 통해 비트라인 디코더(41)와 연결되는 비트라인 컨택 영역일 수 있다.
도 6 및 도 7는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀 어레이(50)를 간단하게 나타낸 도면일 수 있다. 도 6 및 도 7을 참조하면, 메모리 셀 어레이(50)는 제1 방향(Y축 방향)으로 연장되는 비트라인들(BL1-BLn), 제2 방향(X축 방향)으로 연장되는 워드라인들(LWL1-LWLm, UWL1-UWLm)을 포함할 수 있다. 비트라인들(BL1-BLn)과 하부 워드라인들(LWL1-LWLm) 사이에는 하부 메모리 셀들(LMC)이 배치될 수 있으며, 비트라인들(BL1-BLn)과 상부 워드라인들(UWL1-UWLm) 사이에는 상부 메모리 셀들(UMC)이 배치될 수 있다. 하부 메모리 셀들(LMC)과 상부 메모리 셀들(UMC)은 같은 구조를 가질 수 있다. 메모리 셀들(LMC, UMC) 각각은, 메모리 소자(ME)와 스위치 소자(SW)를 포함할 수 있다. 앞서 설명한 바와 같이, 메모리 소자(ME)와 스위치 소자(SW)의 연결 순서는 한정되지 않으며 변형될 수 있다. 또한, 하부 메모리 셀들(LMC)과 상부 메모리 셀들(UMC)에서 메모리 소자(ME)와 스위치 소자(SW)의 연결 순서가 서로 다를 수도 있다.
도 6 및 도 7을 참조하면, 본 발명의 일 실시예에서는 비트라인들(BL1-BLn)이 비트라인 컨택(BC)을 통해 비트라인 디코더(51)와 연결되는 비트라인 컨택 영역에, 추가로 상부 워드라인들(UWLm+1, UWLm+2) 및 상부 메모리 셀들(UMC)이 배치될 수 있다. 다시 말해, 비트라인 컨택 영역에는, 상부 워드라인들(UWLm+1, UWLm+2)과 상부 메모리 셀들(UMC)만이 배치될 수 있다. 따라서, 도 4 및 도 5에 도시한 실시예들과 비교하여 메모리 장치의 집적도를 개선할 수 있다.
또는, 비트라인 컨택 영역에 배치되는 상부 메모리 셀들(UMC)을 리던던시 목적으로 활용하여 메모리 장치의 신뢰성을 개선할 수도 있다. 비트라인 컨택 영역에 배치되는 상부 메모리 셀들(UMC)이 추가되는 상부 워드라인들(UWLm+1, UWLm+2)에 연결되므로, 비트라인 컨택 영역에 배치되는 상부 메모리 셀들(UMC)을 워드라인 리던던시에 활용할 수 있다. 일례로, 하부 워드라인들(LWL1-LWLm) 및 상부 워드라인들(UWL1-UWLm) 중에서 불량으로 판단되는 워드라인이 발견되면, 해당 워드라인을 비트라인 컨택 영역에 추가된 상부 워드라인들(UWLm+1, UWLm+2)으로 대체할 수 있다.
일 실시예에서, 비트라인 컨택 영역에 배치되는 상부 메모리 셀들(UMC)은 테스트 목적으로 활용될 수도 있다. 메모리 장치를 제조한 후 진행되는 테스트 공정에서 일반 메모리 셀들이 아닌, 비트라인 컨택 영역에 배치되는 상부 메모리 셀들(UMC)을 대상으로 테스트를 진행함으로써, 일반 메모리 셀들에 가해지는 스트레스를 최소화할 수 있다. 따라서, 메모리 장치의 신뢰성을 개선할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 적층 구조를 설명하기 위해 제공되는 도면이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 복수의 층들(110-150)을 포함할 수 있다. 복수의 층들(110-150)은 하부 메모리 층(110)과 상부 메모리 층(120), 비트라인 층(130), 하부 워드라인 층(140) 및 상부 워드라인 층(150) 등을 포함할 수 있다. 비트라인 층(130)은 복수의 비트라인들(BL)을 포함하며, 하부 워드라인 층(140)은 복수의 하부 워드라인들(LWL)을 포함하고, 상부 워드라인 층(150)은 복수의 상부 워드라인들(UWL)을 포함할 수 있다.
하부 메모리 층(110)은 복수의 하부 메모리 셀들을 포함하며, 비트라인 층(130)과 하부 워드라인 층(140) 사이에 배치될 수 있다. 하부 메모리 셀들 각각은 비트라인들(BL) 중 적어도 하나, 및 하부 워드라인들(LWL) 중 적어도 하나에 연결될 수 있다. 상부 메모리 층(120)은 복수의 상부 메모리 셀들을 포함하며, 비트라인 층(130)과 상부 워드라인 층(150) 사이에 배치될 수 있다. 상부 메모리 셀들 각각은 비트라인들(BL) 중 적어도 하나, 및 상부 워드라인들(LWL) 중 적어도 하나에 연결될 수 있다. 상부 메모리 셀들과 하부 메모리 셀들은 비트라인들(BL)을 공유할 수 있다. 예를 들어, 비트라인들(BL) 각각의 상면에 상부 메모리 셀들에 연결되고, 비트라인들(BL) 각각의 하면에는 하부 메모리 셀들이 연결될 수 있다.
실시예들에 따라서, 비트라인들(BL)의 상면과 하면 중 어느 하나에만 메모리 셀들이 연결될 수도 있다. 다시 말해, 비트라인들(BL)이 비트라인들(BL)의 상부에 배치되는 상부 메모리 셀들과 비트라인들(BL)의 하부에 배치되는 하부 메모리 셀들에 의해 공유되지 않을 수 있다. 이 경우, 하부 메모리 층(110)에 배치되는 하부 메모리 셀들과, 상부 메모리 층(120)에 배치되는 상부 메모리 셀들이 서로 다른 비트라인들(BL)에 연결될 수 있다.
메모리 장치(100)는 복수의 단위 영역들(UA)을 포함할 수 있다. 단위 영역들(UA)은 제1 방향(Y축 방향)과 제2 방향(X축 방향)을 따라 배치되는 영역들일 수 있다. 단위 영역들(UA) 각각에서 비트라인들(BL)은 제1 방향으로, 상부 워드라인들(UWL)과 하부 워드라인들(LWL)은 제2 방향으로 연장될 수 있다.
단위 영역들(UA) 각각에서, 비트라인들(BL)의 개수는 상부 워드라인들(UWL) 및/또는 하부 워드라인들(LWL)의 개수와 다를 수 있다. 일례로, 상부 워드라인들(UWL)의 개수는 비트라인들(BL)의 개수보다 많을 수 있으며, 하부 워드라인들(LWL)의 개수 역시 비트라인들(BL)의 개수보다 많을 수 있다. 예를 들어, 상부 워드라인들(UWL)의 개수 및/또는 하부 워드라인들(LWL)의 개수는 비트라인들(BL)의 개수의 2배와 같을 수 있다. 또한 일 실시예에서, 단위 영역들(UA) 각각의 제1 방향에서의 길이는, 제2 방향에서의 길이보다 클 수 있으며, 일례로 2배 이상일 수 있다.
또한, 상부 워드라인들(UWL) 및 하부 워드라인들(LWL) 중에서 데이터를 저장하는 메모리 셀들에 연결되는 워드라인들의 개수가, 실제 데이터를 저장하는 메모리 셀들에 연결되는 비트라인들(BL)의 개수보다 많을 수 있다. 다시 말해, 리던던시 또는 테스트 목적으로 활용되는 메모리 셀들을 제외하고, 데이터를 저장하는 메모리 셀들에 연결되는 워드라인들의 개수가, 데이터를 저장하는 메모리 셀들에 연결되는 비트라인들(BL)의 개수보다 많을 수 있다. 일례로, 데이터를 저장하는 메모리 셀들에 연결되는 워드라인들의 개수는, 데이터를 저장하는 메모리 셀들에 연결되는 비트라인들(BL)의 개수의 2배 또는 그 이상일 수 있다.
한편, 하부 메모리 층(110)은 셀 어레이 영역들(111, 112)과 비트라인 컨택 영역들(113-115)을 포함할 수 있다. 셀 어레이 영역들(111, 112)과 비트라인 컨택 영역들(113-115)은 제1 방향에서 교대로 배치될 수 있다. 일례로 하부 메모리 셀들은 셀 어레이 영역들(111, 112)에만 배치되고, 비트라인 컨택 영역들(113-115)에는 배치되지 않을 수 있다. 따라서, 하부 워드라인들(UWL)도 셀 어레이 영역들(111, 112)에만 배치될 수 있다.
비트라인 컨택 영역들(113-115)은 비트라인들(BL)이 제3 방향(Z축 방향)으로 연장되는 비트라인 컨택들과 연결되는 영역들일 수 있다. 비트라인들(BL)에 연결되는 비트라인 컨택들은, 하부 메모리 층(110) 및 하부 워드라인 층(140)의 하부에 위치한 회로 소자들과 연결될 수 있다. 따라서, 비트라인들(BL)과 비트라인 컨택들을 연결하기 위한 공간 확보를 위해, 비트라인 컨택 영역들(113-115)에는 하부 메모리 셀들 및 하부 워드라인들(LWL)이 배치되지 않을 수 있다.
하부 메모리 층(110)은 복수의 하부 단위 영역들(LUA)로 구분될 수 있다. 복수의 하부 단위 영역들(LUA) 사이에서 하부 워드라인들(LWL)은 분리될 수 있다. 또한 복수의 하부 단위 영역들(LUA) 사이에는 워드라인 컨택 영역들(116, 117)이 배치될 수 있다.
비트라인 층(130)은 복수의 단위 영역들(UA)로 구분될 수 있다. 비트라인 층(130)을 구분하는 단위 영역들(UA)은, 하부 단위 영역들(LUA)에 대응할 수 있다. 예를 들어, 단위 영역들(UA) 사이의 공간은, 하부 단위 영역들(LUA) 사이에 배치되는 워드라인 컨택 영역들(116, 117)에 대응할 수 있다.
상부 메모리 층(120)은 제1 방향에서 교대로 배치되는 셀 어레이 영역들(121, 122)과 비트라인 컨택 영역(123)을 포함할 수 있다. 상부 메모리 셀들과 상부 워드라인들(UWL)은 셀 어레이 영역들(121, 122)에만 배치되고, 비트라인 컨택 영역(123)에는 배치되지 않을 수 있다. 다만, 상부 메모리 층(120)에서 비트라인 컨택 영역(123)에는 비트라인들(BL)에 연결되는 비트라인 컨택들이 배치되지 않을 수 있으며, 이 경우 비트라인 컨택 영역(123)에도 상부 메모리 셀들과 상부 워드라인들(UWL)이 배치될 수 있다.
상부 메모리 층(120)은 복수의 상부 단위 영역들(UUA)을 포함하며, 상부 단위 영역들(UUA)과 하부 단위 영역들(LUA)은 제2 방향에서 지그재그로 배치될 수 있다. 예를 들어, 상부 단위 영역들(UUA) 사이의 공간이, 하부 단위 영역들(LUA)의 중앙에 위치할 수 있다.
상부 단위 영역들(UUA) 각각에 포함되는 워드라인 컨택 영역들(126, 127)은, 하부 단위 영역들(LUA) 사이의 워드라인 컨택 영역들(116, 117)에 대응할 수 있다. 또한, 상부 단위 영역들(UUA) 각각에 포함되는 워드라인 컨택 영역들(126, 127)의 하부에는, 비트라인들(BL)이 배치되지 않을 수 있다. 따라서, 상부 워드라인들(UWL)에 연결되는 워드라인 컨택들이, 상부 메모리 층(120)의 워드라인 컨택 영역들(126, 127)과, 하부 메모리 층(110)의 워드라인 컨택 영역들(116, 117)을 통해 하부 워드라인 층(140) 하부의 회로 소자들과 연결될 수 있다.
도 8에 도시한 일 실시예에서, 상부 메모리 층(120)은 메모리 장치(100)에 포함되는 메모리 층들 중 최상단에 위치하는 층일 수 있으며, 하부 메모리 층(110)의 아래에는 메모리 층들이 추가로 더 배치될 수 있다. 본 발명의 일 실시예에서, 최상단에 위치한 메모리 층을 제외한 다른 메모리 층들에서는, 비트라인 컨택과 비트라인들(BL)의 연결을 위한 공간을 확보해야 하므로 비트라인 컨택 영역들(113-115)에 메모리 셀들이 배치되지 않을 수 있다. 반면, 최상단에 위치한 메모리 층에서는 비트라인들(BL)과 비트라인 컨택의 연결에 대한 제약 없이, 메모리 셀들이 배치될 수 있다.
한편, 실시예들에 따라, 상부 워드라인 층(150)의 상부 및/또는 하부 워드라인 층(110)의 하부에 메모리 셀들이 더 배치될 수 있다. 일 실시예에서 상부 워드라인 층(150)의 상부에 배치되는 메모리 셀들은, 상부 메모리 층(120)에 포함되는 상부 메모리 셀들과 상부 워드라인들(UWL)을 공유할 수도 있다. 또는, 상부 워드라인 층(150)의 상부에 별도의 워드라인들을 추가로 형성하고, 추가 형성된 워드라인들에 연결되도록 메모리 셀들을 더 배치할 수도 있다. 하부 워드라인 층(110)의 하부에 추가 배치되는 메모리 셀들도 상기와 유사하게, 하부 메모리 셀들과 하부 워드라인들(LWL)을 공유하거나 또는 공유하지 않을 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치의 평면 구조를 설명하기 위해 제공되는 비교예의 도면이다.
도 9는 메모리 장치(200)에서 메모리 셀들의 하부에 배치되는 주변 회로 영역의 일부를 나타낸 평면도일 수 있다. 도 9를 참조하면, 주변 회로 영역은 단위 영역들(UA)로 구분될 수 있다. 단위 영역들(UA)은 제1 방향(Y축 방향)과 제2 방향(X축 방향)을 따라 배열될 수 있다. 제3 방향(Z축 방향)에서 주변 회로 영역의 상부에 메모리 셀들과 비트라인들, 및 워드라인들이 배치될 수 있다.
주변 회로 영역은, 비트라인 디코더 영역(201), 워드라인 디코더 영역(202, 203), 회로 영역(204), 워드라인 컨택 영역(205), 비트라인 컨택 영역(206) 등을 포함할 수 있다. 단위 영역들(UA) 사이에는 워드라인 컨택 영역(205)이 배치될 수 있으며, 단위 영역들(UA) 각각은 비트라인 컨택 영역(206)에 의해 제1 방향에서 분리되는 제1 단위 영역과 제2 단위 영역을 포함할 수 있다.
비트라인 디코더 영역(201)에는 비트라인 컨택들을 통해 비트라인들과 연결되는 비트라인 디코더가 배치될 수 있다. 일 실시예에서, 비트라인들은 제3 방향에서 주변 회로 영역의 상부에 배치되고 제1 방향으로 연장될 수 있다. 비트라인 디코더는 비트라인 컨택들에 연결되는 스위치 소자들 등을 포함할 수 있으며, 상기 스위치 소자들의 온/오프에 따라 비트라인들 중 적어도 하나가 선택될 수 있다.
워드라인 디코더 영역(202, 203)은 하부 워드라인 디코더 영역(202)과 상부 워드라인 디코더 영역(203)을 포함할 수 있다. 하부 워드라인 디코더 영역(202)에 배치되는 하부 워드라인 디코더는 워드라인 컨택들을 통해 하부 워드라인들에 연결되며, 상부 워드라인 디코더 영역(203)에 배치되는 상부 워드라인 디코더는 다른 워드라인 컨택들을 통해 상부 워드라인들에 연결될 수 있다.
하부 워드라인들과 상부 워드라인들은 제2 방향으로 연장될 수 있으며, 하부 워드라인들은 제3 방향에서 주변 회로 영역과 비트라인들 사이에 배치되고, 상부 워드라인들은 제3 방향에서 비트라인들 상에 배치될 수 있다. 하부 워드라인 디코더와 상부 워드라인 디코더는 워드라인 컨택들에 연결되는 스위치 소자들 등을 포함할 수 있으며, 상기 스위치 소자들의 온/오프에 따라 하부 워드라인들 및 상부 워드라인들 중 적어도 하나가 선택될 수 있다.
비트라인 컨택 영역(206)에는 비트라인들(207)에 연결되는 비트라인 컨택들이 형성될 수 있다. 또한 비트라인 디코더 영역(201)에 배치되는 소자들과 연결되는 회로 배선들(208)이 비트라인 컨택 영역(206)까지 연장될 수 있다. 도 9를 참조하면, 비트라인들(207) 각각의 폭(W1)은 회로 배선들(208) 각각의 폭(W2)보다 작을 수 있다. 회로 배선들(208) 각각의 폭(W2)을 줄이는 데에는 한계가 있으며, 단위 영역들(UA) 각각에 포함되는 비트라인들(BL)에 연결되는 비트라인 컨택들 전부를 하나의 비트라인 컨택 영역(206)에서 회로 배선들(208)과 연결하지 못할 수 있다.
본 발명의 일 실시예에서는, 단위 영역들(UA) 각각에 복수의 비트라인 컨택 영역들을 배치함으로써 비트라인 컨택들과 회로 배선들을 연결할 수 있다. 또한, 비트라인 컨택 영역들 중 적어도 하나에는, 비트라인들의 상부에 메모리 셀들을 배치할 수 있다. 따라서, 비트라인 컨택 영역들의 개수 증가에 따른 메모리 장치의 집적도 저하 문제를 해결할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치의 평면 구조를 대략적으로 나타낸 도면이다.
도 10은 메모리 장치(300)에서 메모리 셀들의 하부에 배치되는 주변 회로 영역의 일부를 나타낸 평면도일 수 있다. 도 10을 참조하면, 주변 회로 영역은 제1 방향(Y축 방향)과 제2 방향(X축 방향)을 따라 배열되는 단위 영역들(UA)을 포함할 수 있다. 제3 방향(Z축 방향)에서 주변 회로 영역의 상부에 메모리 셀들과 비트라인들, 및 워드라인들이 배치될 수 있다.
주변 회로 영역은, 비트라인 디코더 영역(301), 워드라인 디코더 영역(302, 303), 회로 영역(304), 워드라인 컨택 영역(305), 비트라인 컨택 영역(306) 등을 포함할 수 있다. 단위 영역들(UA) 사이에는 워드라인 컨택 영역(305)이 배치될 수 있으며, 단위 영역들(UA) 각각은 비트라인 컨택 영역(306)에 의해 제1 방향에서 분리되는 제1 단위 영역과 제2 단위 영역을 포함할 수 있다. 비트라인 디코더 영역(301), 워드라인 디코더 영역(302, 303), 회로 영역(304), 워드라인 컨택 영역(305), 및 비트라인 컨택 영역(306)은, 단위 영역들(UA) 각각에서 제1 비트라인 컨택 영역(306A)의 중심을 기준으로 회전 대칭 구조를 가질 수 있다.
비트라인 디코더 영역(301)에는 비트라인 디코더가 배치될 수 있으며, 워드라인 디코더 영역(302, 303)에는 하부 워드라인 디코더 및 상부 워드라인 디코더가 배치될 수 있다. 회로 영역(304)에는 비트라인 디코더, 하부 워드라인 디코더, 및 상부 워드라인 디코더 중 적어도 하나에 연결되는 회로가 배치될 수 있다. 예를 들어, 프리차지 회로, 센스 앰프 등이 회로 영역(304)에 배치될 수 있다.
도 10을 참조하면, 상부 워드라인 디코더가 하부 워드라인 디코더에 비해 워드라인 컨택 영역(305)에 더 가까이 배치될 수 있다. 하부 워드라인 디코더는 하부 워드라인 컨택들을 통해 주변 회로 영역과 비트라인들 사이에 배치되는 하부 워드라인들에 연결될 수 있다. 따라서, 하부 워드라인 디코더를 배치함에 있어서 별다른 제약이 없을 수 있다. 반면 상부 워드라인 디코더에 연결되는 상부 워드라인 컨택들은 비트라인들과 하부 워드라인들 및 하부 메모리 셀들과의 간섭 없이 제3 방향으로 연장되어야 할 수 있다. 따라서, 상부 워드라인 컨택들은 단위 영역들(UA) 사이의 워드라인 컨택 영역들(305)에 배치되며, 상부 워드라인 디코더를 워드라인 컨택 영역(305)에 가까이 배치함으로써 저항 특성 등을 최적화할 수 있다. 제3 방향에서 하부 워드라인 컨택들은 상부 워드라인 컨택들보다 짧을 수 있다.
한편, 앞서 도 8을 참조하여 설명한 바와 같이, 하부 워드라인들은 제2 방향에서 단위 영역들(UA) 내에 배치될 수 있다. 반면, 상부 워드라인들은 제2 방향에서 인접한 한 쌍의 단위 영역들(UA) 사이의 경계를 가로지르며, 단위 영역들(UA) 각각의 중앙에 인접한 영역에서 제2 방향으로 분리될 수 있다. 일례로, 제1 방향에서 같은 위치에 배치되고 상부 워드라인들은 하부 워드라인 디코더 영역(302)과 회로 영역(304) 사이의 경계 상에서 제2 방향으로 서로 분리될 수 있다.
본 발명의 일 실시예에서는 하부 워드라인 디코더와 상부 워드라인 디코더를 적절히 배치함으로써, 메모리 셀들 간의 스큐(skew)를 최소화할 수 있다. 예를 들어, 하부 워드라인 디코더를 상대적으로 단위 영역들(UA) 각각의 중앙에 가까이 배치하고, 상부 워드라인 디코더를 단위 영역들(UA) 사이의 경계에 가까이 배치할 수 있다. 다시 말해, 하부 워드라인 디코더는 상부 워드라인 디코더에 비해 단위 영역들(UA) 각각의 중앙에 가까이 배치되며, 상부 워드라인 디코더는 하부 워드라인 디코더에 비해 단위 영역들(UA) 사이의 경계에 가까이 배치될 수 있다.
하부 워드라인 디코더는 하부 워드라인 컨택들을 통해 하부 워드라인들에 연결되며, 하부 워드라인 컨택들은 하부 워드라인 디코더 영역(302) 또는 그 주변에 배치될 수 있다. 마찬가지로, 상부 워드라인 디코더는 상부 워드라인 컨택들을 통해 상부 워드라인들에 연결되며, 상부 워드라인 컨택들은 단위 영역들(UA) 사이의 워드라인 컨택 영역(305)에 배치될 수 있다. 따라서, 하부 워드라인 디코더와 하부 워드라인 컨택들 사이의 거리, 및 상부 워드라인 디코더와 상부 워드라인 컨택들 사이의 거리를 감소시킬 수 있다.
또한, 하부 워드라인 디코더의 배치로 인해 하부 워드라인 컨택들이 하부 워드라인들의 중앙에 가까이 배치되고, 상부 워드라인 디코더의 배치로 인해 상부 워드라인 컨택들이 상부 워드라인들의 중앙에 가까이 배치될 수 있다. 따라서, 하부 메모리 셀들 간의 스큐 및 상부 메모리 셀들 간의 스큐가 최소화될 수 있다.
도 10을 참조하면, 하부 워드라인 디코더 영역(302)은 제2 방향에서 단위 영역들(UA) 사이의 경계보다 단위 영역들(UA) 각각의 중앙에 더 가까이 배치될 수 있다. 한편 상부 워드라인 디코더 영역(303)은 제2 방향에서 단위 영역들(UA) 각각의 중앙보다 단위 영역들(UA) 사이의 경계에 더 가까이 배치될 수 있다. 따라서, 상부 워드라인들에 연결되는 상부 워드라인 컨택들이 배치되는 워드라인 컨택 영역(305)과 상부 워드라인 디코더 영역(303) 사이의 거리를 단축시킬 수 있다. 하부 워드라인들에 연결되는 하부 워드라인 컨택들은, 하부 워드라인 디코더 영역(302) 또는 그 주변에 형성될 수 있다.
도 10에 도시한 일 실시예에서는, 단위 영역들(UA) 각각에 복수의 비트라인 컨택 영역들(306)이 배치될 수 있다. 비트라인 컨택 영역들(306)은 제2 방향에서 단위 영역들(UA) 각각을 벗어나지 않도록 형성될 수 있다. 다시 말해, 제2 방향에서 비트라인 컨택 영역들(306) 각각의 길이는 단위 영역들(UA) 각각의 길이와 같거나 그보다 작을 수 있다.
단위 영역들(UA) 각각에서 메모리 셀들이 배치되는 셀 어레이 영역들과, 비트라인 컨택 영역들(306)이 제1 방향을 따라 교대로 배치될 수 있다. 비트라인 컨택 영역들(306)은 단위 영역들(UA) 각각을 제1 단위 영역과 제2 단위 영역으로 나누는 제1 비트라인 컨택 영역(306A), 및 제2 비트라인 컨택 영역(306B)을 포함할 수 있다. 제2 비트라인 컨택 영역(306B)은 제2 방향으로 연장되며, 제1 방향에서 비트라인 디코더 영역(301)의 적어도 일부와 중첩될 수 있다. 제2 방향에서 비트라인 디코더 영역(301)의 길이는 비트라인 컨택 영역들(306) 각각의 길이보다 길 수 있다.
비트라인 컨택 영역들(306) 중 적어도 하나는 제2 방향에서 워드라인 컨택 영역(305) 사이에 배치될 수 있다. 일례로 제2 비트라인 컨택 영역(306B)은 제2 방향에서 워드라인 컨택 영역(305) 사이에 배치될 수 있다. 반면, 제1 비트라인 컨택 영역(306A)은 제2 방향에서 워드라인 컨택 영역(305)과 접하지 않을 수 있다. 일례로, 도 10을 참조하면, 워드라인 컨택 영역(305)은 제1 방향에서 제1 비트라인 컨택 영역(306A)까지 연장되지 않을 수 있다.
도 11은 도 10의 A1 영역을 확대 도시한 사시도이며, 도 12는 도 11의 I-I` 방향의 단면을 나타낸 도면이다.
도 11 및 도 12를 참조하면, 메모리 장치(300)는 반도체 기판(310)에 형성되는 복수의 회로 소자들(311A)을 갖는 주변 회로 영역(P), 및 복수의 메모리 셀들(330, 350)을 갖는 셀 영역(C)을 포함할 수 있다. 셀 영역(C)은 제1 방향(Y축 방향)으로 연장되는 복수의 비트라인들(340), 및 제2 방향(X축 방향)으로 연장되는 복수의 워드라인들(320, 360)을 포함할 수 있다.
일례로 셀 영역(C)은 제3 방향(Z축 방향)에서 비트라인들(340)의 하부에 배치되는 하부 워드라인들(320)과, 비트라인들(340)의 상부에 배치되는 상부 워드라인들(360)을 포함할 수 있다. 비트라인들(340)과 하부 워드라인들(320) 사이에는 하부 메모리 셀들(330)이 배치될 수 있으며, 비트라인들(340)과 상부 워드라인들(360) 사이에는 상부 메모리 셀들(350)이 배치될 수 있다.
회로 소자들(311A)은 제1 방향 및 제2 방향 중 적어도 하나에서 소자 분리막(312A)에 인접할 수 있으며, 소자 컨택(313A)을 통해 회로 배선들(314A)과 연결될 수 있다. 회로 소자들(311A)은 층간 절연층(315)에 의해 커버될 수 있다. 도 11은 도 10의 A1 영역에 대한 확대 사시도일 수 있으며, 회로 소자들(311A)은 하부 워드라인들(320)에 연결되는 하부 워드라인 디코더를 제공할 수 있다.
하부 워드라인들(320)은 가열 전극층(321)과 연결될 수 있다. 도 11에 도시한 일 실시예에서 가열 전극층(321)은 제2 방향으로 인접한 한 쌍의 하부 메모리 셀들(330)에 연결되는 것으로 도시되었으나, 이는 실시예일뿐이며 반드시 이와 같은 형태로 한정되지는 않는다. 예를 들어, 하부 메모리 셀들(330) 각각이 하나의 가열 전극층(321)에 연결될 수도 있다. 한편, 가열 전극층(321)과 하부 워드라인들(320)을 형성하는 과정에서, 리세스부(317)가 형성될 수 있다.
가열 전극층(321)은 하부 절연 패턴(322)에 의해 서로 분리될 수 있다. 가열 전극층(321)의 내부에는 절연 스페이서(323), 및 내부 절연층들(324, 325)이 배치될 수 있다. 하부 절연 패턴(322)과 절연 스페이서(323), 및 내부 절연층들(324, 325)은 실리콘 산화물 또는 실리콘 질화물 등으로 형성될 수 있다.
하부 메모리 셀들(330) 각각은 가열 전극층(321)과 접하는 가변 저항층(331), 가변 저항층(331) 상에 순차적으로 적층되는 제1 전극층(332)과 선택 소자층(334), 및 제2 전극층(336) 등을 포함할 수 있다. 실시예들에 따라, 선택 소자층(334)과 제1 전극층(332) 사이, 및 선택 소자층(334)과 제2 전극층(336) 사이에는 제1 인터페이스층(333)과 제2 인터페이스층(335)이 각각 배치될 수 있다.
가변 저항층(331)은 가열 전극층(321)에서 전달되는 열에 의해 상변화가 발생할 수 있는 물질로 형성될 수 있다. 일례로, 가변 저항층(331)은 칼코게나이드 물질인 Ge-Sb-Te(GST) 등을 포함할 수 있다. 또는, 가변 저항층(331)은 칼코게나이드 물질로서, Si, Ge, Sb, Te, Bi, In, Sn, 및 Se 중에서 선택된 적어도 2 개의 원소를 포함하는 물질로 형성될 수도 있다.
선택 소자층(334)은 그 양단에 인가되는 전압의 크기에 따라 저항이 변하는 물질을 포함할 수 있으며, 예를 들어 오보닉 선택 스위칭(Ovonic Threshold Switching, OTS) 물질을 포함할 수 있다. OTS 물질은 칼코게나이드 스위칭 물질을 포함할 수 있다. 일 실시예에서, 선택 소자층(334)은 Si, Te, As, Ge, In, 또는 이들 원소의 조합을 포함하거나, 또는 질소를 더 포함할 수도 있다. 선택 소자층(334)의 구성 물질은 상기 예시한 바에 한정되지 않으며, 소자를 선택할 수 있는 기능을 할 수 있는 다양한 물질층을 포함할 수 있다.
비트라인들(340)의 상부에는 상부 메모리 셀들(350)과 가열 전극층(361), 및 상부 워드라인들(360)이 배치될 수 있다. 도 11 및 도 12를 참조하면 상부 워드라인들(360)에는 가열 전극층(361)이 연결되며, 가열 전극층(361)은 상부 절연 패턴(362)에 의해 서로 분리될 수 있다. 가열 전극층(361)의 내부에는 절연 스페이서(363), 및 내부 절연층들(364, 365)이 배치될 수 있다.
상부 메모리 셀들(350)은 하부 메모리 셀들(330)과 같은 구조를 가질 수 있다. 예를 들어, 상부 메모리 셀들(350) 각각은 가열 전극층(361)과 접하는 가변 저항층(351), 가변 저항층(351) 아래에 순차적으로 배치되는 제1 전극층(352)과 선택 소자층(354), 및 제2 전극층(356) 등을 포함할 수 있다. 하부 메모리 셀들(330)과 마찬가지로, 선택 소자층(354)과 제1 전극층(352) 사이, 및 선택 소자층(354)과 제2 전극층(356) 사이에는 제1 인터페이스층(353)과 제2 인터페이스층(355)이 각각 배치될 수 있다.
도 13은 도 10의 B1 영역을 확대 도시한 사시도이고, 도 14는 도 13의 II-II` 방향의 단면을 나타낸 도면이다.
B1 영역은 워드라인 컨택 영역(305)과 중첩되는 영역일 수 있다. 워드라인 컨택 영역(305)은 상부 워드라인들(360)에 연결되며 제3 방향으로 연장되는 워드라인 컨택들(WC)이 배치되는 영역일 수 있다. 앞서 도 8 및 도 10을 참조하여 설명한 바와 같이, 제2 방향에서 하부 워드라인들(320)과 상부 워드라인들(360)은 지그재그로 배치될 수 있다. 예를 들어, 하부 워드라인들(320)은 워드라인 컨택 영역(305)에서 제2 방향을 따라 분리되고, 상부 워드라인들(360)은 워드라인 컨택 영역(305)에서 연속적으로 연장되며 워드라인 컨택들(WC)과 연결될 수 있다.
도 13 및 도 14를 참조하면, 워드라인 컨택 영역(305)에는 비트라인들(340), 하부 워드라인들(320), 및 메모리 셀들(330, 350)이 배치되지 않을 수 있다. 따라서, 워드라인 컨택 영역(305)에서 상부 워드라인들(360)에 연결되는 워드라인 컨택들(WC)이 주변 회로 영역(P)까지 연장될 수 있다. 실시예들에 따라서, 워드라인 컨택들(WC)은 제3 방향을 따라 복수의 층들로 구분될 수 있다.
워드라인 컨택들(WC)에 연결되는 회로 소자들(311B)은, 상부 워드라인들(360) 중 적어도 하나를 선택하기 위한 상부 워드라인 디코더를 제공할 수 있다. 상부 워드라인 디코더는 제2 방향에서 워드라인 컨택 영역(305)에 인접한 상부 워드라인 디코더 영역(303)에 배치될 수 있다. 따라서, 워드라인 컨택들(WC)과, 회로 소자들(311B)을 연결하기 위한 메탈 배선(314B) 및 소자 컨택(313B)의 설계를 간소화할 수 있다.
도 15는 도 10의 C1 영역을 확대 도시한 사시도이다. 도 16은 도 15의 III-III` 방향의 단면을 나타낸 도면이다.
C1 영역은 비트라인 컨택 영역들(306)과 중첩되는 영역일 수 있다. 비트라인 컨택 영역들(306A-306B: 306) 각각은 제2 방향으로 연장되는 영역일 수 있으며, 비트라인들(340)에 연결되는 비트라인 컨택들(BC)이 배치되는 영역일 수 있다. 비트라인들(340) 중 적어도 하나를 선택하는 비트라인 디코더와, 비트라인 컨택들(BC)의 연결 구조를 단순화하기 위해, 비트라인 컨택 영역들(306)은 제1 방향에서 비트라인 디코더 영역(301)에 인접할 수 있다.
본 발명의 일 실시예에 따르면, 비트라인 컨택 영역들(306) 중 적어도 하나에 상부 메모리 셀들(350)이 추가로 배치될 수 있다. 도 15 및 도 16을 참조하면, 비트라인 컨택 영역들(306)에는 비트라인 컨택들(BC)이 배치되는 공간을 확보하기 위하여 하부 메모리 셀들(330)이 형성되지 않는 반면, 상부 메모리 셀들(350)은 비트라인들(340)의 상부에 연결될 수 있다. 따라서, 메모리 장치(300)의 집적도를 개선할 수 있다.
비트라인 컨택 영역들(306) 각각에 배치되는 상부 메모리 셀들(350)은 다양한 목적으로 활용될 수 있다. 일례로, 제1 비트라인 컨택 영역(306A)에 배치되는 상부 메모리 셀들(350)은 더미 메모리 셀들일 수 있다. 반면, 제2 비트라인 컨택 영역(306B)에 배치되는 상부 메모리 셀들(350)은 일반 메모리 셀들과 같이 동작하거나, 리던던시 또는 테스트 목적으로 활용될 수 있다. 다만, 실시예들에 따라, 제1 비트라인 컨택 영역(306A)에 배치되는 상부 메모리 셀들(350) 역시 일반 메모리 셀들과 같이 동작하거나 리던던시, 테스트 목적 등으로 활용될 수도 있다.
비트라인 컨택들(BC)은 비트라인들(340)을 회로 소자들(311C)과 연결할 수 있다. 회로 소자들(311C)은 소자 분리막(312C)에 의해 서로 분리될 수 있으며, 비트라인 디코더를 제공할 수 있다. 앞서 설명한 바와 같이, 비트라인 컨택 영역들(306)을 비트라인 디코더 영역(301)과 인접하도록 배치함으로써, 비트라인 컨택들(BC)과 회로 소자들(311C)을 연결하는 소자 컨택(313C)과 회로 배선들(314C)의 설계 난이도를 낮출 수 있다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치의 평면 구조를 대략적으로 나타낸 도면이다.
도 17은 메모리 장치(400)에서 메모리 셀들의 하부에 배치되는 주변 회로 영역의 일부를 나타낸 평면도일 수 있다. 도 17을 참조하면, 주변 회로 영역은 제1 방향(Y축 방향)과 제2 방향(X축 방향)을 따라 배열되는 단위 영역들(UA)을 포함할 수 있다. 제3 방향(Z축 방향)에서 주변 회로 영역의 상부에 메모리 셀들과 비트라인들, 및 워드라인들이 배치될 수 있다.
주변 회로 영역은, 비트라인 디코더 영역(401), 워드라인 디코더 영역(402, 403), 회로 영역(404), 워드라인 컨택 영역(405), 비트라인 컨택 영역들(406A-406C: 406) 등을 포함할 수 있다. 비트라인 디코더 영역(401), 워드라인 디코더 영역(402, 403), 회로 영역(404), 워드라인 컨택 영역(405)의 배치 및 구성은 앞서 도 10을 참조하여 설명한 바와 유사할 수 있다.
도 17에 도시한 일 실시예에서는, 단위 영역들(UA) 각각에 복수의 비트라인 컨택 영역들(406)이 배치될 수 있다. 따라서, 단위 영역들(UA) 각각에서 메모리 셀들이 배치되는 셀 어레이 영역들과, 비트라인 컨택 영역들(406)이 제1 방향을 따라 교대로 배치될 수 있다.
비트라인 컨택 영역들(406)은 단위 영역들(UA) 각각을 제1 단위 영역과 제2 단위 영역으로 나누는 제1 비트라인 컨택 영역(406A)과, 제2 비트라인 컨택 영역(406B), 및 제3 비트라인 컨택 영역(406C)을 포함할 수 있다. 비트라인 컨택 영역들(406) 각각은 제2 방향으로 연장될 수 있다. 실시예에 따라, 제3 비트라인 컨택 영역(406C)은 비트라인 디코더 영역(401)의 경계를 따라서 제2 방향으로 연장될 수 있다.
일 실시예에서, 비트라인 컨택 영역들(406) 각각은 서로 다른 폭을 가질 수 있다. 일례로, 제2 비트라인 컨택 영역(406B)의 폭(T2)은, 제3 비트라인 컨택 영역(406C)의 폭(T3)보다 클 수 있다. 제1 비트라인 컨택 영역(406A)의 폭(T1)은, 제2 비트라인 컨택 영역(406B)의 폭보다 크거나 또는 같을 수 있다. 일례로, 제1 방향으로 인접한 한 쌍의 단위 영역들(UA) 사이의 경계와 가장 가까운, 제3 비트라인 컨택 영역(406C)의 폭(T3)이 가장 작을 수 있다. 비트라인 컨택 영역들(406) 각각의 폭은, 비트라인 컨택 영역들(406) 각각에 배치되는 비트라인 컨택들의 개수에 따라 결정될 수 있다.
앞서 도 9를 참조하여 설명한 바와 같이, 비트라인들(BL) 각각의 폭은, 비트라인 비트라인 디코더 영역(401)에 배치되는 소자들과 연결되는 회로 배선들의 폭보다 작을 수 있다. 상기 폭은 제2 방향에서 정의되는 폭일 수 있다. 일 실시예에서 비트라인들(BL) 각각의 폭은 회로 배선들 각각의 폭의 1/2 이하일 수 있다. 따라서, 비트라인들(BL) 각각을 비트라인 디코더 영역(401)에 배치되는 소자들에 연결하기 위한 회로 배선들을 배치하기 위하여 복수의 비트라인 컨택 영역들(406)이 필요할 수 있다.
일례로, 단위 영역들(UA) 각각에서 8N 개의 비트라인들(N은 자연수)이 제1 방향을 따라 연장되고 제2 방향으로 배열되는 경우를 가정하면, 좌측에 배치되는 4N 개의 비트라인들은 제2 단위 영역의 비트라인 디코더 영역(401)에 배치된 비트라인 디코더에 연결될 수 있다. 또한, 우측에 배치되는 4N 개의 비트라인들은 제1 단위 영역의 비트라인 디코더 영역(401)에 배치된 비트라인 디코더에 연결될 수 있다.
먼저 단위 영역들(UA) 각각에서 좌측에 배치되는 4N 개의 비트라인들 중에서 N개의 비트라인들은, 제3 비트라인 컨택 영역(406C)에 배치되는 N 개의 비트라인 컨택들에 연결될 수 있다. 또한 나머지 3N 개의 비트라인들 중에서 N 개의 비트라인들은 제1 비트라인 컨택 영역(406A)에 배치되는 N 개의 비트라인 컨택들과 연결될 수 있다. 마지막으로, 나머지 2N 개의 비트라인들은 제2 비트라인 컨택 영역(406B)에 배치되는 2N 개의 비트라인 컨택들과 연결될 수 있다.
마찬가지로, 단위 영역들(UA) 각각에서 우측에 배치되는 4N 개의 비트라인들 중 2N 개의 비트라인들은 제2 비트라인 컨택 영역(406B)에서 2N 개의 비트라인 컨택들과 연결될 수 있다. 나머지 2N 개의 비트라인들 중에서 N 개의 비트라인들은 제1 비트라인 컨택 영역(406A)에서 N 개의 비트라인 컨택들과 연결될 수 있다. 또한, 남은 N 개의 비트라인들은 제3 비트라인 컨택 영역(406C)에서 N 개의 비트라인들과 연결될 수 있다.
일 실시예에서 비트라인 컨택 영역들(406)의 개수는 아래와 같은 수학식 1에 따라 결정될 수도 있다. 아래의 수학식 1에서 W1은 비트라인들의 폭 및 비트라인들 사이의 간격일 수 있으며, W2는 비트라인들에 연결되는 회로 배선들의 폭 및 회로 배선들 사이의 간격일 수 있다. 한편, 수학식 1에서 M은 단위 영역들(UA) 각각에 배치되는 제2 및 제3 비트라인 컨택 영역들(406B, 406C)의 최소 개수일 수 있다. 다시 말해, 단위 영역들(UA) 각각에 배치되는 제2 및 제3 비트라인 컨택 영역들(406B, 406C)의 개수는 M 이상일 수 있다.
예를 들어, W1이 30㎛이고 W2가 100㎛인 경우를 가정하면, M은 4일 수 있다. 따라서, 도 17에 도시한 바와 같이 단위 영역들(UA) 각각에 배치되는 제2 및 제3 비트라인 컨택 영역들(406B, 406C)의 개수는 4개 이상일 수 있다.
도 17에 도시한 일 실시예에 따르면, 단위 영역들(UA) 각각에서 제3 비트라인 컨택 영역(406C)에 배치되는 비트라인 컨택들의 개수는, 제1 비트라인 컨택 영역(406A) 및 제2 비트라인 컨택 영역(406B) 각각에 배치되는 비트라인 컨택들의 개수보다 작을 수 있다. 따라서, 제3 비트라인 컨택 영역(406C)의 폭(T3)이 상대적으로 더 작을 수 있다. 일 실시예에서, 제3 비트라인 컨택 영역(406C)의 폭(T3)은, 제2 비트라인 컨택 영역(406B)의 폭의 1/2 이하일 수 있다.
한편, 비트라인 컨택 영역들(406) 각각은 비트라인 디코더 영역(401)에 인접하거나, 또는 비트라인 디코더 영역(401)에 중첩되는 영역을 가질 수 있다. 따라서, 비트라인 디코더 영역(401)의 소자들과 비트라인 컨택들을 연결하기 위한 배선 설계를 단순화할 수 있다.
도 18은 도 17의 C2 영역을 확대 도시한 사시도이며, 도 19는 도 18의 IV-IV` 방향의 단면을 나타낸 도면이다.
도 18 및 도 19를 참조하면, 메모리 장치(400)는 반도체 기판(410)에 형성되는 복수의 회로 소자들(411C)을 갖는 주변 회로 영역(P), 및 복수의 메모리 셀들(430, 450)을 갖는 셀 영역(C)을 포함할 수 있다. 셀 영역(C)은 제1 방향(Y축 방향)으로 연장되는 복수의 비트라인들(440), 및 제2 방향(X축 방향)으로 연장되는 복수의 워드라인들(420, 460)을 포함할 수 있다. 워드라인들(420, 460)은 비트라인들(440)의 하부에 배치되는 하부 워드라인들(420)과, 비트라인들(440)의 상부에 배치되는 상부 워드라인들(460)을 포함할 수 있다.
셀 영역(C)과 주변 회로 영역(P)의 구성은 앞서 설명한 다른 실시예들과 유사할 수 있다. 예를 들어, 회로 소자들(411C)은 제1 방향 및 제2 방향 중 적어도 하나에서 소자 분리막(412C)에 인접할 수 있으며, 소자 컨택(413C)을 통해 회로 배선들(414C)과 연결될 수 있다. 회로 소자들(411A)은 층간 절연층(415)에 의해 커버될 수 있다.
하부 메모리 셀들(430)과 상부 메모리 셀들(450)은 비트라인들(440)을 공유할 수 있다. 하부 메모리 셀들(430)은 가열 전극층(421)을 통해 하부 워드라인들(420)에 연결될 수 있다. 도 18 및 도 19에 도시한 일 실시예에서 가열 전극층(421)은 제2 방향으로 인접한 한 쌍의 하부 메모리 셀들(430)에 연결되는 것으로 도시되었으나, 하부 메모리 셀들(430) 각각이 하나의 가열 전극층(421)에 연결될 수도 있다. 가열 전극층(421)과 하부 워드라인들(420)을 형성하는 과정에서, 리세스부(417)가 형성될 수 있다.
가열 전극층(421)은 하부 절연 패턴(422)에 의해 서로 분리되며, 가열 전극층(421)의 내부에는 절연 스페이서(423), 및 내부 절연층들(424, 425)이 배치될 수 있다. 하부 메모리 셀들(430) 각각은 가열 전극층(421)과 접하는 가변 저항층(431), 가변 저항층(431) 상에 순차적으로 적층되는 제1 전극층(432)과 선택 소자층(434), 및 제2 전극층(436) 등을 포함할 수 있다. 실시예들에 따라, 선택 소자층(434)과 제1 전극층(432) 사이, 및 선택 소자층(434)과 제2 전극층(436) 사이에는 제1 인터페이스층(433)과 제2 인터페이스층(435)이 각각 배치될 수 있다. 가변 저항층(431)과 선택 소자층(434)이 포함하는 물질은 앞서 설명한 바와 유사할 수 있다.
가변 저항층(331)은 가열 전극층(321)에서 전달되는 열에 의해 상변화가 발생할 수 있는 물질로 형성될 수 있다. 일례로, 가변 저항층(331)은 칼코게나이드 물질인 Ge-Sb-Te(GST) 등을 포함할 수 있다. 또는, 가변 저항층(331)은 칼코게나이드 물질로서, Si, Ge, Sb, Te, Bi, In, Sn, 및 Se 중에서 선택된 적어도 2 개의 원소를 포함하는 물질로 형성될 수도 있다.
비트라인들(440)의 상부에는 상부 메모리 셀들(450)과 가열 전극층(461), 및 상부 워드라인들(460)이 배치될 수 있다. 상부 워드라인들(460)은 가열 전극층(461)을 통해 상부 메모리 셀들(450)과 연결되며, 가열 전극층(461)은 상부 절연 패턴(462)에 의해 서로 분리될 수 있다. 가열 전극층(461)의 내부에는 절연 스페이서(463), 및 내부 절연층들(464, 465)이 배치될 수 있다. 상부 메모리 셀들(450)은 하부 메모리 셀들(430)과 같은 구조를 가질 수 있다.
도 18 및 도 19를 참조하면, 제2 비트라인 컨택 영역(406B)과 제3 비트라인 컨택 영역(406C)에 비트라인 컨택들(BC)이 배치될 수 있다. 앞서 도 17을 참조하여 설명한 바와 같이, 제2 비트라인 컨택 영역(406B)과 제3 비트라인 컨택 영역(406C)은 서로 다른 폭을 가질 수 있다.
제2 비트라인 컨택 영역(406B)과 제3 비트라인 컨택 영역(406C) 각각에는 하부 메모리 셀들(430)이 배치되지 않을 수 있으며, 상부 메모리 셀들(450)만 배치될 수 있다. 제2 비트라인 컨택 영역(406B)과 제3 비트라인 컨택 영역(406C)에 배치되는 상부 메모리 셀들(450)은 데이터를 저장하는 일반 메모리 셀들로 동작하거나, 또는 리던던시, 테스트 목적에도 이용될 수 있다.
제2 비트라인 컨택 영역(406B)과 제3 비트라인 컨택 영역(406C)이 서로 다른 폭을 갖는 경우, 제2 비트라인 컨택 영역(406B)과 제3 비트라인 컨택 영역(406C) 각각에 배치되는 상부 메모리 셀들(450)의 개수가 서로 다를 수 있다. 일례로, 제2 비트라인 컨택 영역(406B)에 배치되는 상부 메모리 셀들(450)의 개수는, 제3 비트라인 컨택 영역(406C)에 배치되는 상부 메모리 셀들(450)의 개수보다 많을 수 있다. 또한, 제2 비트라인 컨택 영역(406B)에 배치되는 상부 워드라인들(460)의 개수가, 제3 비트라인 컨택 영역(406C)에 배치되는 상부 워드라인들(460)의 개수보다 많을 수 있다.
한편, 도 18 및 도 19에는 도시되지 않았으나, 제1 비트라인 컨택 영역(406A)에도 상부 메모리 셀들(450)만이 배치될 수 있다. 제1 비트라인 컨택 영역(406A)에 배치되는 상부 메모리 셀들(450)은 일반 메모리 셀들로 동작하거나, 리던던시 또는 테스트 목적으로 활용되거나, 또는 더미 메모리 셀들로 할당될 수도 있다.
도 20 및 도 21은 본 발명의 일 실시예에 따른 메모리 장치의 평면 구조를 대략적으로 나타낸 도면들이다.
도 20 및 도 21은 메모리 장치들(500, 600) 각각에서 메모리 셀들의 하부에 배치되는 주변 회로 영역의 일부를 나타낸 평면도일 수 있다. 도 20 및 도 21을 참조하면, 주변 회로 영역은 제1 방향(Y축 방향)과 제2 방향(X축 방향)을 따라 배열되는 단위 영역들(UA)을 포함할 수 있다. 제3 방향(Z축 방향)에서 주변 회로 영역의 상부에 메모리 셀들과 비트라인들, 및 워드라인들이 배치될 수 있다. 주변 회로 영역은, 비트라인 디코더 영역(501, 601), 워드라인 디코더 영역(502, 503, 602, 603), 비트라인 컨택 영역(504. 604), 워드라인 컨택 영역(505, 605), 회로 영역(506, 606) 등을 포함할 수 있다.
비트라인 디코더 영역(501, 601)에는 비트라인 디코더가 배치될 수 있으며, 워드라인 디코더 영역(502, 503, 602, 603)에는 하부 워드라인 디코더 및 상부 워드라인 디코더가 배치될 수 있다. 회로 영역(506, 606)에는 비트라인 디코더, 하부 워드라인 디코더, 및 상부 워드라인 디코더 중 적어도 하나에 연결되는 회로가 배치될 수 있다. 예를 들어, 프리차지 회로, 센스 앰프 등이 회로 영역(506, 606)에 배치될 수 있다.
도 20 및 도 21에 도시한 실시예들에서는, 하부 워드라인 디코더 영역(502, 602)이 단위 영역들(UA) 각각의 제2 방향의 중앙에 배치될 수 있다. 반면, 상부 워드라인 디코더 영역(503, 603)은 단위 영역들(UA) 각각의 경계에 인접하여 배치될 수 있다. 상부 워드라인들과 상부 워드라인 디코더를 연결하는 영역에는 비트라인들과 메모리 셀들이 배치되지 않을 수 있다. 따라서 비트라인들과 메모리 셀들이 배치되지 않는 단위 영역들(UA) 사이의 경계에 인접하여 상부 워드라인 디코더를 배치할 수 있다.
앞서 설명한 다른 실시예들과 마찬가지로, 도 20 및 도 21에 도시한 실시예들에서 하부 워드라인들은 단위 영역들(UA) 사이의 경계에서 제2 방향으로 분리될 수 있으며, 상부 워드라인들은 단위 영역들(UA) 내부의 중앙에서 제2 방향으로 분리될 수 있다. 일례로, 상부 워드라인들은 하부 워드라인 디코더 영역(502, 602)의 상부에서 제2 방향으로 분리될 수 있다. 따라서, 하부 워드라인 컨택들이 하부 워드라인들의 중앙에 가깝게 연결되고, 상부 워드라인 컨택들 역시 상부 워드라인들의 중앙에 가깝게 연결될 수 있으며, 메모리 셀들 간의 스큐를 최소화할 수 있다.
도 20에 도시한 일 실시예에 따른 메모리 장치(500)에서, 단위 영역들(UA) 각각이 복수의 비트라인 컨택 영역들(504A-504B: 504)을 포함할 수 있다. 제1 비트라인 컨택 영역(504A)은 비트라인 디코더가 형성되는 비트라인 디코더 영역(501)의 상부에 중첩되는 영역일 수 있다. 제2 비트라인 컨택 영역(504B)은 제1 방향에서 비트라인 디코더 영역(501)과 분리되는 영역일 수 있으며, 다만 회로 배선 설계를 단순화하기 위해 비트라인 디코더 영역(501)으로부터 소정의 범위 내에 배치될 수 있다.
도 21에 도시한 일 실시예에 따른 메모리 장치(600)에서, 단위 영역들(UA) 각각은 복수의 비트라인 컨택 영역들(604A-604C: 604)을 포함할 수 있다. 제1 비트라인 컨택 영역(604A)은 비트라인 디코더가 형성되는 비트라인 디코더 영역(601)의 상부에 중첩되는 영역일 수 있다. 제2 비트라인 컨택 영역(604B) 및 제3 비트라인 컨택 영역(604C)은 제1 방향에서 비트라인 디코더 영역(601)과 분리되는 영역일 수 있으며, 다만 회로 배선 설계를 단순화하기 위해 비트라인 디코더 영역(601)으로부터 소정의 범위 내에 배치될 수 있다.
도 21에 도시한 일 실시예에서, 비트라인 컨택 영역들(604) 각각의 폭은 서로 다를 수 있다. 일례로, 제1 방향을 따라 비트라인 디코더 영역(601)에서 가장 멀리 떨어진 제3 비트라인 컨택 영역(604C)의 폭(T3)은, 다른 비트라인 컨택 영역들(604A, 604B)의 폭들(T1, T2)보다 작을 수 있다. 비트라인 컨택 영역들(604) 각각의 폭은 비트라인 컨택 영역들(604) 각각에 배치되는 비트라인 컨택들의 개수에 따라 결정될 수 있다.
도 22 및 도 23은 본 발명의 일 실시예에 따른 메모리 장치의 동작 설명하기 위해 제공되는 도면들이다.
먼저 도 22를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(700)는 복수의 메모리 층들(701, 702)을 포함하며, 복수의 메모리 층들(701, 702)은 제1 메모리 층(701)과 제2 메모리 층(702)을 포함할 수 있다. 제1 메모리 층(701)에 포함되는 하부 메모리 셀들(LMC)은 하부 워드라인들(LWL)에 연결되며, 제2 메모리 층(702)에 포함되는 상부 메모리 셀들(UMC)은 상부 워드라인들(UWL)에 연결될 수 있다.
상부 메모리 셀들(UMC)과 하부 메모리 셀들(LMC)은 비트라인들(BL)을 공유할 수 있다. 일례로, 비트라인들(BL) 각각의 상부에는 상부 메모리 셀들(UMC)이 연결되고, 비트라인들(BL) 각각의 하부에는 하부 메모리 셀들(LMC)이 연결될 수 있다. 비트라인들(BL)의 공유와 관계없이, 상부 메모리 셀들(UMC)과 하부 메모리 셀들(LMC)은 독립적으로 제어될 수 있다. 예를 들어, 비트라인 디코더(730)가 제1 비트라인(BL1)을 선택하고, 상부 워드라인 디코더(720)가 제1 상부 워드라인(UWL1)을 선택하면, 하부 워드라인 디코더(710)는 제1 하부 워드라인(LWL1)을 선택하지 않을 수 있다. 따라서, 제1 비트라인(BL1)과 제1 상부 워드라인(UWL1) 사이에 연결되는 상부 메모리 셀(UMC)을 제어할 수 있다.
도 22에 도시한 일 실시예에서, 상부 워드라인들(UWL)의 개수는 하부 워드라인들(LWL)의 개수보다 많을 수 있으며, 따라서 상부 메모리 셀들(UMC)의 개수가 하부 메모리 셀들(LMC)의 개수보다 많을 수 있다. 도 22를 참조하면, 하부 워드라인들(LWL)의 개수는 m 개인 반면, 상부 워드라인들(UWL)의 개수는 그보다 많을 수 있다. 일례로, 제2 메모리 층(702)에 추가로 포함되는 상부 워드라인(UWLm+1)은 비트라인들(BL)과 비트라인 컨택들이 연결되는 비트라인 컨택 영역에 배치될 수 있다. 다시 말해, 비트라인 컨택 영역에는 상부 메모리 셀들(UMC)만 배치될 수 있다.
다음으로 도 23을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(800)는 복수의 메모리 층들(801-804)을 포함할 수 있다. 복수의 메모리 층들(801-804)은 순차적으로 적층되는 제1 메모리 층(801), 제2 메모리 층(802), 제3 메모리 층(803), 및 제4 메모리 층(804)을 포함할 수 있다. 일 실시예에서, 제1 메모리 층(801)과 제3 메모리 층(803)에 포함되는 홀수층 메모리 셀들(OMC)은 홀수층 워드라인들(OWL)을 통해 홀수층 워드라인 디코더(810)에 연결될 수 있다. 제2 메모리 층(802)과 제4 메모리 층(804)에 포함되는 짝수층 메모리 셀들(EMC)은 짝수층 워드라인들(EWL)을 통해 짝수층 워드라인 디코더(820)에 연결될 수 있다. 다만, 실시예들에 따라, 메모리 층들(801-804) 각각이 서로 다른 워드라인 디코더들에 연결될 수도 있다.
도 23에 도시한 일 실시예에서, 비트라인들(BL)은 홀수층 메모리 셀들(OMC)과 짝수층 메모리 셀들(EMC)에 의해 공유될 수 있다. 비트라인들(BL)은 제1 메모리 층(801)과 제2 메모리 층(802) 사이에 배치되는 하부 비트라인들, 및 제3 메모리 층(803)과 제4 메모리 층(804) 사이에 배치되는 상부 비트라인들을 포함할 수 있다. 일례로, 메모리 층들(801-804)의 적층 방향과 수직하는 평면 상에서 같은 위치에 배치되는 하부 비트라인과 상부 비트라인은, 서로 전기적으로 연결될 수 있다. 따라서, 비트라인 디코더(830)로 비트라인들(BL) 중 하나를 선택하면, 하부 비트라인과 상부 비트라인이 동시에 선택될 수 있다. 다만, 실시예들에 따라 하부 비트라인들과 상부 비트라인들이 서로 전기적으로 분리되고, 서로 다른 비트라인 디코더들에 의해 개별적으로 선택될 수도 있다.
도 23에 도시한 일 실시예에서, 최상층에 위치한 제4 메모리 층(804)은 다른 메모리 층들(801-803)에 비해 상대적으로 많은 개수의 워드라인들을 포함할 수 있다. 도 23을 참조하면, 제1 내지 제3 메모리 층들(801-803) 각각은 m 개의 워드라인들을 포함하는 반면, 제4 메모리 층(804)에는 그보다 많은 개수의 워드라인들이 포함될 수 있다. 일례로, 제4 메모리 층(804)에 추가로 포함되는 워드라인(EWLm+1)은 비트라인들(BL)과 비트라인 컨택들이 연결되는 비트라인 컨택 영역에 배치될 수 있다. 다시 말해, 비트라인 컨택 영역에서, 최상층에는 메모리 셀들 및 메모리 셀들에 연결되는 적어도 하나의 워드라인이 추가될 수 있다.
도 24는 본 발명의 일 실시예에 따른 메모리 장치의 평면 구조를 대략적으로 나타낸 도면이며, 도 25는 도 24의 V-V` 방향의 단면을 나타낸 도면이고, 도 26은 도 24의 VI-VI` 방향의 단면을 나타낸 도면이다.
먼저 도 24를 참조하면, 도 24는 메모리 장치(900)에서 메모리 셀들의 하부에 배치되는 주변 회로 영역의 일부를 나타낸 평면도일 수 있다. 주변 회로 영역은 제1 방향(Y축 방향)과 제2 방향(X축 방향)을 따라 배열되는 단위 영역들(UA)을 포함할 수 있다. 주변 회로 영역은, 비트라인 디코더 영역(901), 워드라인 디코더 영역(902, 903), 회로 영역(904), 워드라인 컨택 영역(905), 비트라인 컨택 영역들(906A-906C: 906) 등을 포함할 수 있다. 상기 영역들의 배치 및 구성은 앞서 도 17을 참조하여 설명한 바와 유사할 수 있다.
메모리 장치(900)는, 제3 방향(Z축 방향)에서 주변 회로 영역의 상부에 배치되는 메모리 셀들과 비트라인들, 및 워드라인들 등을 포함할 수 있다. 주변 회로 영역(P), 및 주변 회로 영역(P) 상부의 셀 영역(C)을 함께 나타낸 도 25 및 도 26을 참조하면, 메모리 장치(900)는 제3 방향으로 적층되는 복수의 메모리 층들(941-944)을 포함할 수 있다.
도 25 및 도 26을 참조하면, 주변 회로 영역(P)에는 복수의 회로 소자들(911)이 형성될 수 있다. 회로 소자들(911)은 소자 분리막(912)에 의해 서로 분리될 수 있다. 회로 소자들(911)은 소자 컨택들(913)을 통해 회로 배선들(914)에 연결될 수 있다. 회로 소자들(911)과 소자 컨택들(913), 및 회로 배선들(914)은 층간 절연층들(915-917)에 의해 커버될 수 있다.
셀 영역(C)은 제3 방향으로 적층되는 제1 내지 제4 메모리 층들(941-944)을 포함하며, 제1 내지 제4 메모리 층들(941-944) 각각은 복수의 메모리 셀들을 포함하며, 메모리 셀들은 메모리 층들(941-944) 각각에서 제1 방향과 제2 방향을 따라 배열될 수 있다.
워드라인들(921-924)과 비트라인들(931-932)은 메모리 층들(941-944) 사이에 배치될 수 있다. 예를 들어, 제1층 워드라인들(921)은 제1 메모리 층(941)과 주변 회로 영역(P) 사이에 배치될 수 있다. 하부 비트라인들(931)은 제1 메모리 층(941)과 제2 메모리 층(942)의 사이에 배치될 수 있다. 따라서, 메모리 층들(941-944) 각각에서 메모리 셀들이 워드라인들(921-924) 및 비트라인들(931-932)에 연결될 수 있다.
도 25를 참조하면, 제2 메모리 층(942) 상에 배치되는 제2층 워드라인들(922)이 워드라인 컨택 영역(905)에서 워드라인 컨택(950)을 통해 회로 소자들(911)에 연결될 수 있다. 일례로, 워드라인 컨택(950)에 연결되는 회로 소자들(911)은 제2 메모리 층(942)에 배치된 메모리 셀들 중 적어도 하나를 선택하기 위한 워드라인 디코더에 포함될 수 있다.
도 26을 참조하면, 메모리 장치(900)는 복수의 비트라인 컨택 영역들(904A-904C)을 포함할 수 있으며, 비트라인 컨택 영역들(904A-904C)은 제1 방향에서 서로 분리될 수 있다. 비트라인들(931, 932) 각각은 비트라인 컨택 영역들(904A-904C) 중 적어도 하나에서 비트라인 컨택(960)과 연결될 수 있다. 도 26에 도시한 일 실시예에서, 비트라인 컨택(960)은 제2 방향에서 같은 위치에 배치되는 하부 비트라인(931) 및 상부 비트라인(932)에 공통으로 연결될 수 있다.
도 24에 도시한 바와 같이, 비트라인 컨택 영역들(904A-904C)은 제1 방향에서 비트라인 디코더 영역(901)에 인접하거나, 또는 제1 방향에서 비트라인 디코더 영역(901) 내에 배치될 수 있다. 따라서, 도 26에 도시한 일 실시예에서 비트라인 컨택(960)에 의해 비트라인들(931, 932)에 연결되는 회로 소자들(911)은 비트라인 디코더에 포함되는 소자들일 수 있다.
비트라인 컨택 영역들(904A-904C)은 제1 방향에서 서로 다른 폭을 가질 수 있다. 도 24 및 도 26을 참조하면, 비트라인 디코더 영역(901)의 경계에 인접하는 제3 비트라인 컨택 영역(904C)은 제1 비트라인 컨택 영역(904A) 및 제2 비트라인 컨택 영역(904B)보다 상대적으로 작은 폭을 가질 수 있다. 따라서, 제3 비트라인 컨택 영역(904C)에는 상대적으로 적은 개수의 비트라인 컨택들(960)이 배치될 수 있다. 일례로 제3 비트라인 컨택 영역(904C)의 폭은, 제1 비트라인 컨택 영역(904A) 및 제2 비트라인 컨택 영역(904B) 각각의 폭의 1/2과 같거나 그보다 작을 수 있다.
도 25 및 도 26을 참조하면 제3 방향으로 최상부에 위치하는 제4 메모리 층(944)에만, 비트라인 컨택 영역들(904A-904C)에 메모리 셀들이 배치될 수 있다. 다시 말해, 비트라인 컨택 영역들(904A-904C)에서 제1 내지 제3 메모리 층들(941-943) 각각에는 메모리 셀들이 배치되지 않는 반면, 제4 메모리 층(944)에는 메모리 셀들이 배치될 수 있다. 따라서, 최상층에 위치한 제4 메모리 층(944)은 제1 내지 제3 메모리 층들(941-943) 각각에 비해 상대적으로 더 많은 메모리 셀들과 워드라인들을 포함할 수 있다.
도 27은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 27에 도시한 실시예에 따른 따른 전자 기기(1000)는 디스플레이(1010), 센서부(1020), 메모리(1030), 통신부(1040), 프로세서(1050), 및 포트(1060) 등을 포함할 수 있다. 이외에 전자 기기(1000)는 전원 장치, 입출력 장치 등을 더 포함할 수 있다. 도 27에 도시된 구성 요소 가운데, 포트(1060)는 전자 기기(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 전자 기기(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1050)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1050)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU), 시스템 온 칩(SoC) 등일 수 있으며, 버스(1070)를 통해 디스플레이(1010), 센서부(1020), 메모리(1030), 통신부(1040)는 물론, 포트(1060)에 연결된 다른 장치들과 통신할 수 있다.
메모리(1030)는 전자 기기(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함할 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다. 도 27에 도시한 일 실시예에서, 메모리(1030)는 앞서 도 1 내지 도 26을 참조하여 설명한 다양한 실시예들에 따른 메모리 장치를 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1, 10, 100, 300, 400, 500, 600, 700, 800, 900: 메모리 장치
BL: 비트라인들 WL: 워드라인들
UWL: 상부 워드라인들 LWL: 하부 워드라인들
MC: 메모리 셀들 UMC: 상부 메모리 셀들
LMC: 하부 메모리 셀들 UA: 단위 영역들
301, 401, 501, 601, 901: 비트라인 디코더 영역
302, 402, 502, 602, 902: 하부 워드라인 디코더 영역
303, 403, 503, 603, 903: 상부 워드라인 디코더 영역
304, 404, 504, 604, 904: 회로 영역
305, 405, 505, 605, 905: 워드라인 컨택 영역
306, 406, 506, 606, 906: 비트라인 컨택 영역
BL: 비트라인들 WL: 워드라인들
UWL: 상부 워드라인들 LWL: 하부 워드라인들
MC: 메모리 셀들 UMC: 상부 메모리 셀들
LMC: 하부 메모리 셀들 UA: 단위 영역들
301, 401, 501, 601, 901: 비트라인 디코더 영역
302, 402, 502, 602, 902: 하부 워드라인 디코더 영역
303, 403, 503, 603, 903: 상부 워드라인 디코더 영역
304, 404, 504, 604, 904: 회로 영역
305, 405, 505, 605, 905: 워드라인 컨택 영역
306, 406, 506, 606, 906: 비트라인 컨택 영역
Claims (20)
- 제1 방향으로 연장되는 복수의 비트라인들;
상기 비트라인들 하부에 배치되며, 상기 비트라인들에 연결되는 복수의 하부 메모리 셀들; 및
상기 비트라인들 상부에 배치되며, 상기 비트라인들에 연결되는 복수의 상부 메모리 셀들; 을 포함하며,
상기 제1 방향에서 교대로 배치되는 복수의 셀 어레이 영역들 및 복수의 비트라인 컨택 영역들을 포함하며, 상기 셀 어레이 영역들에는 상기 상부 메모리 셀들 및 상기 하부 메모리 셀들이 배치되고, 상기 비트라인 컨택 영역들 중 적어도 하나에는 상기 상부 메모리 셀들만 배치되는 메모리 장치.
- 제1항에 있어서,
상기 비트라인 컨택 영역들에서 상기 비트라인들은 비트라인 컨택들과 연결되며, 상기 비트라인 컨택들은 상기 셀 어레이 영역들에서 상기 하부 메모리 셀들의 하부에 배치되는 회로 소자들에 연결되는 메모리 장치.
- 제1항에 있어서,
상기 비트라인 컨택 영역들의 면적은 상기 셀 어레이 영역들의 면적보다 작은 메모리 장치.
- 제3항에 있어서,
상기 비트라인 컨택 영역들 중 적어도 일부는 서로 다른 면적을 갖는 메모리 장치.
- 제3항에 있어서,
상기 비트라인 컨택 영역들은 상기 제1 방향에서 서로 다른 위치에 배치되는 제1 비트라인 컨택 영역 및 제2 비트라인 컨택 영역을 포함하며, 상기 제1 비트라인 컨택 영역과 상기 제2 비트라인 컨택 영역은 상기 제1 방향에서 서로 다른 폭을 갖는 메모리 장치.
- 제5항에 있어서,
상기 제1 비트라인 컨택 영역은 상기 제2 비트라인 컨택 영역보다 상기 비트라인들의 상기 제1 방향에서의 중심에 가까이 배치되며,
상기 제1 방향에서, 상기 제2 비트라인 컨택 영역의 폭은 상기 제1 비트라인 컨택 영역의 폭보다 작은 메모리 장치.
- 제1항에 있어서,
상기 컨택 영역들에 배치되는 상기 상부 메모리 셀들은, 테스트 메모리 셀들 또는 리던던시 메모리 셀들인 메모리 장치.
- 제1항에 있어서,
상기 상부 메모리 셀들의 개수는 상기 하부 메모리 셀들의 개수보다 많은 메모리 장치.
- 제1항에 있어서,
상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 하부 메모리 셀들의 하부에서 상기 하부 메모리 셀들에 연결되는 하부 워드라인들;
상기 제2 방향으로 연장되며, 상기 상부 메모리 셀들의 상부에서 상기 상부 메모리 셀들에 연결되는 상부 워드라인들; 및
상기 제2 방향에서 상기 하부 워드라인들 사이에 배치되는 복수의 워드라인 컨택 영역들; 을 더 포함하며,
상기 하부 워드라인들은 상기 셀 어레이 영역들의 하부에 배치되는 하부 워드라인 컨택들과 연결되고, 상기 상부 워드라인들은 상기 워드라인 컨택 영역들에 배치되는 상부 워드라인 컨택들과 연결되는 메모리 장치.
- 제9항에 있어서,
상기 상부 워드라인 컨택들은 상부 워드라인 디코더와 연결되며, 상기 상부 워드라인 디코더는 상기 제2 방향에서 상기 워드라인 컨택 영역들 중 하나에 인접하여 배치되는 메모리 장치.
- 제10항에 있어서,
상기 하부 워드라인 컨택들은 하부 워드라인 디코더와 연결되며, 상기 제2 방향에서 상기 상부 워드라인 디코더는 상기 워드라인 컨택 영역들 중 하나, 및 상기 하부 워드라인 디코더 사이에 배치되는 메모리 장치.
- 제11항에 있어서,
상기 비트라인 컨택들은 비트라인 디코더와 연결되며, 상기 비트라인 디코더가 배치되는 영역의 경계는, 상기 제1 방향에서 상기 비트라인 컨택 영역들 중 하나에 인접하는 메모리 장치.
- 기판의 상면으로부터 서로 다른 높이에 배치되며, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 비트라인들;
상기 기판의 상면에 수직하는 방향에서 상기 비트라인들과 다른 높이에 배치되며, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 워드라인들;
상기 기판의 상면에 수직하는 방향에서 서로 인접하는 상기 비트라인들과 상기 워드라인들 사이에 배치되는 메모리 셀들을 각각 포함하는 복수의 메모리 층들; 을 포함하며,
상기 메모리 층들 중에서 최상단 메모리 층에 포함되는 메모리 셀들의 개수는, 상기 메모리 층들 중에서 나머지 메모리 층들 각각에 포함되는 메모리 셀들의 개수보다 많은 메모리 장치.
- 제13항에 있어서,
상기 비트라인들은 상기 제1 방향에서 상기 메모리 셀들 사이에 배치되는 비트라인 컨택 영역들에서 비트라인 컨택들에 연결되는 메모리 장치.
- 제14항에 있어서,
상기 비트라인들 중에서 상기 기판의 상면에 수직하는 방향에서 서로 다른 높이에 배치되고 상기 제2 방향에서 같은 위치에 배치되는 한 쌍의 비트라인들은, 상기 비트라인 컨택들 중 하나에 공통으로 연결되는 메모리 장치.
- 복수의 단위 영역들을 포함하는 기판;
상기 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 비트라인들;
상기 비트라인들과 상기 기판의 상면 사이에서, 상기 기판의 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 하부 워드라인들;
상기 비트라인들 상부에서 상기 제2 방향으로 연장되는 상부 워드라인들;
상기 상부 워드라인들에 연결되는 복수의 상부 워드라인 컨택들을 포함하며, 상기 단위 영역들 사이에 배치되는 워드라인 컨택 영역들; 및
상기 비트라인들과 상기 하부 워드라인들 사이, 및 상기 비트라인들과 상기 상부 워드라인들 사이에 배치되는 복수의 메모리 셀들; 을 포함하며,
상기 상부 워드라인들의 개수는 상기 하부 워드라인들의 개수보다 많은 메모리 장치.
- 제16항에 있어서,
상기 워드라인 컨택 영역은, 상기 단위 영역들 중에서 상기 제2 방향에서 인접한 한 쌍의 단위 영역들 사이에서 상기 제1 방향으로 연장되는 메모리 장치.
- 제16항에 있어서,
상기 단위 영역들 각각은 상기 비트라인들에 연결되는 복수의 비트라인 컨택들을 각각 포함하며, 상기 제2 방향으로 연장되는 복수의 비트라인 컨택 영역들을 포함하고, 상기 비트라인 컨택 영역들에는 상기 상부 워드라인들만 배치되는 메모리 장치.
- 제18항에 있어서,
상기 비트라인 컨택들은 상기 제1 방향에서 메모리 셀들 사이에 배치되는 메모리 장치.
- 제18항에 있어서,
상기 비트라인 컨택 영역들 중에서, 상기 제1 방향으로 인접한 상기 단위 영역들 사이의 경계에 가장 가까운 비트라인 컨택 영역의 폭은, 다른 비트라인 컨택 영역들 각각의 폭보다 작은 메모리 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190121568A KR20210039522A (ko) | 2019-10-01 | 2019-10-01 | 메모리 장치 |
| US16/859,191 US11355186B2 (en) | 2019-10-01 | 2020-04-27 | Memory device |
| CN202011041173.XA CN112599159A (zh) | 2019-10-01 | 2020-09-28 | 存储装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190121568A KR20210039522A (ko) | 2019-10-01 | 2019-10-01 | 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210039522A true KR20210039522A (ko) | 2021-04-12 |
Family
ID=75162735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190121568A KR20210039522A (ko) | 2019-10-01 | 2019-10-01 | 메모리 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11355186B2 (ko) |
| KR (1) | KR20210039522A (ko) |
| CN (1) | CN112599159A (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11239238B2 (en) * | 2019-10-29 | 2022-02-01 | Intel Corporation | Thin film transistor based memory cells on both sides of a layer of logic devices |
| US11335686B2 (en) | 2019-10-31 | 2022-05-17 | Intel Corporation | Transistors with back-side contacts to create three dimensional memory and logic |
| KR20220049650A (ko) * | 2020-10-14 | 2022-04-22 | 삼성전자주식회사 | 메모리 장치 |
| KR20230075014A (ko) * | 2021-11-22 | 2023-05-31 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090103113A (ko) | 2008-03-27 | 2009-10-01 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| JP5589577B2 (ja) | 2010-06-10 | 2014-09-17 | ソニー株式会社 | 抵抗変化型メモリデバイス |
| CN102511079B (zh) * | 2010-08-19 | 2014-08-27 | 松下电器产业株式会社 | 电阻变化型非易失性存储装置 |
| JP5016151B2 (ja) * | 2010-11-24 | 2012-09-05 | パナソニック株式会社 | 抵抗変化型不揮発性記憶装置 |
| JP5144843B2 (ja) * | 2011-05-11 | 2013-02-13 | パナソニック株式会社 | クロスポイント型抵抗変化不揮発性記憶装置およびその読み出し方法 |
| JP5919010B2 (ja) | 2012-02-06 | 2016-05-18 | 株式会社日立製作所 | 半導体記憶装置およびその製造方法 |
| US9595533B2 (en) | 2012-08-30 | 2017-03-14 | Micron Technology, Inc. | Memory array having connections going through control gates |
| KR20140127577A (ko) | 2013-04-25 | 2014-11-04 | 에스케이하이닉스 주식회사 | 3차원 저항 가변 메모리 장치 및 그 제조방법 |
| KR102275540B1 (ko) | 2014-12-18 | 2021-07-13 | 삼성전자주식회사 | 가변 저항 메모리 소자 |
| KR102504835B1 (ko) | 2017-11-06 | 2023-02-28 | 삼성전자 주식회사 | 기판 제어 회로를 포함하는 수직 구조의 메모리 장치 및 이를 포함하는 메모리 시스템 |
| KR102471157B1 (ko) | 2017-11-09 | 2022-11-25 | 삼성전자주식회사 | 메모리 소자 |
| KR102462503B1 (ko) | 2017-11-27 | 2022-11-02 | 삼성전자주식회사 | 수직형 구조를 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템 |
| US20190116668A1 (en) | 2018-12-21 | 2019-04-18 | Intel Corporation | Differential via with per-layer void |
-
2019
- 2019-10-01 KR KR1020190121568A patent/KR20210039522A/ko active Search and Examination
-
2020
- 2020-04-27 US US16/859,191 patent/US11355186B2/en active Active
- 2020-09-28 CN CN202011041173.XA patent/CN112599159A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US11355186B2 (en) | 2022-06-07 |
| US20210098062A1 (en) | 2021-04-01 |
| CN112599159A (zh) | 2021-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination |