KR20200058635A - 메모리 장치 - Google Patents

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KR20200058635A
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Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하며, 상기 복수의 메모리 셀들과 같은 구조를 갖는 복수의 제1 퓨즈 셀들이 형성되는 제1 퓨즈 영역과, 상기 복수의 메모리 셀들과 다른 구조를 갖는 복수의 제2 퓨즈 셀들이 형성되는 제2 퓨즈 영역을 갖는 메모리 셀 어레이, 및 상기 복수의 메모리 셀들을 제어하며, 상기 제1 퓨즈 영역과 상기 제2 퓨즈 영역 중 하나를 선택하는 퓨즈 선택 회로를 갖는 메모리 컨트롤러를 포함한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
메모리 장치는 퓨즈 셀들을 포함하며, 퓨즈 셀들은 다양한 기능을 구현하기 위한 목적으로 이용될 수 있다. 예를 들어, 메모리 장치의 수율을 높이거나 신뢰성을 개선하기 위해, 불량 메모리 셀을 대체하기 위한 리던던시 메모리 셀로 퓨즈 셀을 이용할 수 있다. 또는, 메모리 장치의 제조 이력에 관한 데이터를 기록하거나, 팹 아웃(fab out) 이후의 테스트 절차 및/또는 메모리 장치의 특성을 최적화하기 위한 커스터마이징 절차 등에도 퓨즈 셀들이 이용될 수 있다. 다양한 기능에 맞춰 이용할 수 있는 퓨즈 셀들에 대한 연구가 활발히 진행되는 추세이다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 메모리 장치의 불량 메모리 셀을 리던던시 메모리 셀로 대체하는 리페어 공정은 물론, 테스트 절차, 및/또는 커스터마이징 절차 등에 다양하게 이용 가능한 퓨즈 셀들을 포함하는 메모리 장치를 제공하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하며, 상기 복수의 메모리 셀들과 같은 구조를 갖는 복수의 제1 퓨즈 셀들이 형성되는 제1 퓨즈 영역과, 상기 복수의 메모리 셀들과 다른 구조를 갖는 복수의 제2 퓨즈 셀들이 형성되는 제2 퓨즈 영역을 갖는 메모리 셀 어레이, 및 상기 복수의 메모리 셀들을 제어하며, 상기 제1 퓨즈 영역과 상기 제2 퓨즈 영역 중 하나를 선택하는 퓨즈 선택 회로를 갖는 메모리 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 저항 변화를 이용하여 데이터를 기록하는 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 같은 구조를 갖는 복수의 전기 퓨즈 셀들, 및 복수의 안티 퓨즈 셀들을 갖는 메모리 셀 어레이, 및 상기 복수의 전기 퓨즈 셀들과 상기 복수의 안티 퓨즈 셀들 중 하나를 선택하는 퓨즈 선택 회로를 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 저항 변화를 이용하여 데이터를 저장하는 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 같은 구조를 갖는 복수의 제1 퓨즈 셀들, 및 상기 복수의 메모리 셀들과 다른 구조를 갖는 복수의 제2 퓨즈 셀들을 포함한다.
본 발명의 일 실시예에 따르면, 메모리 셀들과 같은 구조를 갖는 제1 퓨즈 셀들, 및 메모리 셀들과 다른 구조를 갖는 제2 퓨즈 셀들이 메모리 셀 어레이에 포함되며, 메모리 컨트롤러는 필요에 따라 제1 퓨즈 셀들과 제2 퓨즈 셀들에 데이터를 기록할 수 있다. 본 발명의 실시예들에 따르면, 퓨즈 셀들에 저장된 데이터가 테스트 절차 및/또는 제조 공정에서 삭제되는 것을 방지할 수 있으며, 따라서 메모리 장치의 동작 성능 및 신뢰성을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도들이다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀 어레이를 간단하게 나타낸 도면들이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀을 설명하기 위해 제공되는 도면들이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀을 설명하기 위해 제공되는 도면들이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 퓨즈 셀을 설명하기 위해 제공되는 도면들이다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위해 제공되는 흐름도이다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치의 제조 공정을 간단하게 나타낸 도면이다.
도 14 내지 도 16은 본 발명의 일 실시예에 따른 메모리 장치에서 퓨즈 셀들의 데이터 저장 동작을 설명하기 위해 제공되는 도면들이다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위해 제공되는 흐름도이다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치의 제조 공정을 간단하게 나타낸 도면이다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 블록도들이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(1)는 뱅크 영역(2), 회로 영역(3) 및 패드 영역(4) 등을 포함할 수 있다. 뱅크 영역(2)에는 복수의 메모리 셀들을 갖는 메모리 셀 어레이가 뱅크 단위로 배치될 수 있다. 일례로, 뱅크 영역(2)은 복수 개의 메모리 셀 어레이들을 포함할 수 있다.
회로 영역(3)은 메모리 장치(1)의 동작에 필요한 다양한 회로들이 형성되는 영역일 수 있다. 일례로 회로 영역(3)에 포함되는 회로들은, 뱅크 영역(2)에 포함되는 메모리 셀들 중에서 적어도 일부를 선택하고, 선택한 메모리 셀들에 데이터를 기록하거나 선택한 메모리 셀들로부터 데이터를 읽어올 수 있다. 패드 영역(4)은 제어 신호 및 데이터 등을 입출력하기 위한 복수의 패드들이 형성되는 영역일 수 있다.
다음으로 도 2를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(10)는 메모리 컨트롤러(20)와 메모리 셀 어레이(30)를 포함할 수 있다. 메모리 컨트롤러(20)는 제1 디코더 회로(21), 제2 디코더 회로(23), 페이지 버퍼 회로(24), 및 컨트롤 로직(25) 등을 포함할 수 있다. 제1 디코더 회로(21)는 워드라인(WL)을 통해 메모리 셀 어레이(30)와 연결되며, 제2 디코더 회로(23)는 비트라인(BL)을 통해 메모리 셀 어레이(30)와 연결될 수 있다.
페이지 버퍼 회로(24)는 제1 디코더 회로(21)와 제2 디코더 회로(23)가 선택하는 적어도 하나의 메모리 셀에 데이터를 기록하거나, 또는 메모리 셀로부터 데이터를 읽어올 수 있다. 컨트롤 로직(25)은 제1 디코더 회로(21)와 제2 디코더 회로(23) 및 페이지 버퍼 회로(24)의 동작을 제어할 수 있다.
메모리 셀 어레이(30)는 복수의 메모리 셀들을 갖는 메모리 셀 영역(33), 제1 퓨즈 셀들을 갖는 제1 퓨즈 영역(31), 및 제2 퓨즈 셀들을 갖는 제2 퓨즈 영역(32)을 포함할 수 있다. 제1 퓨즈 셀들은 메모리 셀들과 같은 구조를 가질 수 있으며, 제2 퓨즈 셀들은 메모리 셀들과 다른 구조를 가질 수 있다. 일례로, 제1 퓨즈 셀들은 전기 퓨즈(E-Fuse) 셀들일 수 있으며, 제2 퓨즈 셀들은 안티 퓨즈(Anti-Fuse) 셀들일 수 있다.
메모리 셀들이 저항 변화를 이용하여 데이터를 기록하는 경우, 제1 퓨즈 셀들에 기록된 데이터가 팹 아웃 이후의 테스트 절차와 조립 공정, 또는 사용자가 메모리 장치(10)를 사용하는 과정에서 의도치 않게 삭제될 수 있다. 퓨즈 셀들에 저장되는 데이터는 메모리 장치(10)의 커스터마이징과 테스트 절차 등에 이용될 수 있다. 따라서, 퓨즈 셀들에 저장된 데이터가 의도치 않게 삭제되면, 테스트 절차가 정상적으로 진행되지 않거나, 커스터마이징이 정상적으로 수행되지 않음으로써 메모리 장치(10)의 신뢰성 및/또는 성능이 저하될 수 있다.
본 발명에서는 제1 퓨즈 셀들에 저장된 데이터를, 테스트 절차 및/또는 조립 공정이 종료된 후에 제2 퓨즈 셀들에 옮겨 기록할 수 있다. 앞서 설명한 바와 같이, 제2 퓨즈 셀들은 메모리 셀들과 다른 구조를 가지며, 안티 퓨즈 셀들로 구현될 수 있다. 따라서, 제2 퓨즈 셀들에 저장된 데이터는 테스트 절차와 조립 공정은 물론, 사용자가 메모리 장치(10)를 사용하는 도중에 삭제되지 않을 수 있으며, 메모리 장치(10)의 신뢰성 및 성능을 개선할 수 있다.
일례로, 제1 디코더 회로(21)에 포함되는 퓨즈 선택 회로(22)는 제1 퓨즈 영역(31)과 제2 퓨즈 영역(32) 중 하나를 선택할 수 있다. 일례로, 퓨즈 선택 회로(22)가 제1 퓨즈 영역(31)을 선택하면, 제1 디코더 회로(21)는 제2 퓨즈 영역(32)이 아닌 제1 퓨즈 영역(31)에 액세스할 수 있으며, 페이지 버퍼 회로(24)는 제1 퓨즈 셀들에 데이터를 기록하거나, 제1 퓨즈 셀들로부터 데이터를 읽어올 수 있다. 반대로 퓨즈 선택 회로(22)가 제2 퓨즈 영역(32)을 선택하면, 제1 디코더 회로(21)는 제1 퓨즈 영역(31)이 아닌 제2 퓨즈 영역(32)에 액세스할 수 있으며, 페이지 버퍼 회로(24)는 제2 퓨즈 셀들에 데이터를 기록하거나, 제2 퓨즈 셀들로부터 데이터를 읽어올 수 있다. 일 실시예에서, 퓨즈 선택 회로(22)는 스위칭 회로를 포함할 수 있다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀 어레이를 간단하게 나타낸 도면들이다.
우선 도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 어레이(100)는 제1 퓨즈 영역(101), 제2 퓨즈 영역(102), 및 메모리 셀 영역(103) 등을 포함할 수 있다. 제1 퓨즈 영역(101)은 복수의 제1 퓨즈 셀들을 포함하고, 제2 퓨즈 영역(102)은 복수의 제2 퓨즈 셀들을 포함할 수 있다. 메모리 셀 영역(103)에 포함되는 복수의 메모리 셀들은, 복수의 제1 퓨즈 셀들과 같고 복수의 제2 퓨즈 셀들과 다른 구조를 가질 수 있다.
일 실시예에서, 제1 퓨즈 영역(101)은 메모리 셀 어레이(100)의 중앙에 배치될 수 있다. 일반적으로, 제조 공정에 따른 메모리 셀들의 특성은, 메모리 셀 어레이(100)의 경계보다 중앙에서 더 좋을 수 있다. 제1 퓨즈 영역(101)에 포함되는 제1 퓨즈 셀들은 불량 메모리 셀들에 대한 리던던시 메모리 셀들로 이용되거나, 또는 메모리 장치의 커스터마이징 등에 필요한 데이터를 저장할 수 있다. 따라서 제1 퓨즈 셀들은 우수한 특성을 갖는 메모리 셀들로 구현될 필요가 있다.
본 발명의 일 실시예에서는 메모리 셀 어레이(100)의 중앙에 배치된 메모리 셀들 중 일부를 제1 퓨즈 셀들로 선택하여 제1 퓨즈 영역(101)을 제공할 수 있다. 또한 도 3에 도시한 일 실시예에서는 제2 퓨즈 영역(102)이 제1 퓨즈 영역(101)에 인접하여 배치될 수 있다. 제2 퓨즈 영역(102)에 형성되는 제2 퓨즈 셀들은 메모리 셀들과 다른 구조를 갖는 안티 퓨즈 셀들로 구현될 수 있다.
다음으로 도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 어레이(110)는 제1 퓨즈 영역(111), 제2 퓨즈 영역(112), 및 메모리 셀 영역(113) 등을 포함할 수 있다. 도 3에 도시한 일 실시예와 유사하게, 제1 퓨즈 영역(111)에 포함되는 복수의 제1 퓨즈 셀들은, 제2 퓨즈 영역(112)에 포함되는 복수의 제2 퓨즈 셀들과 서로 다른 구조를 가질 수 있다. 제1 퓨즈 셀들은, 메모리 셀 영역(113)에 포함되는 메모리 셀들과 같은 구조를 갖는 전기 퓨즈 셀들일 수 있다. 제2 퓨즈 셀들은 메모리 셀들과 다른 구조를 갖는 안티 퓨즈 셀들일 수 있다.
도 4에 도시한 일 실시예에서, 상대적으로 우수한 특성을 갖는 메모리 셀들 중 일부를 제1 퓨즈 셀들로 선택할 수 있도록, 제1 퓨즈 영역(111)은 메모리 셀 어레이(110)의 중앙에 배치될 수 있다. 제2 퓨즈 영역(112)은 제1 퓨즈 영역(111)과 별도로 형성되는 소자들을 포함하므로, 제1 퓨즈 영역(111)과 분리되어 메모리 셀 어레이(110)의 경계에 형성될 수 있다.
도 5는 메모리 셀 어레이(120)를 간단하게 나타낸 도면일 수 있다. 도 5를 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 어레이(120)는 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC) 각각은 비트라인(BL)과 워드라인(WL)이 교차하는 지점에 마련될 수 있다. 즉, 복수의 메모리 셀들(MC) 각각은 하나의 비트라인(BL)과 하나의 워드라인(WL)에 연결될 수 있다.
일례로, 복수의 메모리 셀들(MC) 각각은 스위치 소자(SW)와 정보 저장 소자(VR)를 포함할 수 있다. 일 실시예에서, 스위치 소자(SW)는 PN 접합 다이오드, 쇼트키 다이오드, 트랜지스터, 및 오보닉 임계 스위치(OTS) 중 적어도 하나를 포함할 수 있다. 또한 일 실시예에서, 정보 저장 소자(VR)는 칼코케나이드(Chalcogenide) 물질 및 초격자(Super-lattice) 등을 포함하는 상변화 소자, MTJ(Magnetic Tunnel Junction) 소자, 가변 저항 소자 등으로 형성될 수 있다. 즉, 정보 저장 소자(VR)는 상변화 소자에서 발생하는 상전이 현상, MTJ 소자에서 발생하는 자화 방향의 변화, 및 가변 저항 소자에서 발생하는 저항 변화 등에 따라 데이터를 저장할 수 있다. 정보 저장 소자(VR)와 스위치 소자(SW)는 서로 직렬로 연결될 수 있다.
메모리 컨트롤러는, 비트라인(BL)과 워드라인(WL)을 통해 복수의 메모리 셀들(MC) 각각에 포함되는 정보 저장 소자(VR)의 저항을 증가 또는 감소시킴으로써 데이터를 기록하거나 지울 수 있다. 일 실시예에서, 정보 저장 소자(VR)가 상변화 소자를 포함하는 경우, 메모리 컨트롤러는 상변화 소자에 포함되는 상변화 물질을 결정질상에서 비정질상으로 상전이시킴으로써 정보 저장 소자(VR)의 저항을 증가시키고, 데이터를 기록할 수 있다. 또한, 메모리 컨트롤러는 상변화 물질을 비정질상에서 결정질상으로 상전이시킴으로써 정보 저장 소자(VR)의 저항을 감소시키고, 데이터를 소거할 수 있다. 정보 저장 소자(VR)의 저항 값과 데이터 기록 여부의 관계는 다르게 정의될 수도 있다.
일 실시예에서, 정보 저장 소자(VR)가 MTJ 소자를 포함하는 경우, 메모리 컨트롤러는 MTJ 소자에 포함되는 자유층의 자화 방향을 조절하여 정보 저장 소자(VR)의 저항을 증가 또는 감소시킴으로써 데이터를 기록하거나 소거할 수 있다. 메모리 컨트롤러는, 복수의 메모리 셀들(MC)에서 검출한 읽기 전압을 소정의 기준 전압과 비교함으로써, 복수의 메모리 셀들(MC)에 저장된 데이터를 읽어오는 읽기 동작을 실행할 수 있다.
도 5를 참조하면, 메모리 셀 어레이(120)는 제1 퓨즈 영역(FA1)과 제2 퓨즈 영역(FA2)을 포함할 수 있다. 제1 퓨즈 영역(FA1)은 메모리 셀 어레이(120)의 중앙에 배치된 일부의 메모리 셀들을 제1 퓨즈 셀들로 포함할 수 있다. 제1 퓨즈 셀들은 메모리 셀들과 같은 구조를 가질 수 있다. 제1 퓨즈 셀들은 정보 저장 소자(VR)와 스위치 소자(SW)가 직렬로 연결되는 구조를 가질 수 있다. 메모리 컨트롤러는 메모리 셀들에 데이터를 기록하거나 소거하는 방법과 같은 방법으로, 제1 퓨즈 셀들에 데이터를 기록하거나 소거할 수 있다.
도 5에 도시한 일 실시예에서 제2 퓨즈 영역(FA2)은, 제1 퓨즈 영역(FA1)과 분리되어 배치될 수 있다. 다만, 실시예들에 따라, 제2 퓨즈 영역(FA2)의 위치는 다양하게 변형될 수 있다. 제2 퓨즈 영역(FA2)에 포함되는 제2 퓨즈 셀들은, 제1 퓨즈 셀들과 다른 구조를 가질 수 있다. 일례로, 제2 퓨즈 셀들은 서로 직렬로 연결되는 트랜지스터 소자들을 가질 수 있다. 일 실시예에서 메모리 컨트롤러는, 제2 퓨즈 셀들 각각에 포함된 트랜지스터 소자들 중 적어도 하나의 게이트 절연층을 파괴함으로써 데이터를 기록할 수 있다. 일례로, 제2 퓨즈 셀들에 한 번 기록된 데이터는 소거되거나 변경되지 않을 수 있다.
본 발명의 일 실시예에서는, 메모리 셀들과 유사하게 데이터를 자유롭게 기록, 소거할 수 있는 제1 퓨즈 셀들과, 한 번 데이터를 기록하면 소거 또는 변경이 어려운 제2 퓨즈 셀들의 특성을 이용하여, 메모리 장치의 신뢰성 및 성능을 개선할 수 있다. 일례로, 제1 퓨즈 셀들에 메모리 장치의 리페어 공정 및 커스터마이징에 필요한 데이터를 기록하고 테스트 절차를 진행한 후, 출하되기 전에 제1 퓨즈 셀들의 데이터를 제2 퓨즈 셀에 기록할 수 있다. 제2 퓨즈 셀들에 저장된 데이터는 테스트 절차 이후의 공정에 의해 소거되거나 변경되지 않으며, 따라서 메모리 장치의 신뢰성 및 성능을 개선할 수 있다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀을 설명하기 위해 제공되는 도면들이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(200)는, 복수의 도전성 라인들(201-203) 사이에 마련되는 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)을 포함할 수 있다. 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 각각 독립된 메모리 셀로서 동작할 수 있다. 일례로, 제1 도전성 라인(201)과 제3 도전성 라인(203)이 워드라인인 경우, 제2 도전성 라인(202)은 비트라인일 수 있다. 또한, 제1 도전성 라인(201)과 제3 도전성 라인(203)이 비트라인인 경우, 제2 도전성 라인(202)은 워드라인일 수 있다. 이하, 설명의 편의를 위하여 제1 도전성 라인(201)과 제3 도전성 라인(203)이 각각 제1 워드라인 및 제2 워드라인이고, 제2 도전성 라인(202)은 비트라인인 것을 가정하여 설명하기로 한다.
제1 메모리 셀(MC1)은 제1 가열 전극(210), 제1 정보 저장 소자(220), 및 제1 스위치 소자(230) 등을 포함할 수 있다. 제1 스위치 소자(230)는 제2 스위치 전극(231)과 제2 스위치 전극(232) 및 그 사이에 배치되는 제1 선택층(233) 등을 포함할 수 있다. 일 실시예에서, 제1 선택층(233)은 오보닉 임계 스위치(Ovonic Threshold Switch, OTS) 물질을 포함할 수 있다. 제1 스위치 전극(231)과 제2 스위치 전극(232) 사이에 문턱 전압보다 큰 전압이 인가되면, 제1 선택층(233)을 통해 전류가 흐를 수 있다.
제1 정보 저장 소자(220)는 상변화 물질을 포함할 수 있으며, 일 실시예로 칼코게나이드 물질을 포함할 수 있다. 일례로, 제1 정보 저장 소자(220)는 Ge-Sb-Te(GST)를 포함할 수 있으며, 제1 정보 저장 소자(220)에 포함되는 원소들의 종류 및 그 화학적 조성비에 따라 제1 정보 저장 소자(220)의 결정화 온도, 용융점, 결정화 에너지에 따른 상변화 속도 등이 결정될 수 있다.
제2 메모리 셀(MC2)은 제1 메모리 셀(MC1)과 유사한 구조를 가질 수 있다. 도 6을 참조하면, 제2 메모리 셀(MC2)은 제2 가열 전극(240), 제2 정보 저장 소자(250) 및 제2 스위치 소자(260) 등을 포함할 수 있다. 제2 가열 전극(240), 제2 정보 저장 소자(250) 및 제2 스위치 소자(260) 각각의 구조 및 특징은, 제1 가열 전극(210), 제1 정보 저장 소자(220), 및 제1 스위치 소자(230)와 유사할 수 있다. 이하, 제1 메모리 셀(MC1)을 예시로 참조하여, 데이터를 기록하고 소거하는 방법을 설명하기로 한다.
도 7을 참조하면, 메모리 컨트롤러(270)가 제1 메모리 셀(MC1)에 데이터를 기록하거나, 제1 메모리 셀(MC1)의 데이터를 지울 수 있다. 제1 워드라인(201)과 비트라인(202)을 통해 전압 및/또는 전류가 공급되면, 제1 가열 전극(210)과 제1 정보 저장 소자(220) 사이의 계면에서 상기 전압에 따른 줄 열(Joule Heat)이 발생할 수 있다. 줄 열에 의해 제1 정보 저장 소자(220)에 포함된 상변화 물질이 비정질상에서 결정질상으로 변하거나, 결정질상에서 비정질상으로 변할 수 있다. 제1 정보 저장 소자(220)는 비정질상에서 높은 저항을 가질 수 있으며, 결정질상에서 낮은 저항을 가질 수 있다. 일 실시예에서, 제1 정보 저장 소자(220)의 저항 값에 따라 데이터 `0` 또는 `1`이 정의될 수 있다.
예를 들어, 제1 메모리 셀(MC1)에 데이터를 기록하기 위해, 메모리 컨트롤러(270)는 제1 워드라인(201)과 비트라인(202)을 통해 프로그램 전압을 공급할 수 있다. 상기 프로그램 전압은 제1 스위치 소자(230)에 포함되는 오보닉 임계 스위치 물질의 문턱 전압보다 크며, 따라서 제1 스위치 소자(230)를 통해 전류가 흐를 수 있다. 상기 프로그램 전압에 의해 제1 정보 저장 소자(220)에 포함되는 상변화 물질이 비정질상에서 결정질상으로 변할 수 있으며, 따라서 제1 메모리 영역에 데이터를 기록할 수 있다. 일 실시예에서, 제1 정보 저장 소자(220)에 포함되는 상변화 물질이 결정질상을 갖는 경우, 제1 메모리 셀(MC1)의 상태는 셋(set) 상태로 정의될 수 있다.
한편, 제1 메모리 셀(MC1)에 기록된 데이터를 소거하기 위해, 메모리 컨트롤러(270)는 제1 워드라인(201)과 비트라인(202)을 통해 소정의 소거 전압을 공급할 수 있다. 상기 소거 전압에 의해, 제1 정보 저장 소자(220)에 포함되는 상변화 물질이 결정질상에서 비정질상으로 상전이될 수 있다. 제1 정보 저장 소자(220)에 포함되는 상변화 물질이 비정질상을 갖는 경우, 제1 메모리 셀(MC1)의 상태는 리셋(reset) 상태로 정의될 수 있다. 일례로, 상기 소거 전압의 최대값은 상기 프로그램 전압의 최대값보다 클 수 있으며, 상기 소거 전압이 공급되는 시간은 상기 프로그램 전압이 공급되는 시간보다 짧을 수 있다.
앞서 설명한 바와 같이, 정보 저장 소자들(220, 250)에 포함되는 상변화 물질의 상태에 따라 정보 저장 소자들(220, 250)의 저항 값이 바뀔 수 있으며, 메모리 컨트롤러는 정보 저장 소자들(220, 250)의 저항으로부터 데이터 `0`과 `1`을 구분할 수 있다. 정보 저장 소자들(220, 250)에 포함되는 상변화 물질의 상태는 가열 전극(210, 240)과 정보 저장 소자들(220, 250) 사이의 계면에서 발생하는 줄 열에 의해 달라질 수 있다. 따라서, 메모리 컨트롤러(270)가 입력하는 전압 또는 전류 외에, 메모리 장치(200)의 제조 공정이나 테스트 절차, 사용 환경 등에서 발생하는 여러 외부 요인들에 의해서도, 정보 저장 소자들(220, 250)에 포함되는 상변화 물질의 상태가 달라질 수 있다.
앞서 설명한 바와 같이, 본 발명의 일 실시예에 따른 메모리 장치(200)는 제1 퓨즈 셀들과 제2 퓨즈 셀들을 포함하고, 제1 퓨즈 셀들은 메모리 셀들(MC1, MC2)과 같은 구조를 가질 수 있다. 메모리 컨트롤러(270)는 메모리 셀들(MC1, MC2)에 데이터를 기록하거나 소거하는 방법과 같은 방법으로 제1 퓨즈 셀들에 데이터를 기록하거나 소거할 수 있다.
다만, 제1 퓨즈 셀들에 저장된 데이터는 메모리 장치(200)의 제조 공정과 테스트 절차, 및 사용 환경 등에 의해 의도치 않게 삭제되거나 변경될 수 있다. 본 발명의 일 실시예에서는 제1 퓨즈 셀들에 저장된 데이터의 의도치 않은 삭제 및/또는 변경에 따른 문제를 해결하기 위해, 제2 퓨즈 셀들을 이용할 수 있다. 제2 퓨즈 셀들은 제1 퓨즈 셀들과 다른 구조를 갖는 안티 퓨즈 셀들일 수 있으며, 메모리 컨트롤러(270)는 테스트 절차가 완료된 이후에 제1 퓨즈 셀들의 데이터를 제2 퓨즈 셀들에 기록할 수 있다. 제조 공정, 테스트 절차, 및 사용 환경 등에 관계없이 제2 퓨즈 셀들은 데이터를 안정적으로 저장할 수 있으므로, 메모리 장치(200)의 신뢰성 및 성능을 개선할 수 있다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀을 설명하기 위해 제공되는 도면들이다.
도 8을 참조하면, 메모리 장치의 메모리 셀(MC)은, 스위치 소자(310)와 정보 저장 소자(320)를 포함할 수 있다. 스위치 소자(310)는 트랜지스터로 구현될 수 있으며, 스위치 소자(310)의 게이트 단자는 워드라인(302)에 연결될 수 있다. 스위치 소자(310)의 소스/드레인 전극 중 하나는 소스 라인(301)에 연결되며, 나머지 하나는 정보 저장 소자(320)를 통해 비트라인(303)에 연결될 수 있다.
정보 저장 소자(320)는 MTJ 소자를 포함할 수 있다. MTJ 소자는 자유층(321)과 고정층(322) 및 그 사이에 배치되는 터널층(323)을 포함할 수 있다. 고정층(322)의 자화 방향은 고정되어 변하지 않으며, 자유층(321)의 자화 방향은 조건에 따라 고정층(322)과 같은 방향 또는 역 방향으로 변할 수 있다. 고정층(322)의 자화 방향을 고정하기 위해, 반강자성(anti-ferromagnetic)층이 정보 저장 소자(320)에 더 포함될 수도 있다.
메모리 컨트롤러(370)는 정보 저장 소자(320)에 포함되는 자유층(321)의 자화 방향을 조절하여 정보 저장 소자(320)의 저항을 바꿈으로써 정보 저장 소자(320)에 데이터를 기록하거나 또는 데이터를 소거할 수 있다. 일례로, 메모리 컨트롤러(370)는 스위치 소자(310)를 턴-온시키고 정보 저장 소자(320)에 전류 또는 전압을 입력하여 자유층(321)의 자화 방향을 고정층(322)과 같은 방향으로 결정할 수 있다. 일례로, 자유층(321)으로부터 고정층(322)으로 흐르는 전류를 입력함으로써, 고정층(322)과 동일한 스핀 방향을 갖는 자유 전자들이 자유층(321)에 토크를 인가하며, 그로부터 자유층(321)이 고정층(322)과 평행(parallel)하게 자화될 수 있다.
반면, 정보 저장 소자(320)의 고정층(322)에서 자유층(321) 방향으로 흐르는 전류를 입력하면, 고정층(322)과 반대 방향의 스핀을 갖는 자유 전자들이 자유층(321)에 토크를 인가할 수 있다. 따라서, 자유층(321)은 고정층(322)과 반 평행(Anti-parallel)하게 자화될 수 있다.
자유층(321)과 고정층(322)이 평행하게 자화되면 정보 저장 소자(320)는 상대적으로 작은 저항을 가지며, 자유층(321)과 고정층(322)이 반대 방향으로 평행하게 자화되면 정보 저장 소자(320)는 상대적으로 큰 저항을 가질 수 있다. 일례로 메모리 컨트롤러(370)는, 읽기 전류를 입력하고 정보 저장 소자(320)의 저항 값의 크기에 따라 메모리 셀(MC)에서 검출되는 전압을 이용하여, 데이터를 읽어올 수 있다. 예를 들어, 정보 저장 소자(320)의 저항이 작은 경우에는 데이터 `0`을, 정보 저장 소자(320)의 저항이 큰 경우에는 데이터 `1`을 독출할 수 있다.
정보 저장 소자(320)가 MTJ 소자를 포함하는 경우, 메모리 셀(MC)과 같은 구조를 갖는 제1 퓨즈 셀들에 저장된 데이터는, 테스트 절차, 제조 공정 및 사용 환경 등에서 발생하는 자기장의 영향에 의해 의도치 않게 삭제 또는 변경될 수 있다. 본 발명의 일 실시예에서는 상기와 같은 문제를 해결하기 위해, 테스트 절차가 종료된 후 제1 퓨즈 셀들의 데이터를 안티 퓨즈 셀들로 구현되는 제2 퓨즈 셀들에 기록할 수 있다. 따라서, 팹 아웃 이후 테스트 절차, 제조 공정, 및 사용 환경 등에 관계 없이, 퓨즈 셀들에 저장하고자 하는 데이터가 안정적으로 유지될 수 있다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 퓨즈 셀을 설명하기 위해 제공되는 도면들이다.
도 10 및 도 11을 참조하여 설명하는 안티-퓨즈 셀은, 본 발명의 일 실시예에 따른 메모리 장치에 제2 퓨즈 셀(400)로 적용될 수 있다. 메모리 컨트롤러는, 팹 아웃 이후 테스트 절차 등이 종료되면, 메모리 셀들과 같은 구조를 갖는 제1 퓨즈 셀의 데이터를 제2 퓨즈 셀(400)에 저장할 수 있다.
도 10을 참조하면, 제2 퓨즈 셀(400)은 제1 트랜지스터(T1)와 제2 트랜지스터(T2)를 포함할 수 있다. 일례로, 제1 트랜지스터(T1)는 리드(read) 트랜지스터일 수 있으며, 제2 트랜지스터(T2)는 프로그램 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 리드 워드라인(WLR)에 연결되고, 제2 트랜지스터(T2)의 게이트 전극은 프로그램 워드라인(WLP)에 연결될 수 있다.
메모리 컨트롤러는, 프로그램 워드라인(WLP)을 통해 제2 트랜지스터(T2)의 게이트 전극에 프로그램 전압을 입력하여 제2 트랜지스터(T2)의 게이트 절연막을 파괴함으로써, 제2 트랜지스터(T2)의 저항을 감소시킬 수 있다. 도 11을 참조하면, 제2 트랜지스터(T2)의 게이트 절연막이 파괴된 상태를 나타내기 위해, 제2 트랜지스터(T2)를 저항(R)으로 대체하여 도시할 수 있다.
제2 트랜지스터(T2)의 게이트 절연막이 파괴된 상태에서 제2 트랜지스터(T2)의 게이트 전극와 비트라인(BL) 사이에 소정의 전압이 입력되고, 제1 트랜지스터(T1)의 게이트 전극에 동작 전압이 인가되면, 비트라인(BL)에 상대적으로 큰 전류가 흐를 수 있다. 반면, 제2 트랜지스터(T2)의 게이트 절연막이 파괴되지 않은 상태에서 제1 트랜지스터(T1)의 게이트 전극에 동작 전압이 인가되면, 제2 트랜지스터(T2)의 큰 저항으로 인해 비트라인(BL)에 상대적으로 작은 전류가 흐를 수 있다. 이와 같이, 메모리 컨트롤러는 프로그램 워드라인(WLP)으로 제2 트랜지스터(T2)에 높은 프로그램 전압을 입력하여 제2 트랜지스터(T2)의 게이트 절연막을 파괴함으로써, 원하는 데이터를 제2 퓨즈 셀(400)에 기록할 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위해 제공되는 흐름도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법은, 메모리 장치를 제조하기 위한 반도체 공정이 웨이퍼에 진행되는 것으로 시작될 수 있다(S10). 웨이퍼는 복수의 메모리 장치들이 형성되는 복수의 칩 영역들, 및 복수의 칩 영역들을 분리하기 위한 스크라이빙 영역 등을 포함할 수 있다.
반도체 공정이 완료되고 웨이퍼에 대한 팹 아웃이 진행되면, 메모리 컨트롤러는 제1 퓨즈 셀들에 데이터를 기록할 수 있다(S11). 상기 데이터는, 불량이 발생한 메모리 셀들을 제1 퓨즈 셀들로 대체하기 위한 리던던시 관련 데이터, 및 메모리 장치의 커스터마이징에 필요한 데이터 등을 포함할 수 있다. 일례로, 메모리 컨트롤러는 불량 메모리 셀이 연결된 워드라인 및 비트라인을, 제1 퓨즈 셀들에 연결된 워드라인 및 비트라인으로 대체할 수 있다. 또한, 제조 공정 등에서 발생한 오차에 따라 메모리 장치의 동작 전압, 동작 타이밍 등을 커스터마이징하는 데에 필요한 데이터를 제1 퓨즈 셀들에 저장할 수 있다. 제1 퓨즈 셀들은 메모리 셀들과 같은 구조를 가질 수 있으며, 저항 변화를 이용하여 데이터를 저장할 수 있다.
제1 퓨즈 셀들에 데이터가 저장되면, 웨이퍼는 테스트 절차로 옮겨지며 EDS(Electrical Die Sorting) 테스트가 진행될 수 있다(S12). 일례로 EDS 테스트는 온도 조건을 바꿔가면서 복수 회에 걸쳐서 진행될 수 있다. EDS 테스트가 진행되는 동안, 메모리 장치의 성능을 확보하기 위한 커스터마이징 데이터가 달라질 수도 있다. 메모리 컨트롤러가 제1 퓨즈 셀들에 저장된 데이터를 변경함으로써, 커스터마이징 데이터를 바꾸면서 EDS 테스트를 진행할 수 있다.
EDS 테스트가 완료되면, 메모리 컨트롤러는 제1 퓨즈 셀들의 데이터를 제2 퓨즈 셀들에 기록할 수 있다(S13). 제2 퓨즈 셀들은 제1 퓨즈 셀들과 달리 메모리 셀들과 다른 구조를 가질 수 있으며, 일례로 안티-퓨즈 셀들로 구현될 수 있다. 따라서, S13 단계에서 제2 퓨즈 셀들에 기록된 데이터는 EDS 테스트 이후의 조립 공정 및 사용 환경 등에 의해 의도치 않게 변경되거나 삭제되지 않을 수 있다.
제2 퓨즈 셀들에 데이터가 기록되면, 패키징 공정 및 패키징 공정에 의해 생산된 메모리 장치에 대한 패키지 테스트가 진행될 수 있다(S14-S15). 패키징 공정과 패키지 테스트가 진행되는 환경에서, 제2 퓨즈 셀들에 저장된 데이터는 변경되거나 삭제되지 않을 수 있으며, 따라서 메모리 장치의 신뢰성을 개선하고 안정적인 성능을 확보할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치의 제조 공정을 간단하게 나타낸 도면이다.
도 13을 참조하면, 웨이퍼(W)에 반도체 공정들을 적용하여 복수의 반도체 다이(Die)들이 생산되며, 웨이퍼(W)가 팹 아웃(Fab out)될 수 있다. 웨이퍼(W)에 포함된 복수의 반도체 다이(Die)들은 메모리 장치를 포함할 수 있다. 웨이퍼(W)가 팹 아웃되면, 메모리 셀 어레이에 포함된 제1 퓨즈 셀들에 데이터를 기록하는 제1 퓨징(501)이 진행될 수 있다. 제1 퓨즈 셀들은 메모리 셀 어레이에 포함되는 일반 메모리 셀들과 같은 구조를 가질 수 있다. 제1 퓨징은 메모리 장치의 커스터마이징에 필요한 데이터를 제1 퓨즈 셀들에 저장하는 작업, 및 제1 퓨즈 셀들 중 적어도 일부를 리던던시 메모리 셀로 이용하여 불량 메모리 셀들을 대체하는 리페어 작업 등을 포함할 수 있다.
제1 퓨징(501)이 완료되면, 제1 EDS 테스트(502)와 제2 EDS 테스트(503)가 순차적으로 진행될 수 있다. 일례로, 제1 EDS 테스트(502)는 상대적으로 고온 환경에서 진행되고, 제2 EDS 테스트(503)는 상대적으로 저온 환경에서 진행될 수 있다. 제1 EDS 테스트(502)와 제2 EDS 테스트(503)가 진행되는 동안, 메모리 장치의 성능 최적화를 위해, 제1 퓨즈 셀들에 저장된 커스터마이징 데이터가 변경될 수도 있다.
EDS 테스트들(502, 503)이 완료되면, 제2 퓨징(504)이 진행될 수 있다. 제2 퓨징(504)은 EDS 테스트들(502, 503)에 의해 확정된 리페어 데이터와 커스터마이징 데이터 등을 제2 퓨즈 셀들에 기록하는 작업을 포함할 수 있다. 리페어 데이터는 제1 퓨즈 셀들 중 적어도 일부를 이용하여 불량 메모리 셀들을 대체하기 위한 데이터를 포함할 수 있다. 제2 퓨즈 셀들은 안티-퓨즈 셀들을 포함할 수 있으며, 제2 퓨징(504)에 의해 제1 퓨즈 셀들에 저장되어 있던 데이터가 제2 퓨즈 셀들에 기록될 수 있다. 또는, 제1 퓨즈 셀들에 저장되어 있던 데이터와 관계없이, EDS 테스트들(502, 503)에 의해 확정된 리페어 데이터와 커스터마이징 데이터 등을 제2 퓨즈 셀들에 기록함으로써 제2 퓨징(504)이 실행될 수도 있다. 일 실시예에서 제2 퓨징(504)은, 제1 퓨즈 셀들 중 적어도 일부를 리던던시 메모리 셀들로 이용하여, 불량 메모리 셀들을 대체하는 리페어 작업을 포함할 수 있다.
제2 퓨징(504)이 완료되면, 스크라이빙 공정(505)을 적용하여 메모리 장치를 포함하는 반도체 다이들을 웨이퍼(W)에서 분리하는 한편, 패키지 조립 공정(506)을 적용할 수 있다. 패키지 조립 공정(506)에 의해 메모리 장치가 패키지로 생산되면, 패키지 테스트(507)를 진행한 후 제품을 출하할 수 있다.
도 13을 참조하여 설명한 일련의 프로세스에서, 메모리 장치의 리페어 작업과 커스터마이징은 제1 퓨즈 셀들을 이용하여 1차로 진행될 수 있다. 다만, 제1 퓨즈 셀들은 일반 메모리 셀들과 같은 구조를 가질 수 있으며, EDS 테스트들(502, 503)과 스크라이빙 공정(505), 패키지 조립 공정(506) 및 패키지 테스트(507) 등을 거치면서 그 데이터가 삭제 또는 변경될 수 있다. 본 발명의 일 실시예에서는, 제1 퓨즈 셀들에 데이터를 기록하고 EDS 테스트들(502, 503)을 진행하여 리페어 작업과 커스터마이징에 필요한 데이터를 확정한 후, 제1 퓨즈 셀들의 데이터를 제2 퓨즈 셀들에 기록할 수 있다. 제2 퓨즈 셀들의 데이터는 스크라이빙 공정(505), 패키지 조립 공정(506) 및 패키지 테스트(507) 등에 의해 삭제되거나 변경되지 않으므로, 메모리 장치의 신뢰성 및 동작 성능을 개선할 수 있다.
도 14 내지 도 16은 본 발명의 일 실시예에 따른 메모리 장치에서 퓨즈 셀들의 데이터 저장 동작을 설명하기 위해 제공되는 도면들이다.
도 14 내지 도 16을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(500)는 메모리 컨트롤러(510)와 메모리 셀 어레이(520)를 포함할 수 있다. 메모리 셀 어레이(520)는 제1 퓨즈 영역(521)과 제2 퓨즈 영역(522) 및 메모리 셀 영역(523) 등을 포함할 수 있다.
먼저 도 14를 참조하면, 메모리 장치(500)는 제1 퓨즈 영역(521)의 제1 퓨즈 셀들에 데이터를 기록하는 제1 퓨징을 실행할 수 있다. 제1 퓨징에 의해 제1 퓨즈 셀들에 기록되는 데이터는, 메모리 장치(500)의 커스터마이징에 필요한 데이터, 불량 메모리 셀들을 제1 퓨즈 셀들 중 적어도 일부로 대체하기 위한 리페어 데이터, 및 메모리 장치(500)의 생산/제조 이력에 관한 데이터 등을 포함할 수 있다.
제1 퓨징이 실행되는 동안, 제1 디코더 회로(511)에 포함되는 퓨즈 선택 회로(512)는 제1 퓨즈 영역(521)을 선택하고 제2 퓨즈 영역(522)을 선택하지 않을 수 있다. 따라서, 페이지 버퍼 회로(514)와 제2 디코더 회로(513)가 입력하는 데이터가 제2 퓨즈 영역(522)이 아닌 제1 퓨즈 영역(521)에 기록될 수 있다. 퓨즈 선택 회로(512)가 제1 퓨즈 영역(521)과 제2 퓨즈 영역(522) 중 어느 영역을 선택할지는 컨트롤 로직(515)에 의해 결정될 수 있다.
도 15를 참조하면, 제1 퓨징 및 EDS 테스트가 완료된 후, 컨트롤 로직(515)은 제1 퓨즈 영역(521)에 저장된 데이터를 읽어올 수 있다. 일례로, 제1 퓨즈 영역(521)에 저장된 데이터는, EDS 테스트들을 통해 제1 퓨징에 의해 기록된 데이터를 조정한 데이터일 수 있다. 제1 퓨즈 영역(521)으로부터 읽어 온 데이터는 페이지 버퍼 회로(514) 또는 메모리 장치(500) 내부/외부에 마련된 별도의 저장 공간에 저장될 수 있다.
다음으로 도 16을 참조하면, 컨트롤 로직(515)은 제1 퓨즈 영역(521)에서 읽어온 데이터를 제2 퓨즈 영역(522)에 기록할 수 있다. 제2 퓨즈 영역(522)에 포함된 제2 퓨즈 셀들은 안티-퓨즈 셀들일 수 있다. 일례로, 도 16에 도시한 일 실시예에 따른 데이터 기록 동작에 의해 제2 퓨즈 셀들에 기록된 데이터는 삭제 또는 변경되지 않을 수 있다.
컨트롤 로직(515)은 제2 퓨즈 영역(522)이 선택되도록 퓨즈 선택 회로(512)를 제어할 수 있다. 퓨즈 선택 회로(512)가 제2 퓨즈 영역(522)을 선택한 상태에서, 페이지 버퍼 회로(514)는 제1 퓨즈 영역(521)으로부터 읽어온 데이터를 입력하여 제2 퓨즈 셀들에 기록할 수 있다. 일례로, 도 16을 참조하여 설명하는 데이터 기록 동작은, 제2 퓨즈 셀들 각각에 포함되는 프로그램 트랜지스터의 게이트 절연막을 파괴하는 과정을 포함할 수 있다. 제1 퓨즈 셀들에 기록된 데이터가 제2 퓨즈 셀들에 옮겨 저장될 수 있도록, 제2 퓨즈 셀들의 개수는 제1 퓨즈 셀들의 개수와 같거나 그보다 많을 수 있다.
도 17은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위해 제공되는 흐름도이다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법은, 메모리 장치를 제조하기 위한 반도체 공정이 웨이퍼에 진행되는 것으로 시작될 수 있다(S20). 웨이퍼는 복수의 메모리 장치들이 형성되는 복수의 칩 영역들, 및 복수의 칩 영역들을 분리하기 위한 스크라이빙 영역 등을 포함할 수 있다.
반도체 공정이 완료되고 웨이퍼에 대한 팹 아웃이 진행된 후, 메모리 컨트롤러는 제1 퓨즈 셀들에 데이터를 기록할 수 있다(S21). 제1 퓨즈 셀들에 기록되는 데이터는, 제1 퓨즈 셀들 중 적어도 일부를 리던던시 메모리 셀들로 활용하여 불량이 발생한 메모리 셀들을 대체하기 위한 리페어 데이터, 메모리 장치의 커스터마이징에 필요한 데이터, 및 메모리 장치의 생산/제조 이력에 관한 데이터 등을 포함할 수 있다. 제1 퓨즈 셀들은 메모리 셀들과 같은 구조를 가질 수 있으며, 저항 변화를 이용하여 데이터를 저장할 수 있다.
제1 퓨즈 셀들에 데이터가 저장되면, 웨이퍼에 대한 EDS 테스트가 진행될 수 있다(S22). EDS 테스트는 고온 조건에서 진행되는 제1 EDS 테스트와, 저온 조건에서 진행되는 제2 EDS 테스트를 포함할 수 있다. EDS 테스트가 진행되는 동안, 메모리 장치의 성능을 확보하기 위한 커스터마이징 데이터가 변경될 수 있으며, 메모리 컨트롤러가 제1 퓨즈 셀들에 저장된 커스터마이징 데이터를 바꾸면서 EDS 테스트를 진행할 수 있다.
EDS 테스트가 완료되면, 메모리 장치를 패키징하는 패키징 공정이 진행될 수 있다(S23). 패키징 공정은, 메모리 장치를 포함하는 반도체 다이를 웨이퍼로부터 분리하는 스크라이빙 공정 및 반도체 다이를 패키징하는 조립 공정 등을 포함할 수 있다.
패키징 공정이 완료되면, 메모리 컨트롤러는 외부로부터 전달되는 커맨드에 응답하여 제1 퓨즈 셀들에 데이터를 기록할 수 있다(S24). 패키징 공정에서 제1 퓨즈 셀들에 기록된 데이터가 의도치 않게 변경 또는 삭제될 수 있으므로, 패키징 공정이 완료된 후 제1 퓨즈 셀들에 데이터를 다시 기록하는 절차가 필요할 수 있다. S24 단계에서 제1 퓨즈 셀들에 기록되는 데이터는, 앞서 진행된 EDS 테스트에 의해 조정된 데이터들일 수 있다.
제1 퓨즈 셀들에 저장된 데이터를 이용하여, 메모리 장치를 포함하는 패키지에 대한 패키지 테스트가 진행될 수 있다(S25). 패키지 테스트의 결과를 참조하여, 제1 퓨즈 셀들에 저장된 데이터가 수정될 수 있다(S26). 즉, 도 17를 참조하여 설명하는 일 실시예에서는, 재기록 및 삭제가 가능한 제1 퓨즈 셀들에 저장된 데이터를 수정하면서 패키지 테스트가 진행될 수 있다. 패키지 테스트가 완료되면, 제1 퓨즈 셀들에 저장된 데이터를 제2 퓨즈 셀들에 기록할 수 있다(S27). 앞서 설명한 바와 같이 제2 퓨즈 셀들은 안티-퓨즈 셀들을 포함할 수 있다.
도 18은 본 발명의 일 실시예에 따른 메모리 장치의 제조 공정을 간단하게 나타낸 도면이다.
도 18을 참조하면, 웨이퍼(W)에 반도체 공정들을 적용하여 복수의 반도체 다이들이 생산되며, 웨이퍼(W)가 팹 아웃될 수 있다. 일 실시예에서, 웨이퍼(W)에 포함된 복수의 반도체 다이들은 메모리 장치를 포함할 수 있다. 웨이퍼(W)가 팹 아웃되면, 메모리 셀 어레이에 포함된 제1 퓨즈 셀들에 데이터를 기록하는 제1 퓨징(601)이 진행될 수 있다. 제1 퓨즈 셀들은 메모리 셀 어레이에 포함되는 일반 메모리 셀들과 같은 구조를 가질 수 있다. 제1 퓨징에 의해 제1 퓨즈 셀들에 기록되는 데이터는, 커스터마이징 데이터, 리페어 데이터, 및 메모리 장치의 생산/제조 이력에 관한 데이터 등을 포함할 수 있다.
제1 퓨징(601)이 완료되면, 제1 EDS 테스트(602)와 제2 EDS 테스트(603)가 순차적으로 진행될 수 있다. 제1 EDS 테스트(602)는 상대적으로 고온 환경에서 진행되고, 제2 EDS 테스트(603)는 상대적으로 저온 환경에서 진행될 수 있다. EDS 테스트들(602, 603)이 완료되면, 반도체 다이들을 분리하는 스크라이빙 공정(604) 및 패키지 조립 공정(605)이 진행될 수 있다.
패키지 조립 공정(605)이 완료되면, 제1 퓨징(606)이 다시 한 번 수행될 수 있다. 패키지 조립 공정(605) 이후의 제1 퓨징(606)에서, 제1 퓨즈 셀들에 커스터마이징 데이터, 리페어 데이터, 및 메모리 장치의 생산/제조 이력에 관한 데이터 등을 다시 기록할 수 있다. 제1 퓨징(606)에서 제1 퓨즈 셀들에 기록된 데이터는, 패키지 테스트(607)에서 활용될 수 있다.
패키지 테스트(607)에서는 패키지 조립 공정(605)이 완료된 메모리 장치를 이용하여 테스트를 진행할 수 있다. 패키지 테스트(607)를 진행하는 동안, 메모리 장치의 커스터마이징과 리페어 등에 필요한 데이터가 수정될 수 있으며, 수정된 데이터는 제1 퓨즈 셀들에 반영될 수 있다. 패키지 테스트(607)가 완료되면, 제1 퓨즈 셀들에 저장된 데이터를 제2 퓨즈 셀들에 옮겨 기록하는 제2 퓨징(608)이 실행될 수 있다. 또는, 제1 퓨즈 셀들에 저장되어 있던 데이터와 관계없이, EDS 테스트들(602, 603)에 의해 확정된 리페어 데이터와 커스터마이징 데이터 등을 제2 퓨즈 셀들에 기록함으로써 제2 퓨징(608)이 실행될 수도 있다. 제2 퓨징(608)에 의해 제2 퓨즈 셀들에 기록된 데이터는 이후 사용자의 의도와 관계없이 삭제 또는 변경되지 않을 수 있다. 일 실시예에서 제2 퓨징(608)은, 제1 퓨즈 셀들 중 적어도 일부를 리던던시 메모리 셀들로 이용하여, 불량 메모리 셀들을 대체하는 리페어 작업을 포함할 수 있다.
도 18에 도시한 일 실시예에서는 패키지 테스트(607) 이후에 제2 퓨징(608)이 진행될 수 있다. 패키지 조립 공정(605)이 완료된 후에도 제1 퓨즈 셀들에 저장된 데이터를 수정 및/또는 변경할 수 있으며, 패키지 테스트(607)가 진행되는 동안 메모리 장치의 커스터마이징 데이터 및 리페어 데이터 등을 수정할 수 있다. 따라서, 메모리 장치의 신뢰성 및 성능을 좀 더 효과적으로 확보할 수 있다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 19에 도시한 실시예에 따른 컴퓨터 장치(1000)는 디스플레이(1010), 이미지 센서(1020), 메모리(1030), 포트(1040), 및 프로세서(1050) 등을 포함할 수 있다. 이외에 컴퓨터 장치(1000)는 유무선 통신 장치, 전원 장치 등을 더 포함할 수 있다. 도 19에 도시된 구성 요소들 중에서, 포트(1040)는 컴퓨터 장치(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 컴퓨터 장치(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1050)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1050)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU), 시스템 온 칩(SoC) 등일 수 있으며, 버스(1060)를 통해 디스플레이(1010), 이미지 센서(1020), 메모리(1030)는 물론, 포트(1040)에 연결된 다른 장치들과 통신할 수 있다.
메모리(1030)는 컴퓨터 장치(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함할 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다. 일 실시예에서, 메모리(1030)는 앞서 도 1 내지 도 18을 참조하여 설명한 다양한 실시예들에 따른 메모리 장치를 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1, 10, 200, 300, 500: 메모리 장치
20, 270, 370, 510: 메모리 컨트롤러
30, 100, 110, 120, 520: 메모리 셀 어레이
22, 512: 퓨즈 선택 회로
31, 101, 111, 521, FA1: 제1 퓨즈 영역
32, 102, 112, 522, FA2: 제2 퓨즈 영역
33, 103, 113, 523: 메모리 셀 영역

Claims (10)

  1. 복수의 메모리 셀들을 포함하며, 상기 복수의 메모리 셀들과 같은 구조를 갖는 복수의 제1 퓨즈 셀들이 형성되는 제1 퓨즈 영역과, 상기 복수의 메모리 셀들과 다른 구조를 갖는 복수의 제2 퓨즈 셀들이 형성되는 제2 퓨즈 영역을 갖는 메모리 셀 어레이; 및
    상기 복수의 메모리 셀들을 제어하며, 상기 제1 퓨즈 영역과 상기 제2 퓨즈 영역 중 하나를 선택하는 퓨즈 선택 회로를 갖는 메모리 컨트롤러; 를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 메모리 셀들과 상기 복수의 제1 퓨즈 셀들 각각은 서로 직렬로 연결되는 정보 저장 소자와 스위치 소자를 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 복수의 메모리 셀들은 상기 정보 저장 소자의 저항 변화를 이용하여 데이터를 저장하는 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 퓨즈 영역은 상기 메모리 셀 어레이의 중앙에 배치되는 메모리 장치.
  5. 제1항에 있어서,
    상기 복수의 제2 퓨즈 셀들은 안티 퓨즈 셀들인 메모리 장치.
  6. 제1항에 있어서,
    상기 메모리 컨트롤러는, 전기적 특성을 테스트하는 EDS(Electrical Die Sort) 테스트가 완료된 이후에, 상기 제1 퓨즈 영역에 저장된 데이터를 상기 제2 퓨즈 영역에 기록하는 메모리 장치.
  7. 제6항에 있어서,
    상기 메모리 컨트롤러는, 상기 EDS 테스트가 완료되고 패키징 작업이 진행되기 이전에, 상기 제1 퓨즈 영역에 저장된 데이터를 상기 제2 퓨즈 영역에 기록하는 메모리 장치.
  8. 제6항에 있어서,
    상기 메모리 컨트롤러는, 상기 EDS 테스트 및 패키징 작업이 완료된 후, 패키지 테스트에 필요한 데이터를 상기 제1 퓨즈 영역에 기록하는 메모리 장치.
  9. 저항 변화를 이용하여 데이터를 기록하는 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 같은 구조를 갖는 복수의 전기 퓨즈 셀들, 및 복수의 안티 퓨즈 셀들을 갖는 메모리 셀 어레이; 및
    상기 복수의 전기 퓨즈 셀들과 상기 복수의 안티 퓨즈 셀들 중 하나를 선택하는 퓨즈 선택 회로; 를 포함하는 메모리 장치.
  10. 저항 변화를 이용하여 데이터를 저장하는 복수의 메모리 셀들;
    상기 복수의 메모리 셀들과 같은 구조를 갖는 복수의 제1 퓨즈 셀들; 및
    상기 복수의 메모리 셀들과 다른 구조를 갖는 복수의 제2 퓨즈 셀들; 을 포함하는 메모리 장치.
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