CN111199766B - 存储器设备 - Google Patents

存储器设备 Download PDF

Info

Publication number
CN111199766B
CN111199766B CN201911069558.4A CN201911069558A CN111199766B CN 111199766 B CN111199766 B CN 111199766B CN 201911069558 A CN201911069558 A CN 201911069558A CN 111199766 B CN111199766 B CN 111199766B
Authority
CN
China
Prior art keywords
fuse
memory
cells
data
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911069558.4A
Other languages
English (en)
Other versions
CN111199766A (zh
Inventor
郑文基
金甫昌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN111199766A publication Critical patent/CN111199766A/zh
Application granted granted Critical
Publication of CN111199766B publication Critical patent/CN111199766B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/027—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in fuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/06—Acceleration testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/838—Masking faults in memories by using spares or by reconfiguring using programmable devices with substitution of defective spares
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/329—Spin-exchange coupled multilayers wherein the magnetisation of the free layer is switched by a spin-polarised current, e.g. spin torque effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • General Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

公开了一种存储器设备，包括存储器单元阵列和存储器控制器，所述存储器单元阵列包括多个存储器单元，并且所述存储器控制器用于控制所述多个存储器单元。存储器单元阵列具有第一熔丝区域和第二熔丝区域，第一熔丝区域包括具有与所述多个存储器单元的结构相同的结构的多个第一熔丝单元，第二熔丝区域包括具有与所述多个存储器单元的结构不同的结构的多个第二熔丝单元。存储器控制器具有选择第一熔丝区域和第二熔丝区域之一的熔丝选择电路。

Description

存储器设备
相关申请的交叉引用
2018年11月19日在韩国知识产权局提交的题为“存储器设备”的韩国专利申请第10-2018-0142425号通过引用整体并入本文。
技术领域
实施例涉及存储器设备。
背景技术
存储器设备包括熔丝单元，并且熔丝单元可以用于实施各种功能的目的。例如，为了增加存储器设备的产量或提高其可靠性，熔丝单元可以用作用于替换有缺陷的存储器单元的冗余存储器单元。可替代地，熔丝单元也可以用于写入与存储器设备的制造历史、制作后的测试程序和/或用于优化存储器设备的特性的定制(customizing)程序相关的数据。对可用于各种功能的熔丝单元的研究正在积极进行。
发明内容
根据实施例，存储器设备包括存储器单元阵列和存储器控制器，所述存储器单元阵列包括多个存储器单元，并且所述存储器控制器控制所述多个存储器单元。存储器单元阵列具有第一熔丝区域和第二熔丝区域，第一熔丝区域包括具有与多个存储器单元的结构相同的结构的多个第一熔丝单元，第二熔丝区域包括具有与多个存储器单元的结构不同的结构的多个第二熔丝单元。存储器控制器具有选择第一熔丝区域和第二熔丝区域中的一个的熔丝选择电路。
根据实施例，存储器设备可以包括：存储器单元阵列，包括使用电阻的变化存储数据的多个存储器单元、具有与多个存储器单元的结构相同的结构的多个电熔丝单元、以及多个反熔丝单元；和熔丝选择电路，用于从多个电熔丝单元和多个反熔丝单元当中选择一个。
根据实施例，存储器设备可以包括:多个存储器单元，用于使用电阻的变化来存储数据；多个第一熔丝单元，具有与多个存储器单元的结构相同的结构；以及多个第二熔丝单元，具有与多个存储器单元的结构不同的结构。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员而言将变得清楚，在附图中:
图1和图2示出了根据示例实施例的存储器设备；
图3至图5示出了根据示例实施例的存储器设备中包括的存储器单元阵列；
图6和图7示出了根据示例实施例的存储器设备中包括的存储器单元；
图8和图9示出了根据示例实施例的存储器设备中包括的存储器单元；
图10和图11示出了不同状态下的根据示例实施例的存储器设备中包括的第二熔丝单元；
图12示出了根据示例实施例的用于制造存储器设备的方法的流程图；
图13示出了根据示例实施例的用于制造存储器设备的过程；
图14至图16示出了根据示例实施例的熔丝单元的数据存储操作；
图17示出了根据示例实施例的用于制造存储器设备的方法的流程图；
图18示出了根据示例实施例的用于制造存储器设备的过程；和
图19示出了根据示例实施例的包括存储器设备的电子设备。
具体实施方式
图1和图2示出了根据示例实施例的存储器设备。
首先，参考图1，根据示例实施例的存储器设备1可以包括存储体区域(bankregion)2、电路区域3、焊盘(pad)区域4等。具有多个存储器单元的存储器单元阵列可以以存储体为单位排列在存储体区域2中。例如，存储体区域2可以包括多个存储器单元阵列。
电路区域3可以是其中形成用于存储器设备1的操作的各种电路的区域。例如，被包括在电路区域3中的电路可以选择被包括在存储体区域2中的存储器单元当中的至少一部分，并且可以向所选择的存储器单元写入数据或者可以从所选择的存储器单元读取数据。焊盘区域4可以是其中形成用于输入和输出控制信号和数据的多个焊盘的区域。
接下来，参考图2，根据示例实施例的存储器设备10可以包括存储器控制器20和存储器单元阵列30。存储器控制器20可以包括第一解码器电路21、第二解码器电路23、页面缓冲电路24、控制逻辑25等。第一解码器电路21可以通过字线WL连接到存储器单元阵列30，而第二解码器电路23可以通过位线BL连接到存储器单元阵列30。
页面缓冲电路24可以将数据写入通过第一解码器电路21和第二解码器电路23选择的至少一个存储器单元，或者可以从所述存储器单元读取数据。控制逻辑25可以控制第一解码器电路21、第二解码器电路23和页面缓冲电路24的操作。
存储器单元阵列30可以包括具有多个存储器单元的存储器单元区域33、具有第一熔丝单元的第一熔丝区域31和具有第二熔丝单元的第二熔丝区域32。第一熔丝单元可以具有与存储器单元的结构相同的结构，而第二熔丝单元可以具有与存储器单元的结构不同的结构。例如，第一熔丝单元可以是电熔丝(Electrical Fuse，E-Fuse)单元，而第二熔丝单元可以是反熔丝单元。
当存储器单元使用电阻的变化写入数据时，存储在第一熔丝单元中的数据可能在测试程序、制作后的组装过程和用户使用存储器设备10的过程中的至少一个中被无意地删除。存储在熔丝单元中的数据可以用于定制存储器设备10和/或用于存储器设备10的测试程序。因此，当存储在熔丝单元中的数据被无意地删除时，测试程序不正常执行和/或定制不正常执行。因此，存储器设备10的可靠性和/或性能可能降低。
在示例实施例中，存储在第一熔丝单元中的数据可以在测试程序和/或组装过程终止之后被传送和写入第二熔丝单元。如上所述，第二熔丝单元具有与存储器单元的结构不同的结构，例如，可以实施为反熔丝单元。这样，在测试程序和组装过程期间，或者在用户使用存储器设备10的同时，存储在第二熔丝单元中的数据可以不被删除。因此，可以提高存储器设备10的可靠性和性能。
例如，被包括在第一解码器电路21中的熔丝选择电路22可以选择第一熔丝区域31和第二熔丝区域32之一。例如，当熔丝选择电路22选择第一熔丝区域31时，第一解码器电路21可以访问第一熔丝区域31而不是第二熔丝区域32，并且页面缓冲电路24可以将数据写入第一熔丝单元或者可以从第一熔丝单元读取数据。可替代地，当熔丝选择电路22选择第二熔丝区域32时，第一解码器电路21可以访问第二熔丝区域32而不是第一熔丝区域31，并且页面缓冲电路24可以将数据写入第二熔丝单元或者可以从第二熔丝单元读取数据。在示例实施例中，熔丝选择电路22可以包括开关电路。
图3至图5示出了根据示例实施例的存储器设备中包括的存储器单元阵列。
首先，参考图3，根据示例实施例的存储器单元阵列100可以包括第一熔丝区域101、第二熔丝区域102、存储器单元区域103等。第一熔丝区域101包括多个第一熔丝单元，而第二熔丝区域102可以包括多个第二熔丝单元。存储器单元区域103中的多个存储器单元可以具有与多个第一熔丝单元的结构相同但与多个第二熔丝单元的结构不同的结构。
在示例实施例中，第一熔丝区域101可以在存储器单元阵列100的中心。换句话说，多个第一熔丝单元可以在多个存储器单元之间。根据制造过程的存储器单元的特性在存储器单元阵列100的中心比在其边界或外围可更好。第一熔丝区域101中的第一熔丝单元可以用作有缺陷的存储器单元的冗余存储器单元，或者可以存储用于存储器设备的定制的数据。因此，第一熔丝单元将被实施为具有优异特性的存储器单元。
在示例实施例中，位于存储器单元阵列100的中心处的存储器单元的一部分可以被选择作为第一熔丝单元，以提供第一熔丝区域101。此外，在图3所示的示例实施例中，第二熔丝区域102可以与第一熔丝区域101相邻，例如直接相邻。第二熔丝区域102中的第二熔丝单元可以具有与存储器单元的结构不同的结构，例如反熔丝单元。
接下来，参考图4，根据示例实施例的存储器单元阵列110可以包括第一熔丝区域111、第二熔丝区域112、存储器单元区113等。以类似于图3所示的示例实施例的方式，第一熔丝区域111中的多个第一熔丝单元可以具有与第二熔丝区域112中的多个第二熔丝单元的结构不同的结构。第一熔丝单元可以是电熔丝单元，其具有与被包括在存储器单元区域113中的存储器单元的结构相同的结构。第二熔丝单元可以具有与所述存储器单元的结构不同的结构，例如反熔丝单元。
在图4所示的示例实施例中，为了在具有相对优异的特性的存储器单元当中选择一部分作为第一熔丝单元，第一熔丝区域111可以在存储器单元阵列110的中心。第二熔丝区域112包括与第一熔丝区域111分离地形成的元件，并且因此可以与第一熔丝区域111分离，例如可以在存储器单元阵列110的边界或外围。
图5示出了存储器单元阵列120。参考图5，根据示例实施例的存储器单元阵列120可以包括多个存储器单元MC。多个存储器单元MC中的每一个可以设置在位线BL和字线WL的交叉点处。换句话说，多个存储器单元MC中的每一个可以连接到单个位线BL和单个字线WL。
例如，多个存储器单元MC中的每一个可以包括开关元件SW和数据存储元件VR。在示例实施例中，开关元件SW可以包括PN结二极管、肖特基(Schottky)二极管、晶体管、双向阈值开关(Ovonic Threshold Switch，OTS)等中的至少一个。在示例实施例中，数据存储元件VR可以是相变元件、磁隧道结(Magnetic Tunnel Junction，MTJ)元件、可变电阻元件等，包括硫族化物材料、超晶格材料等。换句话说，数据存储元件VR可以根据相变元件中出现的相变现象、MTJ元件中出现的磁化方向的变化、或者可变电阻器元件中出现的电阻的变化来存储数据。数据存储元件VR和开关元件SW可以彼此串联连接。
存储器控制器通过位线BL和字线WL增加或减少被包括在多个存储器单元MC的每一个中的数据存储元件VR的电阻，从而写入或擦除数据。可以不同地定义数据存储元件VR的电阻值和是否写入数据之间的关系。
在示例实施例中，当数据存储元件VR包括相变元件时，存储器控制器可以将相变材料的相从晶相(crystalline phase)变为非晶相(amorphous phase)，以增加数据存储元件VR的电阻，从而写入数据。此外，存储器控制器可以将相变材料的相从非晶相变为晶相，以降低数据存储元件VR的电阻，从而擦除数据。
在示例实施例中，当数据存储元件VR包括MTJ元件时，存储器控制器调整被包括在MTJ元件中的自由层的磁化方向，以增加或减少数据存储元件VR的电阻，从而写入或擦除数据。存储器控制器将由多个存储器单元MC检测的读取电压与预定参考电压进行比较，从而执行读取操作以读取存储在多个存储器单元MC中的数据。
参考图5，存储器单元阵列120可以包括第一熔丝区域FA1和第二熔丝区域FA2。第一熔丝区域FA1可以包括存储器单元阵列120的中心的一些存储器单元作为第一熔丝单元。换句话说，第一熔丝单元可以在存储器单元MC之间。第一熔丝单元可以具有与存储器单元MC的结构相同的结构。第一熔丝单元可以具有其中数据存储元件VR和开关元件SW串联连接的结构。存储器控制器可以使用与向存储器单元MC写入或擦除数据的方法相同的方法来写入或擦除第一熔丝单元上的数据。
在图5所示的示例实施例中，第二熔丝区域FA2可以与第一熔丝区域FA1分离，例如，其间具有存储器单元MC。第二熔丝区域FA2的位置可以多样地改变。第二熔丝区域FA2中的第二熔丝单元可以具有与第一熔丝单元的结构不同的结构。例如，第二熔丝单元可以具有彼此串联连接的晶体管元件。在示例实施例中，存储器控制器可以破坏被包括在第二熔丝单元中的每一个中的晶体管元件当中的至少一个栅极绝缘层，以写入数据。例如，数据一旦被写入第二熔丝单元，就可以不被擦除或改变。
在示例实施例中，第一熔丝单元可以具有以类似于存储器单元的方式自由写入和擦除的数据。第二熔丝单元可以存储一旦被写入就难以擦除或改变的数据，以提高存储器设备的可靠性和性能。例如，在用于存储器设备的修复过程和/或定制的数据被写入第一熔丝单元并且执行测试程序之后，存储在第一熔丝单元中的数据可以在装运之前被写入第二熔丝单元。存储在第二熔丝单元中的数据不被在测试程序之后的过程擦除或改变。因此，可以提高存储器设备的可靠性和性能。
图6和图7示出了根据示例实施例的存储器设备中包括的存储器单元。
参考图6，根据示例实施例的存储器设备200可以包括在多个导线201至203之间的第一存储器单元MC1和第二存储器单元MC2。第一存储器单元MC1和第二存储器单元MC2中的每一个可以作为独立的存储器单元操作。例如，当第一导线201和第三导线203是字线时，第二导线202可以是位线。此外，当第一导线201和第三导线203是位线时，第二导线202可以是字线。在下文中，为了便于说明，假设第一导线201和第三导线203分别是第一字线和第二字线，而第二导线202是位线。
第一存储器单元MC1可以包括第一加热电极210、第一数据存储元件220、第一开关元件230等。第一开关元件230可以包括第一开关电极231和第二开关电极232、以及它们之间的第一选择性层233等。在示例实施例中，第一选择性层233可以包括双向阈值开关(OTS)材料。当高于阈值电压的电压被施加在第一开关电极231和第二开关电极232之间时，电流可以流过第一选择性层233。
举例来说，第一数据存储元件220可以包括相变材料，并且可以包括硫族化物材料。例如，第一数据存储元件220可以包括锗-锑-碲(Ge-Sb-Te，GST)，并且第一数据存储元件220的结晶温度、熔点和根据结晶能量的相变速率可以取决于第一数据存储元件220中包括的元件的类型及其化学组成比来确定。
第二存储器单元MC2可以具有与第一存储器单元MC1的结构类似的结构。参考图6，第二存储器单元MC2可以包括第二加热电极240、第二数据存储元件250、第二开关元件260等。第二加热电极240、第二数据存储元件250和第二开关元件260中的每一个的结构和特性可以类似于第一加热电极210、第一数据存储元件220和第一开关元件230中的每一个的结构和特性。在下文中，参考第一存储器单元MC1，将描述写入和擦除数据的方法。
参考图7，存储器控制器270可以将数据写入第一存储器单元MC1，或者可以擦除第一存储器单元MC1的数据。当通过第一字线201和位线202施加电压和/或电流时，由于电压引起的焦耳热可能出现在第一加热电极210和第一数据存储元件220之间的界面(interface)处。由于焦耳热，第一数据存储元件220中的相变材料可以从非晶相变为晶相，或者可以从晶相变为非晶相。第一数据存储元件220在非晶相可以具有高电阻，并且在晶相可以具有低电阻。在示例实施例中，取决于第一数据存储元件220的电阻值，可以定义数据“0”或“1”。
例如，为了在第一存储器单元MC1上写入数据，存储器控制器270可以通过第一字线201和位线202提供编程电压。编程电压可以高于被包括在第一开关元件230中的双向阈值开关材料的阈值电压。因此，电流可以流过第一开关元件230。由于编程电压，第一数据存储元件220中的相变材料可以从非晶相变为晶相，从而将数据写入第一存储器区域。在示例实施例中，当第一数据存储元件220中的相变材料具有晶相时，第一存储器单元MC1的状态可以被定义为设置状态(set state)。
同时，为了擦除写在第一存储器单元MC1上的数据，存储器控制器270可以通过第一字线201和位线202提供预定的擦除电压。由于擦除电压，第一数据存储元件220中的相变材料可以从晶相相变(phase-change)为非晶相。当被包括在第一数据存储元件220中的相变材料具有非晶相时，第一存储器单元MC1的状态可以被定义为复位状态(reset state)。例如，擦除电压的最大值可以大于编程电压的最大值，并且期间提供擦除电压的时间可以短于期间提供编程电压的时间。
如上所述，数据存储元件220和250的电阻值可以根据被包括在数据存储元件220和250中的相变材料的状态而改变，并且存储器控制器可以将数据“0”和“1”与数据存储元件220和250的电阻区分。被包括在数据存储元件220和250中的相变材料的状态可以由加热电极210和240与数据存储元件220和250之间的界面处出现的焦耳热来改变。因此，除了由存储器控制器270输入的电压或电流之外，由于在制造存储器设备200的过程、测试程序、使用环境等中出现的各种外部因素，被包括在数据存储元件220和250中的相变材料的状态可以改变。
如上所述，根据示例实施例的存储器设备200可以包括第一熔丝单元和第二熔丝单元。第一熔丝单元可以具有与存储器单元MC1和MC2的结构相同的结构。存储器控制器270可以使用与用于向存储器单元MC1和MC2写入或擦除数据的方法相同的方法来写入或擦除第一熔丝单元上的数据。
然而，存储在第一熔丝单元中的数据可能被用于制造存储器设备200的过程、测试程序、使用环境等无意地删除或改变。在示例实施例中，为了解决由第一熔丝单元中存储的数据的无意删除和/或改变引起的问题，可以使用第二熔丝单元。第二熔丝单元可以是具有与第一熔丝单元的结构不同的结构的反熔丝单元。在测试程序完成之后，存储器控制器270可以将第一熔丝单元的数据写入第二熔丝单元。不管制造过程、测试程序、使用环境等如何，第二熔丝单元可以稳定地存储数据，从而提高存储器设备200的可靠性和性能。
图8和图9示出了根据示例实施例的存储器设备中包括的存储器单元。
参考图8，存储器设备的存储器单元MC可以包括开关元件310和数据存储元件320。开关元件310可以实施为具有连接到字线302的栅极端子的晶体管。开关元件310的源极/漏极之一连接到源极线301，而另一个通过数据存储元件320连接到位线303。
数据存储元件320可以包括MTJ元件。MTJ元件可以包括自由层321和固定层322，以及它们之间的隧道层323。固定层322的磁化方向是固定的，即不变的，并且自由层321的磁化方向可以取决于条件在与固定层322的磁化方向相同或相反的方向上改变。为了固定固定层322的磁化方向，数据存储元件320还可以包括反铁磁层。
存储器控制器370调整数据存储元件320中的自由层321的磁化方向，以改变数据存储元件320的电阻，从而向数据存储元件320写入数据或擦除数据。例如，存储器控制器370接通开关元件310，并向数据存储元件320输入电流或电压，从而确定自由层321的磁化方向与固定层322的结构相同。例如，当电流从自由层321输入到固定层322时，自旋方向与固定层322的结构相同的自由电子向自由层321施加力矩，因此自由层321可以与固定层322平行磁化。
另一方面，当输入在从数据存储元件320的固定层322到自由层321的方向上流动的电流时，在与固定层322的方向相反的方向上具有自旋的自由电子可以向自由层321施加力矩。因此，自由层321可以与固定层322反平行磁化。
当自由层321和固定层322彼此平行磁化时，数据存储元件320具有相对小的电阻。可替代地，当自由层321和固定层322彼此反平行磁化时，数据存储元件320具有相对高的电阻。例如，存储器控制器370可以通过输入读取电流，根据数据存储元件320的电阻值的大小(magnitude)，使用由存储器单元MC检测的电压来读取数据。例如，当数据存储元件320的电阻小时，可以读取数据“0”，并且当数据存储元件320的电阻大时，可以读取数据“1”。
当数据存储元件320包括MTJ元件时，存储在具有与存储器单元MC的结构相同的结构的第一熔丝单元中的数据可能由于测试程序、制造过程、使用环境等中出现的磁场的影响而被无意地删除或改变。在示例实施例中，为了解决上述问题，在测试程序终止之后，第一熔丝单元的数据可以被写入第二熔丝单元，例如反熔丝单元。因此，在制作之后，不管测试程序、制造过程、使用环境等如何，都可以稳定地保持要存储在熔丝单元中的数据。
图10和图11示出了不同状态下根据示例实施例的存储器设备中包括的第二熔丝单元。
参考图10和图11描述的反熔丝单元可以作为第二熔丝单元400应用于根据示例实施例的存储器设备。当测试程序等在制造后终止时，存储器控制器可以将具有与存储器单元的结构相同的结构的第一熔丝单元的数据存储在第二熔丝单元400中。
参考图10，第二熔丝单元400可以包括第一晶体管T1和第二晶体管T2。例如，第一晶体管T1可以是读取晶体管，而第二晶体管T2可以是编程晶体管。第一晶体管T1的栅电极可以连接到读取字线WLR，而第二晶体管T2的栅电极可以连接到编程字线WLP。
存储器控制器通过编程字线WLP向第二晶体管T2的栅电极输入编程电压，以破坏第二晶体管T2的栅极绝缘膜，从而降低第二晶体管T2的电阻。参考图11，为了说明第二晶体管T2的栅极绝缘膜被破坏的状态，第二晶体管T2基本上被电阻器R代替，并且可以不被重新配置为第二晶体管T2。
在第二晶体管T2的栅极绝缘膜被破坏的状态下，在第二晶体管T2的栅电极和位线BL之间输入预定电压。这里，当操作电压被施加到第一晶体管T1的栅电极时，相对大的电流可以在位线BL中流动。另一方面，在第二晶体管T2的栅极绝缘膜未被破坏的状态下，当操作电压被施加到第一晶体管T1的栅电极时，由于第二晶体管T2的高电阻，相对小的电流可以在位线BL中流动。如上所述，存储器控制器通过编程字线WLP向第二晶体管T2输入高编程电压，以破坏第二晶体管T2的栅极绝缘膜，从而向第二熔丝单元400写入期望的数据。
图12示出了根据示例实施例的制造存储器设备的方法的流程图。
参考图12，根据示例实施例的用于制造存储器设备的方法可以通过在晶圆(wafer)上执行用于制造存储器设备的半导体过程开始(S10)。晶圆可以包括其中形成有多个存储器设备的多个芯片(chip)区域、用于分离多个芯片区域的划线(scribing)区域等。
当完成半导体过程并执行晶圆的制作时，存储器控制器可以将数据写入第一熔丝单元(S11)。数据可以包括用于用第一熔丝单元替换出现缺陷的存储器单元的冗余相关数据、用于定制存储器设备的数据等。例如，存储器控制器可以用连接到第一熔丝单元的字线和位线替换连接到有缺陷的存储器单元的字线和位线。此外，由于制造过程中出现的误差，用于定制存储器设备的操作电压、操作时序等的数据可以存储在第一熔丝单元中。第一熔丝单元可以具有与存储器单元的结构相同的结构，并且可以使用电阻的变化来存储数据。
在数据被存储在第一熔丝单元中之后，晶圆被传送到测试程序，并且电裸芯分类(Electrical Die Sorting，EDS)测试可以被执行(S12)。例如，可以利用变化的温度条件多次执行EDS测试。在执行EDS测试时，可以改变用于确保存储器设备的性能的定制数据。当存储器控制器改变存储在第一熔丝单元中的数据时，可以在定制数据被改变的同时执行EDS测试。
当EDS测试完成时，存储器控制器可以将第一熔丝单元的数据写入第二熔丝单元(S13)。第二熔丝单元可以具有与存储器单元的结构不同的结构，例如反熔丝单元，并且可以以与第一熔丝单元的方式不同的方式被写入。因此，在EDS测试之后，在S13中被写入第二熔丝单元的数据不会被组装过程或使用环境无意地改变或删除。
当数据被写到第二熔丝单元时，可以对通过封装过程产生的存储器设备执行封装过程和封装测试(S14和S15)。在执行封装过程和封装测试的环境中，存储在第二熔丝单元中的数据可以不被改变或删除。因此，提高了存储器设备的可靠性，并且可以确保稳定的性能。
图13示出了根据示例实施例的用于制造存储器设备的过程。参考图13，半导体过程被应用于晶圆W以生产多个半导体裸芯，并且晶圆W可以被制作。晶圆W中的多个半导体裸芯可以包括存储器设备。
当晶圆W被制作时，可以执行用于将数据写入存储器单元阵列中的第一熔丝单元的第一熔断501。第一熔丝单元可以具有与存储器单元阵列中的一般存储器单元的结构相同的结构。第一熔断501可以包括将用于定制存储器设备的数据存储在第一熔丝单元中，或者使用第一熔丝单元当中的至少一部分作为冗余存储器单元来替换有缺陷的存储器单元的修复操作。
当第一熔断501完成时，可以顺序执行第一EDS测试502和第二EDS测试503。例如，第一EDS测试502可以在相对高的温度环境中执行，而第二EDS测试503可以在相对低的温度环境中执行。虽然执行第一EDS测试502和第二EDS测试503来优化存储器设备的性能，但是存储在第一熔丝单元中的定制数据可以根据要被优化的所述存储器设备的性能来改变。
当EDS测试502和503完成时，可以执行第二熔断504。第二熔断504可以包括在第二熔丝单元中写入由EDS测试502和503确定的修复数据和定制数据。修复数据可以包括用于使用第一熔丝单元当中的至少一部分来替换有缺陷的存储器单元的数据。第二熔丝单元可以包括反熔丝单元，并且存储在第一熔丝单元中的数据可以通过第二熔断504被写入第二熔丝单元。可替代地，不管存储在第一熔丝单元中的数据如何，在第二熔断504期间，由EDS测试502和503确定的修复数据和定制数据都可以被写入第二熔丝单元。在示例实施例中，第二熔断504可以包括使用第一熔丝单元的至少一部分作为冗余存储器单元来替换有缺陷的存储器单元的修复操作。
当第二熔断504完成时，划线过程505被应用以将包括存储器设备的半导体裸芯与晶圆W分离，然后可以应用封装组装过程506。当由封装组装过程506产生存储器封装时，在执行封装测试507之后，可以装运存储器封装。
在参考图13描述的一系列过程中，存储器设备的修复操作和定制可以主要使用第一熔丝单元来执行。然而，第一熔丝单元可以具有与根据相关技术的存储器单元的结构相同的结构，并且其数据可以在经过划线过程505、封装组装过程506、封装测试507等的同时被删除或改变。在示例实施例中，在数据被写入第一熔丝单元并且EDS测试502和503被执行以保护用于修复操作和定制的数据之后，第一熔丝单元中的数据可以被写入第二熔丝单元。第二熔丝单元的数据不被划线过程505、封装组装过程506、封装测试507等删除或改变，因此可以提高存储器设备的可靠性和操作性能。
图14和图16是示出根据示例实施例的存储器设备中的熔丝单元的数据存储操作的图。参考图14至图16，根据示例实施例的存储器设备500可以包括存储器控制器510和存储器单元阵列520。根据示例实施例的存储器单元阵列520可以包括第一熔丝区域521、第二熔丝区域522、存储器单元区域523等。
首先，参考图14，存储器设备500可以执行第一熔断以将数据写入第一熔丝区域521的第一熔丝单元。通过第一熔断被写入第一熔丝单元的数据可以包括用于定制存储器设备500的数据、用于利用第一熔丝单元当中的至少一部分替换有缺陷的存储器单元的修复数据、与存储器设备500的生产/制造历史相关的数据等。
在执行第一熔断的同时，第一解码器电路511中的熔丝选择电路512可以选择第一熔丝区域521而不是第二熔丝区域522。因此，由页面缓冲电路514和第二解码器电路513输入的数据可以被写入第一熔丝区域521而不是第二熔丝区域522。可以由控制逻辑515确定熔丝选择电路512选择第一熔丝区域521还是第二熔丝区域522。
参考图15，在完成第一熔断和EDS测试之后，控制逻辑515可以读取存储在第一熔丝区域521中的数据。例如，存储在第一熔丝区域521中的数据可以通过EDS测试在第一熔断期间被优化。从第一熔丝区域521读取的数据可以存储在页缓冲电路514或存储器设备500内部/外部提供的单独存储空间中。
接下来，参考图16，控制逻辑515可以将从第一熔丝区域521读取的数据写入第二熔丝区域522。第二熔丝区域522中的第二熔丝单元可以是反熔丝单元。例如，根据图16所示的示例实施例，通过数据写入操作写入第二熔丝单元的数据可以不被删除或改变。
控制逻辑515可以控制熔丝选择电路512来选择第二熔丝区域522。当熔丝选择电路512选择第二熔丝区域522时，页面缓冲电路514输入从第一熔丝区域521读取的数据，以将该数据写入第二熔丝单元。例如，参考图16描述的数据写入操作可以包括破坏被包括在第二熔丝单元中的每一个中的编程晶体管的栅极绝缘膜的过程。为了将写入第一熔丝单元的数据传送到第二熔丝单元以被存储，第二熔丝单元的数量可以大于或等于第一熔丝单元的数量。
图17示出了根据示例实施例的制造存储器设备的方法的流程图。
参考图17，根据示例实施例的用于制造存储器设备的方法可以通过在晶圆上执行用于制造存储器设备的半导体过程开始(S20)。晶圆可以包括其中形成有多个存储器设备的多个芯片区域、用于分离所述多个芯片区域的划线区域等。
在完成半导体过程并执行晶圆的制作之后，存储器控制器可以将数据写入第一熔丝单元(S21)。写入第一熔丝单元的数据可以包括用于使用第一熔丝单元当中的至少一部分作为冗余存储器单元来替换其中出现缺陷的存储器单元的修复数据、用于定制存储器设备的数据、与存储器设备的生产/制造历史相关的数据等。第一熔丝单元可以具有与存储器单元的结构相同的结构，并且可以使用电阻的变化来存储数据。
当数据被存储在第一熔丝单元中时，可以对晶圆执行EDS测试(S22)。EDS测试可以包括在高温条件下进行的第一EDS测试和在低温条件下进行的第二EDS测试。在执行EDS测试的同时，可以改变用于确保存储器设备的性能的定制数据，并且可以在存储器控制器优化存储在第一熔丝单元中的定制数据的同时执行EDS测试。
当完成EDS测试时，可以执行用于封装存储器设备的封装过程(S23)。封装过程可以包括用于将包括存储器设备的半导体裸芯与晶圆分离的划线过程、用于封装半导体裸芯的组装过程等。
当封装过程完成时，存储器控制器可以响应于从外部发送的命令将数据写入第一熔丝单元(S24)。由于在封装过程中被写入第一熔丝单元的数据可能被无意地改变或删除，因此在封装过程完成后，数据可以被重新写入第一熔丝单元。在S24中被重新写入第一熔丝单元的数据可以是由先前进行的EDS测试调整的数据。
通过使用存储在第一熔丝单元中的数据，可以对包括存储器设备的封装执行封装测试(S25)。参考封装测试的结果，可以修改存储在第一熔丝单元中的数据(S26)。换句话说，在参考图17描述的示例实施例中，对存储在第一熔丝单元中的数据执行封装测试。当封装测试完成时，存储在第一熔丝单元中的数据可以被写入第二熔丝单元(S27)。如上所述，第二熔丝单元可以包括反熔丝单元。
图18示出了根据示例实施例的用于制造存储器设备的过程。参考图18，半导体过程被应用于晶圆W以生产多个半导体裸芯，并且晶圆W可以被制作。在示例实施例中，晶圆W中包括的多个半导体裸芯可以包括存储器设备。
当晶圆W被制作时，可以执行用于将数据写入存储器单元阵列中的第一熔丝单元的第一熔断601。第一熔丝单元可以具有与存储器单元阵列中的一般存储器单元的结构相同的结构。通过第一熔断被写入第一熔丝单元的数据可以包括定制数据、修复数据、与存储器设备的生产/制造历史相关的数据等。
当第一熔断601完成时，可以顺序执行第一EDS测试602和第二EDS测试603。第一EDS测试602在相对较高的温度环境中执行，而第二EDS测试603可以在相对较低的温度环境中执行。当完成EDS测试602和603时，可以执行用于分离半导体裸芯的划线过程604和封装组装过程605。
当封装组装过程605完成时，可以再次执行第一熔断606。在封装组装过程605之后的第一熔断606中，定制数据、修复数据和与存储器设备的生产/制造历史相关的数据可以被再次写入第一熔丝单元。在第一熔断606中被写入第一熔丝单元的数据可以用于封装测试607。
在封装测试607中，可以使用其中封装组装过程605已完成的存储器设备来执行测试。在执行封装测试607的同时，可以修改用于存储器设备的定制和修复的数据，并且修改后的数据可以反映在第一熔丝单元中。当封装测试607完成时，可以执行第二熔断608，其中，在第二熔断608中，存储在第一熔丝单元中的数据被传送到第二熔丝单元以被写入。可替代地，不管存储在第一熔丝单元中的数据如何，在第二熔断608中，由EDS测试602和603确定的修复数据和定制数据被写入第二熔丝单元。无论在第二熔断608之后用户的意图如何，通过第二熔断608写入第二熔丝单元的数据都可以不被删除或改变。在示例实施例中，第二熔断608可以包括使用第一熔丝单元当中的至少一部分作为冗余存储器单元来替换有缺陷的存储器单元的修复操作。
在图18所示的示例实施例中，第二熔断608可以在封装测试607之后执行。在封装组装过程605完成之后，可以修改和/或改变存储在第一熔丝单元中的数据，并且可以在执行封装测试607的同时修改存储器设备的定制数据和修复数据。因此，可以进一步有效地确保存储器设备的可靠性和性能。
图19示出了根据示例实施例的包括存储器设备的电子设备。根据图19所示的示例实施例的计算机设备1000可以包括显示器1010、图像传感器1020、存储器1030、端口1040、处理器1050等。计算机设备1000还可以包括有线/无线通信设备、电源等。
在图19所示的组件当中，可以为计算机设备1000提供端口1040，以与视频卡、声卡、存储卡、通用串行总线(Universal Serial Bus，USB)设备等通信。计算机设备1000可以是包括智能电话、平板PC、智能可穿戴设备等以及根据相关技术的台式计算机和膝上型计算机的概念。
处理器1050可以执行特定的操作、命令、任务等。处理器1050可以是中央处理单元(Central Processing Unit，CPU)、微处理器单元(Microprocessor Unit，MCU)、片上系统(System on Chip，SoC)等，并且可以通过总线1060与显示器1010、图像传感器1020、存储器1030以及连接到端口1040的其他设备通信。
存储器1030可以是存储计算机设备1000的操作所必需的数据或多媒体数据的存储介质。存储器1030可以包括诸如随机存取存储器(Random Access Memory，RAM)的易失性存储器或者诸如闪存的非易失性存储器。此外，存储器1030可以包括固态驱动器(SolidState Drive，SSD)、硬盘驱动器(Hard Disk Drive，HDD)和光盘驱动器(Optical DiskDrive，ODD)中的至少一个作为存储设备。在示例实施例中，存储器1030可以包括根据先前参考图1至图18描述的各种示例实施例的存储器设备。
如上所述，包括各种类型的熔丝单元的存储器设备可用于修复过程、以及测试程序和/或定制程序，其中所述修复过程用于利用冗余存储器单元替换存储器设备的有缺陷的存储器单元。根据示例实施例，具有与存储器单元的结构相同的结构的第一熔丝单元和具有与存储器单元的结构不同的结构的第二熔丝单元被包括在存储器单元阵列中，并且存储器控制器可以根据需要将数据写入第一熔丝单元和第二熔丝单元。根据示例实施例，防止了存储在熔丝单元中的数据在测试程序和/或制造的过程中被删除，因此可以提高存储器设备的操作性能和可靠性。
本文已经公开了示例实施例，并且虽然采用了特定术语，但是它们仅以一般和描述性的意义被使用和解释，而不是为了限制的目的。在一些情况下，对于截至本申请的提交的本领域普通技术人员而言清楚的是，除非另外特别指出，否则结合特定实施例描述的特征、特性和/或元素可以单独使用，或者与结合其他实施例描述的特征、特性和/或元素结合使用。因此，本领域技术人员将理解，在不脱离所附权利要求阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (15)

1.一种存储器设备，包括：
存储器单元阵列，包括多个存储器单元，所述存储器单元阵列具有第一熔丝区域和第二熔丝区域，所述第一熔丝区域包括具有与所述多个存储器单元的结构相同的结构的多个第一熔丝单元，所述第二熔丝区域包括具有与所述多个存储器单元的结构不同的结构的多个第二熔丝单元；和
存储器控制器，用来控制所述多个存储器单元，并且在测试电特性的电裸芯分类(EDS)测试完成之后将存储在第一熔丝区域中的熔丝数据写入第二熔丝区域，所述存储器控制器具有用于选择第一熔丝区域和第二熔丝区域之一的熔丝选择电路，
其中，所述多个存储器单元和所述多个第一熔丝单元中的每一个包括串联连接的数据存储元件和开关元件，并且
所述多个存储器单元使用所述数据存储元件的电阻的变化来存储数据。
2.根据权利要求1所述的存储器设备，其中，第一熔丝区域位于所述存储器单元阵列的中心。
3.根据权利要求1所述的存储器设备，其中，第一熔丝区域和第二熔丝区域在所述存储器单元阵列中彼此相邻。
4.根据权利要求1所述的存储器设备，其中，第一熔丝区域和第二熔丝区域在所述存储器单元阵列中彼此分离。
5.根据权利要求1所述的存储器设备，其中所述多个第二熔丝单元是反熔丝单元。
6.根据权利要求1所述的存储器设备，其中，在完成所述EDS测试之后并且在执行封装过程之前，所述存储器控制器将存储在第一熔丝区域中的熔丝数据写入第二熔丝区域。
7.根据权利要求1所述的存储器设备，其中，在完成所述EDS测试和封装过程之后，所述存储器控制器将用于封装测试的熔丝数据写入第一熔丝区域。
8.根据权利要求7所述的存储器设备，其中，在所述封装测试完成之后，所述存储器控制器将存储在第一熔丝区域中的数据写入第二熔丝区域。
9.根据权利要求1所述的存储器设备，其中所述多个第二熔丝单元的数量大于或等于所述多个第一熔丝单元的数量。
10.一种存储器设备，包括：
存储器单元阵列，包括使用电阻的变化存储数据的多个存储器单元、具有与所述多个存储器单元的结构相同的结构的多个电熔丝单元、以及多个反熔丝单元；
熔丝选择电路，用于从所述多个电熔丝单元和所述多个反熔丝单元当中选择一个；和
页面缓冲电路，用于将数据存储到所述存储器单元阵列，以及读取存储在所述存储器单元阵列中的数据，
其中，当预定测试程序终止时，所述页面缓冲电路读取存储在所述多个电熔丝单元中的数据，并将所述数据写入所述多个反熔丝单元。
11.根据权利要求10所述的存储器设备，其中，所述熔丝选择电路在所述预定测试程序终止之前选择所述多个电熔丝单元，以及在所述预定测试程序终止时选择所述多个反熔丝单元。
12.根据权利要求10所述的存储器设备，其中，所述预定测试程序包括电裸芯分类(EDS)测试程序和封装测试程序中的至少一个。
13.根据权利要求10所述的存储器设备，其中，所述多个电熔丝单元被用作用于所述多个存储器单元的冗余存储器单元。
14.一种存储器设备，包括：
多个存储器单元，用于使用电阻的变化来存储数据；
多个第一熔丝单元，其具有与所述多个存储器单元的结构相同的结构；
多个第二熔丝单元，其具有与所述多个存储器单元的结构不同的结构；和
存储器控制器，用于将存储在所述多个第一熔丝单元中的熔丝数据写入所述多个第二熔丝单元，以及将所述多个第一熔丝单元用作用于所述多个存储器单元的冗余存储器单元。
15.根据权利要求14所述的存储器设备，其中，所述多个第一熔丝单元是电熔丝单元，并且所述多个第二熔丝单元是反熔丝单元。
CN201911069558.4A 2018-11-19 2019-11-05 存储器设备 Active CN111199766B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0142425 2018-11-19
KR1020180142425A KR102549173B1 (ko) 2018-11-19 2018-11-19 메모리 장치

Publications (2)

Publication Number Publication Date
CN111199766A CN111199766A (zh) 2020-05-26
CN111199766B true CN111199766B (zh) 2023-11-21

Family

ID=70728134

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911069558.4A Active CN111199766B (zh) 2018-11-19 2019-11-05 存储器设备

Country Status (3)

Country Link
US (1) US10839929B2 (zh)
KR (1) KR102549173B1 (zh)
CN (1) CN111199766B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10872678B1 (en) 2019-06-19 2020-12-22 Micron Technology, Inc. Speculative section selection within a memory device
US11094387B2 (en) 2019-06-27 2021-08-17 Taiwan Semiconductor Manufacturing Company Limited Multi-fuse memory cell circuit and method
CN112151098A (zh) 2019-06-27 2020-12-29 台湾积体电路制造股份有限公司 多熔丝记忆体单元电路
US11037613B2 (en) * 2019-07-17 2021-06-15 Micron Technology, Inc. Implementations to store fuse data in memory devices
US11443819B2 (en) * 2020-07-24 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, integrated circuit device and method
JP2022044399A (ja) * 2020-09-07 2022-03-17 キオクシア株式会社 磁気メモリ

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1832047A (zh) * 2005-03-07 2006-09-13 台湾积体电路制造股份有限公司 有多余备份功能的电保险丝储存格及其多余备份的方法
CN107437435A (zh) * 2016-05-30 2017-12-05 三星电子株式会社 半导体存储器件及其操作方法
CN108336058A (zh) * 2017-01-17 2018-07-27 三星电子株式会社 半导体存储器装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6906969B2 (en) * 2002-09-24 2005-06-14 Infineon Technologies Aktiengesellschaft Hybrid fuses for redundancy
US20060125548A1 (en) * 2004-12-15 2006-06-15 Elpida Memory, Inc. Semiconductor device employing fuse circuit and method for selecting fuse circuit system
US7557424B2 (en) 2007-01-03 2009-07-07 International Business Machines Corporation Reversible electric fuse and antifuse structures for semiconductor devices
KR20130003333A (ko) * 2011-06-30 2013-01-09 삼성전자주식회사 스페어 안티퓨즈 어레이를 구비한 반도체 메모리 장치 및 그에 따른 안티퓨즈 리페어 방법
KR102216563B1 (ko) * 2014-04-07 2021-02-18 삼성전자주식회사 불 휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1832047A (zh) * 2005-03-07 2006-09-13 台湾积体电路制造股份有限公司 有多余备份功能的电保险丝储存格及其多余备份的方法
CN107437435A (zh) * 2016-05-30 2017-12-05 三星电子株式会社 半导体存储器件及其操作方法
CN108336058A (zh) * 2017-01-17 2018-07-27 三星电子株式会社 半导体存储器装置

Also Published As

Publication number Publication date
CN111199766A (zh) 2020-05-26
US10839929B2 (en) 2020-11-17
KR102549173B1 (ko) 2023-07-03
KR20200058635A (ko) 2020-05-28
US20200160927A1 (en) 2020-05-21

Similar Documents

Publication Publication Date Title
CN111199766B (zh) 存储器设备
US9378815B2 (en) Resistive memory device capable of increasing sensing margin by controlling interface states of cell transistors
US9508457B2 (en) Electronic device and method for operating electronic device
US10861540B2 (en) Electronic device with semiconductor memory having increased read margin
US10210932B2 (en) Electronic device with semiconductor memory having variable resistance elements for storing data and associated driving circuitry
KR20060051133A (ko) 버퍼 부착 플래시 메모리에 대한 대체로서 상 변화메모리의 사용
KR102216563B1 (ko) 불 휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
CN107123443A (zh) 一次可编程存储器及其数据写入方法
US10121538B2 (en) Electronic device having semiconductor storage cells
US9741456B2 (en) Electronic device
US11164654B2 (en) Method for driving an electronic device including a semiconductor memory in a test mode
US11342043B2 (en) Electronic device for changing short-type defective memory cell to open-type defective memory cell by applying stress pulse
US11450360B2 (en) Resistive memory device for lowering resistance value of memory cell during set program operation
US11017855B2 (en) Electronic device and operating method thereof
US11443805B2 (en) Electronic device and method of operating memory cell in the electronic device
US10878904B2 (en) Resistive memory device and method for minimizing time for set program operation

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant